JPS6258662A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に係り、特に半導体基
板上の配線層の間隙に平坦に絶縁膜を形成する方法に関
する。

〔発明の技術的背景とその問題点〕

半導体装置の多層配線、特にアルミニウム配線を用いた
多層配線構造においては、眉間絶縁膜を約５　０　０　
’Ｏ以下の温度で平坦に形成する必要がある。

また、半導体集積回路の高密度化に対して、配線の超微
細化が必須である。配線間の距離が約１．５μｍ以下と
なるデザインルールの場合、ＣＶＤ法により形成した絶
縁膜を平坦化する方法では、ＣＶＤ膜自身の段差部での
被覆性が悪いため、十分に配線間を埋込むことができず
平坦性が得られない。

このため、絶縁膜を形成しながら配線間を十分に埋込み
、かつ平坦化できる特徴をもつバイアススパッタ法によ
り層間絶縁膜を形成する必要があった。

しかしながら、このバイアススパック法にも問題がある
。第２図は、シリコン基板１１上に酸化シリコン膜１２
を形成し、さらにアルミニウム配線１３（１３，，１３
□）を形成した後、バイアススパック法により酸化シリ
コン膜１４を形成して、この上に接続孔形成用のレジス
トパターン１５を形成した状態を示している。図のよう
にバイアス条件により、配線幅の狭い配線１３１上の酸
化シリコン膜１４は完全に平坦にできるが、配線幅の広
い配線１３．上の酸化シリコン膜１４はバイアス条件に
よらず傾斜部をもち、配線】３．の中央部での酸化シリ
コン膜１４は配線１３１上に比べて厚く形成される。こ
のため、酸化シリコン膜１４に接続孔を設ける際、配線
１３゜と１３．上ではエツチング時間が大幅に異なり、
素子製造の信頼性を低下させる。また、層間絶縁膜は完
全に平坦にならないため、後の工程での信頼性も低下す
るという欠点があった。

〔発明の目的〕

本発明の目的は、微細な配線層が形成された表面に絶縁
膜を完全に平坦に形成でき、半導体装置の信頼性向上お
よび配線ｊ−の断線防止等を図り得る半導体装置の製造
方法を提供することにある。

〔発明の概要〕

上記目的を達成するための本発明の特徴は、基板表面の
配線間隙をバイアススパック法により絶縁膜で完全に埋
めた後、配線上の絶縁膜をいわゆるリフトオフ法で除去
して表面の凹凸をなくすようにしたことにある。

〔発明の効果〕

本発明によれば、微小間隔をもって幅の異なる種々の配
線層が形成された半導体基板上にも絶縁膜を完全に平坦
に形成でき、絶縁膜に接続のための接続孔を設ける際の
エツチング時間が場所に依らず一定となるため、素子製
造の信頼性が大幅に向上する。特に本発明は、半導体集
積回路の高警度多層配線の層間絶縁膜の形成に極めて有
効となる。

〔発明の実施例〕

第１図（ａ）から（ｄ）は本発明の実施例を示す工程断
面図である。まず（ａ）に示す如く、素子が形成された
／リコン基板２１上に例えば酸化シリコン膜２２を形成
し、この酸化シリコン膜２２上にその上部に例えば−厚
（Ｊ、３μＩｎの窒化シリコン膜％をもっψ１１えば膜
厚０．８μｒｎのアルミニウム配線層２・１（２４ｔ　
１２４□。

２４ｓ）ｅ形成する。アルミニウム配線層２４およびそ
の上の窒化シリコン膜％は、アルミニウム膜とスバツメ
法等により形成後さらにいｊえば５ｉｘ４４とＮＨｓを
用いたプラズマｅＶＤ法により窒化シリコン膜をアルミ
ニウム膜上に形成し、マスクとして９りえばホトレジス
トを塗布し、パメーニングを行ない、セして例えば窒化
シリコン膜に対しては、ＣＦ４とｌｈ１アルミニウム膜
に対してはＣＣＺ、とｃ１２との混合ガスを用いた反応
性イオンエツチング法により窒化シリコン膜およびアル
ミニウム膜を選択エツチングして形成する。なお、配線
層２４１゜２４□ノ幅は１．５μｍ　、　２４３（Ｄ幅
ｉｄ　２４．　、２４．に比ヘテ十分に大きく（５〜１
００μｍ）、また配線間隔は１．５μｍである。

矢に、例えばスパッタ用メーゲットとして高、鋪Ｉｆ石
＋カラス（ｓｌｏ、）　　を用い、またスパックＩ）７
グガスとして例えばアルゴン（Ａｒ）を用い九ＲＦ’バ
イアススパッタ法により、（ｂ）に示すようにアルミニ
ウム配線層２４および窒化シリコン膜２３上に酸化シリ
コン膜２５を厚さ約０．８μｍ形成する。バイアススパ
ッタ条件はＡｒ圧力を１０ｍＴｏｒｒ、ターゲットおよ
び基板側に発生する直流電圧（自己バイアス電圧）をそ
れぞれ−１２００Ｖ　、−１００Ｖとして、５０分間ス
パッタリングを行なった。基板側に生じるバイアス電圧
により膜生成と同時に逆スバッメ現象が起こるため、膜
の断面形状は図示のようになり、この基板バイアス条件
では、酸化シリコン膜２５は、アルミニウム配線層間の
溝は完全に埋まり、さらに窒化シリコン膜２３の周録が
露出するようになる。

次に、等方性エツチング、例えばＣＦ、と０２の混合ガ
スをマイクロ波放電させて発生したラジカルを放電室か
ら隔離されたエツチング呈内でエツチングを行なうケミ
カルドライエツチング法（ＣＤＥ法）Ｋより、窒化シリ
コン膜２３のみをエツチング除去すると、窒化シリコン
膜お上に形成されてぃた酸化シリコン膜２５がリフトオ
フされ、（Ｃ）に示された状態となる。

さらに（ｄ）に示すように酸化シリコン膜２６ヲ例えば
ＣＶＤ法やスパッタ法等により膜厚０．８μｍ形成する
。この後は接続孔をあけて第２層目のアルミニウム配線
７１ｉ　２７□１２７！　ｋ形成する。

本実施例によれば、従来のＣＶＤ法による絶縁膜堆積と
エツチングによる平坦法では完全に埋められない微細な
配線間隙を完全に埋めることができ、シカモ、バイアス
スパッタ法のみでは平坦化できない基板表面を完全に平
坦化することができる。

従ってこの上に更に配線層を形成する場合、接続孔のエ
ツチング深さが場所によらず一定となり、多層配線の信
頼性が向上する。

〔発明の他の実施例〕

本発明は上述した実施例に限定されるものではない。上
記実施例は、バイアススパッタ法により酸化シリコン膜
を形成する時、基板バイアスを一１００Ｖ　としたが、
−８０Ｖカら一１５０Ｖ程度の範囲で同じ効果が得られ
た。さらに、配線層としてアルミニウム膜の場合につい
て述べたが、その他、多結晶シリコン膜やＷ、ＭＯ，Ｐ
ｔ、ＡＵ等の高融点金属や、それらのシリサイド膜でも
よい。

また、上記実施例では、配線層上の絶縁膜即ち、多層配
線の層間絶縁膜の場合について述べだが、第１層の配線
層の下の絶縁膜を平坦化する場合にも有効である。例え
ば、平坦な半導体基板上に巾の異なるＭＯＳゲート電極
が形成されている場合、ゲートを第１図における配線Ｍ
　２４．　、２４．と見たて、シリコンゲート上にマス
クとして用いたシリコン窒化膜を残存させて上記方法に
よりゲート間を絶縁膜で埋め、更に絶縁膜被着、各ゲー
ト上へのコンタクト穴開け、ＡＪ配線被着を行なって同
様な効果を得ることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の実施例を示す工程断面
図、第２図は従来例を示す断面図である。 図において、 １１．２１・・シリコン基板 １２．２２　　酸化シリコン膜 ２３　　窒化シリコン膜 １３．２４・・アルミニウム配線層 １４．２５　　酸化シリコン膜（ハイアススノくツタ法
）１５・・ホトレジスト ２６　　酸化シリコン膜（ＣＶＤ法又はスノくツタ法）
代理人　弁理士　　則　近　憲　佑 同　　　　　　　竹　　花　　喜久男 （ヱ） 第　　１　　図

Claims (3)

【特許請求の範囲】
1. （１）基板に形成された導体層上に第１の絶縁膜パター
   ンを設け、前記導体層をパターニングする工程と、バイ
   アススパッタ法により第２の絶縁膜を前記導体層の間隔
   に埋め、かつ前記第１の絶縁膜の周縁を露出するように
   堆積する工程と、前記第１の絶縁膜をエッチング除去し
   該絶縁膜上の第２の絶縁膜を除去する工程とを含むこと
   を特徴とする半導体装置の製造方法。
2. （２）第１の絶縁膜として窒化シリコン膜を用い、前記
   第１の絶縁膜をエッチング除去する方法としてマイクロ
   波励起によるプラズマ発生室とエッチング室とを分離し
   たケミカルドライエッチング法を用いたことを特徴とす
   る前記特許請求の範囲第１項記載の半導体装置の製造方
   法。
3. （３）第２の絶縁膜として酸化シリコン膜を用いたこと
   を特徴とする前記特許請求の範囲第１項記載の半導体装
   置の製造方法。