JPS6258662A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6258662A JPS6258662A JP19758585A JP19758585A JPS6258662A JP S6258662 A JPS6258662 A JP S6258662A JP 19758585 A JP19758585 A JP 19758585A JP 19758585 A JP19758585 A JP 19758585A JP S6258662 A JPS6258662 A JP S6258662A
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- Japan
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- insulating film
- film
- wiring
- conductor layer
- silicon oxide
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係り、特に半導体基
板上の配線層の間隙に平坦に絶縁膜を形成する方法に関
する。
板上の配線層の間隙に平坦に絶縁膜を形成する方法に関
する。
半導体装置の多層配線、特にアルミニウム配線を用いた
多層配線構造においては、眉間絶縁膜を約5 0 0
’O以下の温度で平坦に形成する必要がある。
多層配線構造においては、眉間絶縁膜を約5 0 0
’O以下の温度で平坦に形成する必要がある。
また、半導体集積回路の高密度化に対して、配線の超微
細化が必須である。配線間の距離が約1.5μm以下と
なるデザインルールの場合、CVD法により形成した絶
縁膜を平坦化する方法では、CVD膜自身の段差部での
被覆性が悪いため、十分に配線間を埋込むことができず
平坦性が得られない。
細化が必須である。配線間の距離が約1.5μm以下と
なるデザインルールの場合、CVD法により形成した絶
縁膜を平坦化する方法では、CVD膜自身の段差部での
被覆性が悪いため、十分に配線間を埋込むことができず
平坦性が得られない。
このため、絶縁膜を形成しながら配線間を十分に埋込み
、かつ平坦化できる特徴をもつバイアススパッタ法によ
り層間絶縁膜を形成する必要があった。
、かつ平坦化できる特徴をもつバイアススパッタ法によ
り層間絶縁膜を形成する必要があった。
しかしながら、このバイアススパック法にも問題がある
。第2図は、シリコン基板11上に酸化シリコン膜12
を形成し、さらにアルミニウム配線13(13,,13
□)を形成した後、バイアススパック法により酸化シリ
コン膜14を形成して、この上に接続孔形成用のレジス
トパターン15を形成した状態を示している。図のよう
にバイアス条件により、配線幅の狭い配線131上の酸
化シリコン膜14は完全に平坦にできるが、配線幅の広
い配線13.上の酸化シリコン膜14はバイアス条件に
よらず傾斜部をもち、配線】3.の中央部での酸化シリ
コン膜14は配線131上に比べて厚く形成される。こ
のため、酸化シリコン膜14に接続孔を設ける際、配線
13゜と13.上ではエツチング時間が大幅に異なり、
素子製造の信頼性を低下させる。また、層間絶縁膜は完
全に平坦にならないため、後の工程での信頼性も低下す
るという欠点があった。
。第2図は、シリコン基板11上に酸化シリコン膜12
を形成し、さらにアルミニウム配線13(13,,13
□)を形成した後、バイアススパック法により酸化シリ
コン膜14を形成して、この上に接続孔形成用のレジス
トパターン15を形成した状態を示している。図のよう
にバイアス条件により、配線幅の狭い配線131上の酸
化シリコン膜14は完全に平坦にできるが、配線幅の広
い配線13.上の酸化シリコン膜14はバイアス条件に
よらず傾斜部をもち、配線】3.の中央部での酸化シリ
コン膜14は配線131上に比べて厚く形成される。こ
のため、酸化シリコン膜14に接続孔を設ける際、配線
13゜と13.上ではエツチング時間が大幅に異なり、
素子製造の信頼性を低下させる。また、層間絶縁膜は完
全に平坦にならないため、後の工程での信頼性も低下す
るという欠点があった。
本発明の目的は、微細な配線層が形成された表面に絶縁
膜を完全に平坦に形成でき、半導体装置の信頼性向上お
よび配線j−の断線防止等を図り得る半導体装置の製造
方法を提供することにある。
膜を完全に平坦に形成でき、半導体装置の信頼性向上お
よび配線j−の断線防止等を図り得る半導体装置の製造
方法を提供することにある。
上記目的を達成するための本発明の特徴は、基板表面の
配線間隙をバイアススパック法により絶縁膜で完全に埋
めた後、配線上の絶縁膜をいわゆるリフトオフ法で除去
して表面の凹凸をなくすようにしたことにある。
配線間隙をバイアススパック法により絶縁膜で完全に埋
めた後、配線上の絶縁膜をいわゆるリフトオフ法で除去
して表面の凹凸をなくすようにしたことにある。
本発明によれば、微小間隔をもって幅の異なる種々の配
線層が形成された半導体基板上にも絶縁膜を完全に平坦
に形成でき、絶縁膜に接続のための接続孔を設ける際の
エツチング時間が場所に依らず一定となるため、素子製
造の信頼性が大幅に向上する。特に本発明は、半導体集
積回路の高警度多層配線の層間絶縁膜の形成に極めて有
効となる。
線層が形成された半導体基板上にも絶縁膜を完全に平坦
に形成でき、絶縁膜に接続のための接続孔を設ける際の
エツチング時間が場所に依らず一定となるため、素子製
造の信頼性が大幅に向上する。特に本発明は、半導体集
積回路の高警度多層配線の層間絶縁膜の形成に極めて有
効となる。
第1図(a)から(d)は本発明の実施例を示す工程断
面図である。まず(a)に示す如く、素子が形成された
/リコン基板21上に例えば酸化シリコン膜22を形成
し、この酸化シリコン膜22上にその上部に例えば−厚
(J、3μInの窒化シリコン膜%をもっψ11えば膜
厚0.8μrnのアルミニウム配線層2・1(24t
124□。
面図である。まず(a)に示す如く、素子が形成された
/リコン基板21上に例えば酸化シリコン膜22を形成
し、この酸化シリコン膜22上にその上部に例えば−厚
(J、3μInの窒化シリコン膜%をもっψ11えば膜
厚0.8μrnのアルミニウム配線層2・1(24t
124□。
24s)e形成する。アルミニウム配線層24およびそ
の上の窒化シリコン膜%は、アルミニウム膜とスバツメ
法等により形成後さらにいjえば5ix44とNHsを
用いたプラズマeVD法により窒化シリコン膜をアルミ
ニウム膜上に形成し、マスクとして9りえばホトレジス
トを塗布し、パメーニングを行ない、セして例えば窒化
シリコン膜に対しては、CF4とlh1アルミニウム膜
に対してはCCZ、とc12との混合ガスを用いた反応
性イオンエツチング法により窒化シリコン膜およびアル
ミニウム膜を選択エツチングして形成する。なお、配線
層241゜24□ノ幅は1.5μm 、 243(D幅
id 24. 、24.に比ヘテ十分に大きく(5〜1
00μm)、また配線間隔は1.5μmである。
の上の窒化シリコン膜%は、アルミニウム膜とスバツメ
法等により形成後さらにいjえば5ix44とNHsを
用いたプラズマeVD法により窒化シリコン膜をアルミ
ニウム膜上に形成し、マスクとして9りえばホトレジス
トを塗布し、パメーニングを行ない、セして例えば窒化
シリコン膜に対しては、CF4とlh1アルミニウム膜
に対してはCCZ、とc12との混合ガスを用いた反応
性イオンエツチング法により窒化シリコン膜およびアル
ミニウム膜を選択エツチングして形成する。なお、配線
層241゜24□ノ幅は1.5μm 、 243(D幅
id 24. 、24.に比ヘテ十分に大きく(5〜1
00μm)、また配線間隔は1.5μmである。
矢に、例えばスパッタ用メーゲットとして高、鋪If石
+カラス(slo、) を用い、またスパックI)7
グガスとして例えばアルゴン(Ar)を用い九RF’バ
イアススパッタ法により、(b)に示すようにアルミニ
ウム配線層24および窒化シリコン膜23上に酸化シリ
コン膜25を厚さ約0.8μm形成する。バイアススパ
ッタ条件はAr圧力を10mTorr、ターゲットおよ
び基板側に発生する直流電圧(自己バイアス電圧)をそ
れぞれ−1200V 、−100Vとして、50分間ス
パッタリングを行なった。基板側に生じるバイアス電圧
により膜生成と同時に逆スバッメ現象が起こるため、膜
の断面形状は図示のようになり、この基板バイアス条件
では、酸化シリコン膜25は、アルミニウム配線層間の
溝は完全に埋まり、さらに窒化シリコン膜23の周録が
露出するようになる。
+カラス(slo、) を用い、またスパックI)7
グガスとして例えばアルゴン(Ar)を用い九RF’バ
イアススパッタ法により、(b)に示すようにアルミニ
ウム配線層24および窒化シリコン膜23上に酸化シリ
コン膜25を厚さ約0.8μm形成する。バイアススパ
ッタ条件はAr圧力を10mTorr、ターゲットおよ
び基板側に発生する直流電圧(自己バイアス電圧)をそ
れぞれ−1200V 、−100Vとして、50分間ス
パッタリングを行なった。基板側に生じるバイアス電圧
により膜生成と同時に逆スバッメ現象が起こるため、膜
の断面形状は図示のようになり、この基板バイアス条件
では、酸化シリコン膜25は、アルミニウム配線層間の
溝は完全に埋まり、さらに窒化シリコン膜23の周録が
露出するようになる。
次に、等方性エツチング、例えばCF、と02の混合ガ
スをマイクロ波放電させて発生したラジカルを放電室か
ら隔離されたエツチング呈内でエツチングを行なうケミ
カルドライエツチング法(CDE法)Kより、窒化シリ
コン膜23のみをエツチング除去すると、窒化シリコン
膜お上に形成されてぃた酸化シリコン膜25がリフトオ
フされ、(C)に示された状態となる。
スをマイクロ波放電させて発生したラジカルを放電室か
ら隔離されたエツチング呈内でエツチングを行なうケミ
カルドライエツチング法(CDE法)Kより、窒化シリ
コン膜23のみをエツチング除去すると、窒化シリコン
膜お上に形成されてぃた酸化シリコン膜25がリフトオ
フされ、(C)に示された状態となる。
さらに(d)に示すように酸化シリコン膜26ヲ例えば
CVD法やスパッタ法等により膜厚0.8μm形成する
。この後は接続孔をあけて第2層目のアルミニウム配線
71i 27□127! k形成する。
CVD法やスパッタ法等により膜厚0.8μm形成する
。この後は接続孔をあけて第2層目のアルミニウム配線
71i 27□127! k形成する。
本実施例によれば、従来のCVD法による絶縁膜堆積と
エツチングによる平坦法では完全に埋められない微細な
配線間隙を完全に埋めることができ、シカモ、バイアス
スパッタ法のみでは平坦化できない基板表面を完全に平
坦化することができる。
エツチングによる平坦法では完全に埋められない微細な
配線間隙を完全に埋めることができ、シカモ、バイアス
スパッタ法のみでは平坦化できない基板表面を完全に平
坦化することができる。
従ってこの上に更に配線層を形成する場合、接続孔のエ
ツチング深さが場所によらず一定となり、多層配線の信
頼性が向上する。
ツチング深さが場所によらず一定となり、多層配線の信
頼性が向上する。
本発明は上述した実施例に限定されるものではない。上
記実施例は、バイアススパッタ法により酸化シリコン膜
を形成する時、基板バイアスを一100V としたが、
−80Vカら一150V程度の範囲で同じ効果が得られ
た。さらに、配線層としてアルミニウム膜の場合につい
て述べたが、その他、多結晶シリコン膜やW、MO,P
t、AU等の高融点金属や、それらのシリサイド膜でも
よい。
記実施例は、バイアススパッタ法により酸化シリコン膜
を形成する時、基板バイアスを一100V としたが、
−80Vカら一150V程度の範囲で同じ効果が得られ
た。さらに、配線層としてアルミニウム膜の場合につい
て述べたが、その他、多結晶シリコン膜やW、MO,P
t、AU等の高融点金属や、それらのシリサイド膜でも
よい。
また、上記実施例では、配線層上の絶縁膜即ち、多層配
線の層間絶縁膜の場合について述べだが、第1層の配線
層の下の絶縁膜を平坦化する場合にも有効である。例え
ば、平坦な半導体基板上に巾の異なるMOSゲート電極
が形成されている場合、ゲートを第1図における配線M
24. 、24.と見たて、シリコンゲート上にマス
クとして用いたシリコン窒化膜を残存させて上記方法に
よりゲート間を絶縁膜で埋め、更に絶縁膜被着、各ゲー
ト上へのコンタクト穴開け、AJ配線被着を行なって同
様な効果を得ることができる。
線の層間絶縁膜の場合について述べだが、第1層の配線
層の下の絶縁膜を平坦化する場合にも有効である。例え
ば、平坦な半導体基板上に巾の異なるMOSゲート電極
が形成されている場合、ゲートを第1図における配線M
24. 、24.と見たて、シリコンゲート上にマス
クとして用いたシリコン窒化膜を残存させて上記方法に
よりゲート間を絶縁膜で埋め、更に絶縁膜被着、各ゲー
ト上へのコンタクト穴開け、AJ配線被着を行なって同
様な効果を得ることができる。
第1図(a)〜(d)は本発明の実施例を示す工程断面
図、第2図は従来例を示す断面図である。 図において、 11.21・・シリコン基板 12.22 酸化シリコン膜 23 窒化シリコン膜 13.24・・アルミニウム配線層 14.25 酸化シリコン膜(ハイアススノくツタ法
)15・・ホトレジスト 26 酸化シリコン膜(CVD法又はスノくツタ法)
代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 (ヱ) 第 1 図
図、第2図は従来例を示す断面図である。 図において、 11.21・・シリコン基板 12.22 酸化シリコン膜 23 窒化シリコン膜 13.24・・アルミニウム配線層 14.25 酸化シリコン膜(ハイアススノくツタ法
)15・・ホトレジスト 26 酸化シリコン膜(CVD法又はスノくツタ法)
代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 (ヱ) 第 1 図
Claims (3)
- (1)基板に形成された導体層上に第1の絶縁膜パター
ンを設け、前記導体層をパターニングする工程と、バイ
アススパッタ法により第2の絶縁膜を前記導体層の間隔
に埋め、かつ前記第1の絶縁膜の周縁を露出するように
堆積する工程と、前記第1の絶縁膜をエッチング除去し
該絶縁膜上の第2の絶縁膜を除去する工程とを含むこと
を特徴とする半導体装置の製造方法。 - (2)第1の絶縁膜として窒化シリコン膜を用い、前記
第1の絶縁膜をエッチング除去する方法としてマイクロ
波励起によるプラズマ発生室とエッチング室とを分離し
たケミカルドライエッチング法を用いたことを特徴とす
る前記特許請求の範囲第1項記載の半導体装置の製造方
法。 - (3)第2の絶縁膜として酸化シリコン膜を用いたこと
を特徴とする前記特許請求の範囲第1項記載の半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19758585A JPS6258662A (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19758585A JPS6258662A (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6258662A true JPS6258662A (ja) | 1987-03-14 |
Family
ID=16376935
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19758585A Pending JPS6258662A (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6258662A (ja) |
-
1985
- 1985-09-09 JP JP19758585A patent/JPS6258662A/ja active Pending
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