JPS6255741A - トレ−ス回路 - Google Patents
トレ−ス回路Info
- Publication number
- JPS6255741A JPS6255741A JP60196251A JP19625185A JPS6255741A JP S6255741 A JPS6255741 A JP S6255741A JP 60196251 A JP60196251 A JP 60196251A JP 19625185 A JP19625185 A JP 19625185A JP S6255741 A JPS6255741 A JP S6255741A
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- JP
- Japan
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- data
- memory
- recorded
- state
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトレース回路に関し、特にマイクロコンビ為−
夕の実行過程をリアルタイムに記録するトレース回路に
関する。
夕の実行過程をリアルタイムに記録するトレース回路に
関する。
マイクロコンピュータを用いｔシステムの開発を効果的
に行なう方法の１つに、マイクロコンピュータを実行さ
せ、その実行過程をリアルタイムにメモリに記録して、
後にそのデータｔＳ析するという方法がある。
に行なう方法の１つに、マイクロコンピュータを実行さ
せ、その実行過程をリアルタイムにメモリに記録して、
後にそのデータｔＳ析するという方法がある。
従来、この種のトレース回路は、第２図に示す実行過程
を有するマイクロコンピュータを用い友システムの場合
、第３因に示すようになってい皮。
を有するマイクロコンピュータを用い友システムの場合
、第３因に示すようになってい皮。
第３図に示すマイクロコンピュータ１は、＠２図に示す
ように、命令の実行を複数のマシンサイクルＭ１．Ｍ２
．Ｍｓで行う。また、それぞれのマシンサイクルはクロ
ック信号３０からなる基本ステーｈ Ｔｌ＊ Ｔ２ａ
Ｔ３＊ Ｔａ から構成これている。マイクロコンピュ
ータ１の実行過程は人なるマイクロコンビ為−夕のステ
ータスデータとＢなるアドレスデータとを記録すれば艮
く、ステータスデータ人とアドレスデータＢとはそれぞ
れ第２図に示すタイミングでマイクロコンピュータ１か
ら入出力される。すなわち、ステータスデータＡはマシ
ンサイクルＭ１からＭ３までのすべての基本ステートで
出力されるため、すべてのステートでこのデータを記録
する必要がある。アドレスデータＢは各マシンサイクル
の基本ステー）Ｔｌ でのみ出力されるためＴ１ステー
トでのみ記録すれば良い。
ように、命令の実行を複数のマシンサイクルＭ１．Ｍ２
．Ｍｓで行う。また、それぞれのマシンサイクルはクロ
ック信号３０からなる基本ステーｈ Ｔｌ＊ Ｔ２ａ
Ｔ３＊ Ｔａ から構成これている。マイクロコンピュ
ータ１の実行過程は人なるマイクロコンビ為−夕のステ
ータスデータとＢなるアドレスデータとを記録すれば艮
く、ステータスデータ人とアドレスデータＢとはそれぞ
れ第２図に示すタイミングでマイクロコンピュータ１か
ら入出力される。すなわち、ステータスデータＡはマシ
ンサイクルＭ１からＭ３までのすべての基本ステートで
出力されるため、すべてのステートでこのデータを記録
する必要がある。アドレスデータＢは各マシンサイクル
の基本ステー）Ｔｌ でのみ出力されるためＴ１ステー
トでのみ記録すれば良い。
第３図において、１は上記し九マイクロコンピュータ、
２はステータスデータＡ及びアドレスデータＢがパラレ
ルに出力されるデータバスである。
２はステータスデータＡ及びアドレスデータＢがパラレ
ルに出力されるデータバスである。
２０は実行過程を記録するメモリであり１ワードにはス
テータスデータＡ及びアドレスデータＢが同時に記録さ
れる。２２はメモリ２０に対する書込み及び読出しの制
御回路であシ、メモリ２０のアドレスを示すカウンタを
含んでいる。１５はアドレスデータＢの書込制御信号、
１６はステータスデータＡの書込制御信号、２５は書込
制御信号１５．１６の論理和信号でこの信号により制御
回路２２１Ｃトレースデータのメモリ２０への書込みが
指示される。２４はメモリ２０の読出制御信号である。
テータスデータＡ及びアドレスデータＢが同時に記録さ
れる。２２はメモリ２０に対する書込み及び読出しの制
御回路であシ、メモリ２０のアドレスを示すカウンタを
含んでいる。１５はアドレスデータＢの書込制御信号、
１６はステータスデータＡの書込制御信号、２５は書込
制御信号１５．１６の論理和信号でこの信号により制御
回路２２１Ｃトレースデータのメモリ２０への書込みが
指示される。２４はメモリ２０の読出制御信号である。
１１はシステム共通バスであり、メモリ２０とは接続バ
ス２１で、制御回路２２とは接続バス２３で接続されて
いる。
ス２１で、制御回路２２とは接続バス２３で接続されて
いる。
次に、第３図に示すトレース回路の動作を纂２図を参照
して説明する。マイクロコンピュータ１がマシンサイク
ルＭ“１の基本ステートＴ１ｖｃなると、ステータスデ
ータ人及びアドレスデータＢｉメモ！Ｊ２０ｉＣ記録す
る必要があるｔめ、書込制御信号１５．１６がアクティ
ブになる。書込制御信号１５．１６の論理和信号２５に
よシデータバス２上のデータをメモリ２０に書込むよう
制御回路２２が指示され、メモリ２０にステータスデー
タＡ及びアドレスデータＢが書込まれる。
して説明する。マイクロコンピュータ１がマシンサイク
ルＭ“１の基本ステートＴ１ｖｃなると、ステータスデ
ータ人及びアドレスデータＢｉメモ！Ｊ２０ｉＣ記録す
る必要があるｔめ、書込制御信号１５．１６がアクティ
ブになる。書込制御信号１５．１６の論理和信号２５に
よシデータバス２上のデータをメモリ２０に書込むよう
制御回路２２が指示され、メモリ２０にステータスデー
タＡ及びアドレスデータＢが書込まれる。
マイクロコンピュータｌが基本ステートＴ２＊ Ｔｍｅ
Ｔ４１ｃ入ると、ステータスデータＡのみ全記録すれば
良いので書込制御信号１６のみがアクティブになる。た
だし、メモリ２０への論理和信号２５はアクティブであ
り、データバス２上のデータはそのままメモリ２０１Ｃ
書込まれる。しかし、データバス２上のアドレスデータ
Ｂの部分には意味のあるデータは存在していないので、
メモリ２０は無駄な情報音この時に記録したことになる
。
Ｔ４１ｃ入ると、ステータスデータＡのみ全記録すれば
良いので書込制御信号１６のみがアクティブになる。た
だし、メモリ２０への論理和信号２５はアクティブであ
り、データバス２上のデータはそのままメモリ２０１Ｃ
書込まれる。しかし、データバス２上のアドレスデータ
Ｂの部分には意味のあるデータは存在していないので、
メモリ２０は無駄な情報音この時に記録したことになる
。
上述した従来のトレース回路は、メモリが１個であるた
めメモリの１ワードに複数種類のトレースデータを記録
することになり、かつ、メモリ構成上トレースデータを
記録するタイミングをトレースデータの種類によって変
えることができず、メモリ内のトレースデータには不必
要なデータが多く含まれるという欠点がある。ま゛た、
このためにメモリ容量が大きくなるという欠点がある。
めメモリの１ワードに複数種類のトレースデータを記録
することになり、かつ、メモリ構成上トレースデータを
記録するタイミングをトレースデータの種類によって変
えることができず、メモリ内のトレースデータには不必
要なデータが多く含まれるという欠点がある。ま゛た、
このためにメモリ容量が大きくなるという欠点がある。
本発明の目的は、メモリ内に不必要なデータを含１ず、
かつメモリ容量が小さくてすむトレース回路を提供する
ことにある。
かつメモリ容量が小さくてすむトレース回路を提供する
ことにある。
本発明のトレース回路は、マイクロコンピュータの実行
過程を示す複数種類のデータを種類ごとに記録する複数
個のメモリと、それぞれの該メモリの書込み及び読出し
を制御する複数個の制御回路と、前記メモリがすべて同
時にそれぞれの対応するデータを記録したか否かの情報
を前記複数個のメモリのうち少くとも１個のメモリｒｃ
ｖ込む同時記録信号発生回路とを含んで横取される。
過程を示す複数種類のデータを種類ごとに記録する複数
個のメモリと、それぞれの該メモリの書込み及び読出し
を制御する複数個の制御回路と、前記メモリがすべて同
時にそれぞれの対応するデータを記録したか否かの情報
を前記複数個のメモリのうち少くとも１個のメモリｒｃ
ｖ込む同時記録信号発生回路とを含んで横取される。
次に、本発明の実施例について図面全参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図ｖｃおいて、ｌは第２図に示すタイミングで出力
されるステータスデータ人及びアドレスデータＢなる実
行過程を有するマイクロコンピュータである。８はアド
レスデータＢｉ記録するメモリ、１０はメモ１Ｊ８ｉｃ
対する書込み及び読出しの制御回路でアドレスカウンタ
を含んでイル、１５はメモ１３８ｉｃ対する書込制御信
号、１４は読出制御信号である。４はステータスデータ
Ａを記録するメモリ、６はアドレスカウンタ金倉むメモ
リ４に対する書込み及び読出しの制御回路、１６はメモ
１Ｊ４１ｆｃ対する書込制御信号、１３は読出制御信号
である。３は書込制御信号ｔ５．１６が同時にアクティ
ブになった時に、この情報全データバス２上のステータ
スデータＡに付加する同時記録信号発生回路としてのマ
ルチプレクサ、４ａがこの情報を記録するためのメモＩ
Ｊ４１Ｃおける同時書込識別メモリ領域である。ま７ｊ
、５，７．９．１２はそれぞれシステム共通バス１１と
の接続バスである。
されるステータスデータ人及びアドレスデータＢなる実
行過程を有するマイクロコンピュータである。８はアド
レスデータＢｉ記録するメモリ、１０はメモ１Ｊ８ｉｃ
対する書込み及び読出しの制御回路でアドレスカウンタ
を含んでイル、１５はメモ１３８ｉｃ対する書込制御信
号、１４は読出制御信号である。４はステータスデータ
Ａを記録するメモリ、６はアドレスカウンタ金倉むメモ
リ４に対する書込み及び読出しの制御回路、１６はメモ
１Ｊ４１ｆｃ対する書込制御信号、１３は読出制御信号
である。３は書込制御信号ｔ５．１６が同時にアクティ
ブになった時に、この情報全データバス２上のステータ
スデータＡに付加する同時記録信号発生回路としてのマ
ルチプレクサ、４ａがこの情報を記録するためのメモＩ
Ｊ４１Ｃおける同時書込識別メモリ領域である。ま７ｊ
、５，７．９．１２はそれぞれシステム共通バス１１と
の接続バスである。
以下に、第１図に示すトレース回路の動作について第２
図を参照して説明する。
図を参照して説明する。
アドレスデータＢｆｊＩ：記録する時、すなわち、基本
ステートＴｌには書込制御信号１５がアクティブｉｃす
＃）、データバス２上のアドレスデータＢがメモリ８に
書込まれる。ステータスデータＡを記録する時、すなわ
ち、マシンサイクルＭ４〜Ｍ３のすべての基本ステート
では書込制御信号１６がステートごとにアクティブにな
り、データバス２上のステータスデータＡのメモリ４へ
の書込みが行われる。
ステートＴｌには書込制御信号１５がアクティブｉｃす
＃）、データバス２上のアドレスデータＢがメモリ８に
書込まれる。ステータスデータＡを記録する時、すなわ
ち、マシンサイクルＭ４〜Ｍ３のすべての基本ステート
では書込制御信号１６がステートごとにアクティブにな
り、データバス２上のステータスデータＡのメモリ４へ
の書込みが行われる。
書込制御信号１５．１６がともにアクティブになる各マ
シンサイクルの基本ステートＴ１ｖｃは、マルチプレク
サ３はメモリ４，８に同時ＩＣ書込みが行われ九こと金
示す情報を出力し、この情報は同時書込識別メモリ領域
４８＆Ｃ記録される。なお、書込制御信号１５がアクテ
ィブでない時も、その情報が同時書込識別メモリ領域４
ａｖｃ記録される。
シンサイクルの基本ステートＴ１ｖｃは、マルチプレク
サ３はメモリ４，８に同時ＩＣ書込みが行われ九こと金
示す情報を出力し、この情報は同時書込識別メモリ領域
４８＆Ｃ記録される。なお、書込制御信号１５がアクテ
ィブでない時も、その情報が同時書込識別メモリ領域４
ａｖｃ記録される。
トレースデータが２種類の場合は、同時書込識別メモリ
領域４ａは各基本ステートととｖｃ１ビットであり、同
時に書込みがあった場合は高レベル”１”が、そうで存
い場合は低レベル＠Ｏｍが記録される。
領域４ａは各基本ステートととｖｃ１ビットであり、同
時に書込みがあった場合は高レベル”１”が、そうで存
い場合は低レベル＠Ｏｍが記録される。
記録されたデータの読出しは次のように行う。
メモリ４のステータスデータＡ又はメモリ８のアドレス
データＢのみを読出す時は、制御回路６又は１０のカウ
ンタを読出したいアドレスにセットし、読出制御信号１
３又は１４をアクティブにすることにより読出されｔデ
ータがシステム共通バス１１に出力される。
データＢのみを読出す時は、制御回路６又は１０のカウ
ンタを読出したいアドレスにセットし、読出制御信号１
３又は１４をアクティブにすることにより読出されｔデ
ータがシステム共通バス１１に出力される。
ステータスデータＡとアドレスデータＢとを読出す場合
、すなわち、マイクロコンピュータ１の実行過程をすべ
て読出す場合には、まず、メモリ４のステータスデータ
Ａｖｉ−読出し同時書込識別メモリ領域４ａに高レベル
＠１″が書かれている場合にはメモリ８のアドレスデー
タＢｉも読出し、制御回路６及び１０のカウンタ値を共
に更新する。
、すなわち、マイクロコンピュータ１の実行過程をすべ
て読出す場合には、まず、メモリ４のステータスデータ
Ａｖｉ−読出し同時書込識別メモリ領域４ａに高レベル
＠１″が書かれている場合にはメモリ８のアドレスデー
タＢｉも読出し、制御回路６及び１０のカウンタ値を共
に更新する。
また、低レベル″Ｏｍが書かれている場合にはメモＩＪ
４のステータスデータＡのみを読出し、制御回路６の
カウンタの値だけを更新する。このように、同時書込識
別メモリ領域４ａの値に従ってメモリ４と８とのデータ
を読出す。
４のステータスデータＡのみを読出し、制御回路６の
カウンタの値だけを更新する。このように、同時書込識
別メモリ領域４ａの値に従ってメモリ４と８とのデータ
を読出す。
以上説明したように本発明のトレース回路は。
トレースデータの種類別にメモリを構成し、それぞれの
メモリに独立してトレースデータの書込み及び読出しの
制御回路を設け、さらに複数のメモリ間で同期金とるた
めＩＣ，複数のメモリで同時に書込みがあったことを示
す情報のための領域を少くとも１個のメモリに設は九の
で、メモリ内のデータには意味のないデータが含まれな
くなシ、メモリ容量を従来と比較して小さくすることが
できるという効果がある。
メモリに独立してトレースデータの書込み及び読出しの
制御回路を設け、さらに複数のメモリ間で同期金とるた
めＩＣ，複数のメモリで同時に書込みがあったことを示
す情報のための領域を少くとも１個のメモリに設は九の
で、メモリ内のデータには意味のないデータが含まれな
くなシ、メモリ容量を従来と比較して小さくすることが
できるという効果がある。
第１図は本発明の一実施例のブロック図、第２図はマイ
クロコンピュータの実行過程全説明するためのタイム図
、第３図は従来のトレース回路の一例のブロック図であ
る。 １・・・・・・マイクロコンピュータ、２・・・・・・
データバス、３・・・・・・マルチプレクサ、４・・・
・・・メモリ、４ａ・・・・・・同時書込識別メモリ領
域、６・・・・・・制御回路、８・・・・・・メモ１．
１０・・・・・・制御回路、１１・・・・・・システム
共通バス、１３．１４・・・・・・続出制御信号、１５
゜１６・・・・・・書込制御信号、２０・・・・・・メ
モリ、２２・曲・制御回路、２４・・・・・・読出制御
信号、２５・・・・・・論理和信号、３０・・・・・・
クロック信号。
クロコンピュータの実行過程全説明するためのタイム図
、第３図は従来のトレース回路の一例のブロック図であ
る。 １・・・・・・マイクロコンピュータ、２・・・・・・
データバス、３・・・・・・マルチプレクサ、４・・・
・・・メモリ、４ａ・・・・・・同時書込識別メモリ領
域、６・・・・・・制御回路、８・・・・・・メモ１．
１０・・・・・・制御回路、１１・・・・・・システム
共通バス、１３．１４・・・・・・続出制御信号、１５
゜１６・・・・・・書込制御信号、２０・・・・・・メ
モリ、２２・曲・制御回路、２４・・・・・・読出制御
信号、２５・・・・・・論理和信号、３０・・・・・・
クロック信号。
Claims (1)
- マイクロコンピュータの実行過程を示す複数種類のデー
タを種類ごとに記録する複数個のメモリと、それぞれの
該メモリの書込み及び読出しを制御する複数個の制御回
路と、前記メモリがすべて同時にそれぞれの対応するデ
ータを記録したか否かの情報を前記複数個のメモリのう
ち少くとも１個のメモリに書込む同時記録信号発生回路
とを含むことを特徴とするトレース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196251A JPH0740234B2 (ja) | 1985-09-04 | 1985-09-04 | トレース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196251A JPH0740234B2 (ja) | 1985-09-04 | 1985-09-04 | トレース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6255741A true JPS6255741A (ja) | 1987-03-11 |
| JPH0740234B2 JPH0740234B2 (ja) | 1995-05-01 |
Family
ID=16354697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196251A Expired - Lifetime JPH0740234B2 (ja) | 1985-09-04 | 1985-09-04 | トレース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740234B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894038A (ja) * | 1981-11-30 | 1983-06-04 | Nec Corp | 電子計算機 |
| JPS5894038U (ja) * | 1981-12-21 | 1983-06-25 | 横河電機株式会社 | マイクロプロセツサアナライザ |
-
1985
- 1985-09-04 JP JP60196251A patent/JPH0740234B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894038A (ja) * | 1981-11-30 | 1983-06-04 | Nec Corp | 電子計算機 |
| JPS5894038U (ja) * | 1981-12-21 | 1983-06-25 | 横河電機株式会社 | マイクロプロセツサアナライザ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0740234B2 (ja) | 1995-05-01 |
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