JPS6253860B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、異常検出方式に関するものであ
る。

従来、プログラムの関係での異常検出方式とし
てプログラムの暴走、動作の異常等を検出するた
めに、プログラム等の動作開始信号により処理装
置内のスイツチをセツトし、そのプログラム対応
のタイマを同時にセツトし、タイマの設定時間経
過後もプログラムの動作が終了しないときに、セ
ツトしたスイツチとタイマの出力信号のAND条
件で異常検出をする方式がある。

また、端末装置、チヤネル等に対し、相手方が
応答しない場合のハングアツプ状態を防止するた
めに相手方の応答時間を時間監視し、一定時間経
過後に応答がない場合、相手方装置に異常がある
ものとして処理する異常検出方式も公知である。

この様な異常検出方式であつては、特別な監視
信号を受けることが必要となり、そのためのバス
占有時間若しくは転送ラインとこれに対する転送
制御が必要であり、しかも、これらに付随する各
種回路、これにともなう多くの制御手続等が必要
となり、制御が複雑となる欠点がある。

特に、他の装置の動作状態を処理装置等で監視
する場合、監視する対象となる装置が多くなれば
なるほどこの問題は大きくなる。

この発明はこの様な従来の問題点を除去するも
のであり、特別な転送ライン、バス占有時間等を
配慮することなく簡単な回路構成により、他の装
置の動作異常を検出できる異常検出方式を提供す
ることにある。

この様な目的を達成するための本発明の特徴と
しては、各装置（第２の装置）が動作中であると
きに処理装置（第１の装置）等へ送るBUSY信号
に着目し、このBUSY信号をその装置の動作異常
検出に利用することにある。

ところで、各装置が動作する場合、BUSY信号
の発生期間はその装置の動作内容によつてまちま
ちであり、しかも接続される装置の種類によつて
も相違する。

そこで、本発明の構成例としては、監視対象と
なる装置が動作する場合のいちばん長い時間より
長い監視時間をあらかじめ設定しておきこの監視
時間を基準にしてBUSY信号を監視し異常検出す
るものであり、監視対象装置が複数個接続された
ときには、これら監視対象装置のうちでいちばん
長い動作時間より長い監視時間を選択し、この監
視時間を基準にして監視するものである。監視の
仕方としては、長い動作時間より長い時間のパル
スをタイマで発生させ、このタイマの発生パルス
のタイミングで各装置のBUSY信号を監視するも
のである。

具体的構成としては、時間選択回路とタイマと
を有するパルス発生部とフラグ記憶部と検出部と
から構成されるものであり、BUSY信号がタイマ
の発生する最初のパルスでフラグ記憶部にセツト
され、次のパルスが発生する前までに落さないと
きには検出部でこのフラグビツトを検出するもの
である。

以下、図面を参照して本発明を説明する。

第１図は本発明の異常検出方式を適用した異常
検出回路の一実施例であり、第２図はその動作タ
イムチヤートである。

この異常検出回路はパルス発生部１とフラグ記
憶部２と検出部６とからなり、パルス発生部１は
時間選択回路１ａとこの出力信号を受けるタイマ
回路１ｂとより構成され、フラグ記憶部２は
BUSYチエツクフラグ３、出力アンドゲート４お
よびBUSYリセツトチエツクフラグ５とを備え、
検出部６はオアゲート６ａと検出回路６ｂとから
構成されている。

尚、７は複数の装置からBUSY信号を受けたと
きの、第２、第３…対応の監視対象装置に対する
フラグ記憶部であり、８はその出力アンドゲート
である。

検出回路６ｂは、真値となつた場合に動作異常
が発生したことを示す異常検出信号TALM―Ｐ
の出力を発生する。この検出回路６ｂは入力端子
Ｄにオアゲート６ａの出力端子が接続され、入力
端子Ｓには電源電圧である＋Vcc、入力端子Ｔに
はタイマ回路１ｂの出力信号Ｔ―Ｐ、入力端子Ｒ
にはフラグ記憶部２とこの検出回路６を初期状態
に設定するイニシヤルクリア信号RST―Ｎが
各々接続されている。オアゲート６ａの入力端子
には、ｎ個の各監視対象装置例えば入出力制御回
路若しくは入出力制御回路から得る対応デバイス
の各出力BUSY信号１〜ｎをチエツクするフラグ
記憶部２，…７の出力アンドゲート４…８が入力
されている。従つて、いずれかのフラグ記憶部
２，７のアンドゲート４，８の１つでも出力があ
るときはその出力は検出回路６ｂに送出される。

フラグ記憶部２はBUSY信号有無を記憶するも
ので、BUSY信号が発生すると最初のタイマの出
力（周期の開始時点）でトリガされてBUSY信号
の有無の状態がセツトされ、次のタイマの出力の
前にBUSY信号の消滅で、すなわち有から無の状
態に変わつた時点でリセツトされるものである。
BUSY信号が次のタイマの出力の前に消滅しない
場合はBUSYチエツクフラグ３の出力はアンドゲ
ート４、オアゲート６ａを経て検出回路６ｂに送
出されることになる。

このフラグ記憶部２の出力アンドゲート４の入
力端子には、BUSYチエツクフラグ３の出力端子
Ｏ１とBUSYリセツトチエツクフラグ５の出力端
子Ｏ１とが接続されている。BUSYチエツクフラ
グ３はBUSY信号を記憶するフラグで、その入力
端子Ｄには例えば監視対象として入出力制御回路
からの入力信号BUSY1―Ｐが接続され、入力端
子Ｓには電源＋Vcc、入力端子Ｔにはタイマ出力
信号Ｔ―Ｐ、入力端子Ｒにはアンドゲート２ａの
出力端子が各々接続されている。BUSYリセツト
チエツクフラグ５はBUSY信号によりBUSYチエ
ツクフラグ３をリセツトするもので、入力端子Ｄ
及びＳには電源＋Vccが接続され、入力端子Ｔに
はタイマ出力信号Ｔ―Ｐ、入力端子Ｒには入力信
号BUSY1―Ｐが各々接続されている。尚、アン
ドゲート２ａの入力端子は入力信号RST―Ｎと
BUSYリセツトチエツクフラグの出力端子Ｏ１と
が各々接続されている。

次に、第２図を参照して第１図の回路の動作に
ついて説明する。

第１図において、処理装置（BPU）からの起
動により入出力制御回路が動作中であることを示
すBUSY1―Ｐが真値となると、フラグ記憶部２
のBUSYチエツクフラグ３に入力される。一方、
時間選択回路１ａは端子１ｃより、接続されてい
るデバイスの情報を受けてタイマ１ｂに対して各
デバイスの動作時間のうちいちばん長い動作時間
に対応する制御信号を送出し、監視対象装置のい
ちばん長い動作に対応する周期より長いタイミン
グ周期でタイマを動作させている。時間選択回路
１ａの制御信号に従がつて所定の周期のパルスＴ
―ＰをタイマはBUSYチエツクフラグ３等に送出
する。

そこで、第２図に示すＴ―Ｐの最初のパルスで
あるタイマ出力信号Ｔ―ＰによりBUSYチエツク
フラグ３がセツトされる。BUSYチエツクフラグ
３はBUSY1―Ｐが偽値となつても、Ｔ―Ｐの立
上り時に真値を保持していれば、第２図に示す如
く、出力端子Ｏ１は出力端子OUT1―Ｐの真値を
発生する。BUSYリセツトチエツクフラグ５はＤ
端子に電源＋Vccが接続されているので、タイマ
出力Ｔ―Ｐが発生するごとに出力信号OUT2―Ｐ
を真値とするが、リセツト端子Ｒへの入力信号
BUSY1―Ｐが一度偽値となると次のＴ―Ｐ発生
まで出力信号OUT2―Ｐは偽値が保持される。入
力BUSY1―Ｐが立ち上つていれば、アンドゲー
ト４で出力信号OUT1―ＰとOUT2―Ｐとのアン
ドがとられ、さらに検出回路６ｂがＴ―Ｐのトリ
ガタイミングによりトリガされることになる。一
方、タイマ周期内でBUSY1―Ｐが落ち、リセツ
トされる場合は、第２図のBUSY1―Ｐ、TALM
―Ｐで示す如く、検出回路６ｂの出力端子Ｏ１か
らの出力信号TALM―Ｐは真値となることはな
い。第２図のT₃のタイミングで示す様にタイマ
周期以上にBUSY1―Ｐが真値を保持した場合に
はOUT1―Ｐ及びOUT2―Ｐは各々真値となり、
Ｔ―Ｐで検出回路６ｂに記憶され、出力端子Ｏ１
から出力信号TALM―Ｐは真値となり、入出力
制御回路の動作異常を検出することができる。

ここで、複数の入出力制御回路若しくはデバイ
スからBUSY信号の送出を受けたときは、第２、
第３のBUSY信号は次のタイミングで送出される
タイマからのパルス信号によりそれぞれ対応する
フラグ記憶部にセツトされることになる。

このとき時間選択回路１ａはこれらの監視すべ
き対象装置のうちいちばん長い動作時間をもつた
BUSY信号に対応する制御信号をタイマ１ｂに送
出しているためタイマ１ｂは、いちばん長い周期
のパルスを発生しているもので、複数のBUSY信
号のいちばん長いものに合せて監視できる。

ここで、フラグ記憶部は各監視対象装置対応に
設けて、対応するBUSY信号を受ける如く構成し
ても良いし、単に複数設けて順次空きのフラグ記
憶部にBUSY信号をセツトする構成であつても良
い。

時間選択回路１ａの構成としては接続される各
装置対応にその装置のいちばん長い動作時間を記
憶したメモリ部と接続された監視対象の装置の中
からいちばん長い動作時間を選択し、これに対応
する制御信号を発生する選択回路とを有してい
る。

この時間選択回路１ａのメモリの内容は監視対
象デバイスに応じてあらかじめ設定しておいても
良いし、監視デバイスを接続する際に設定され様
にしても良く、この場合はデバイス側から設定情
報を得ることができる。

タイマは、複数のパルス発生回路を有し、これ
らに別々の周期のパルスを発生させ、時間選択回
路１ａの制御信号で対応するパルス発生回路を選
択する如く構成されているが、リングカウンタ等
を設けて、フイードバツクする個所を変えて、対
応する周期のパルスを発生させても良い。

この異常検出回路の出力信号TALM―Ｐを使
用することにより画面表示あるいはスピーカによ
るオペレータへの表示が可能であり、又入出力制
御機構に対するリモートパワーオフなどの異常発
生時の制御用に活用できる。さらにBPUで出力
信号TALM１―Ｐ〜TALMn―Ｐを読取ることに
より、より詳細な異常状態の解折も可能となる。

尚、この実施例において、あらかじめ監視対象
となるデバイスの動作期間が分つていれば、複数
の監視対象装置のうちいちばん長い動作期間より
長い周期になる様にタイマの周期を設定すれば、
時間設定回路１ｂは不必要なものとなる。

以上述べた如き構成であるから、本発明にあた
つては、次の如き効果が得られる。

(1) BPUにて各入出力制御回路等のデバイスの
動作チエツクを一括処理する為に、特別な監視
のための転送制御は不必要となり、各入出力制
御回路等のデバイスでタイマチエツク回路を持
つことに比較しては部品点数も低減できる。

(2) BPUで各入出力制御回路ごとにシリアルに
タイマチエツクを実施すると処理スピードが低
下するが、この本発明により、TALM―Ｐが
発生した際はTALM―Ｐによる割込制御とす
れば、メインプロセツサはタイマチエツクが不
要となり、処理スピードが低下することもな
い。又、TALM―Ｐを割込処理としない場合
でも各入出制御回路、デバイスごとにチエツク
する必要はなく、一括してチエツク可能な為、
メインプロセツサの処理能力を効果的に活用可
能とすることもできる。

【図面の簡単な説明】

第１図は本発明の異常検出方式を適用した一実
施例を示す異常検出回路のブロツク図を示し、第
２図は第１図の異常検出回路の動作タイムチヤー
トを示すものである。 符号の説明 １はパルス発生部、１ａは時間選
択回路、１ｂはタイマ、２はフラグ記憶部、３は
BUSYチエツクフラグ、５はBUSYリセツトフラ
グ、６ｂは検出回路、２ａ，４はアンドゲート、
６ｂはオアゲートである。

Claims (1)

【特許請求の範囲】
1. １ 第１の装置と、その装置が動作中であること
   を示すビジー信号を第１の装置に送出する複数個
   の第２の装置とより成り、第１の装置は、第２の
   装置の発生するビジー信号のうちいちばん長いビ
   ジー信号より長い時間を周期とするタイミングパ
   ルスを発生する第１の回路と、前記タイミングパ
   ルスの周期の開始時点で前記ビジー信号の有無の
   状態をそのまま出力し前記ビジー信号が有から無
   の状態に変わつた時点で無の状態を出力する第２
   装置対応に設けられた第２の回路と、前記タイミ
   ングパルスの周期の前記開始時点でいずれかの第
   ２回路の出力をラツチする検出回路とを有するこ
   とを特徴とする異常検出方式。