JPS6252968A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPS6252968A JPS6252968A JP19200785A JP19200785A JPS6252968A JP S6252968 A JPS6252968 A JP S6252968A JP 19200785 A JP19200785 A JP 19200785A JP 19200785 A JP19200785 A JP 19200785A JP S6252968 A JPS6252968 A JP S6252968A
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- JP
- Japan
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- gate electrode
- film
- polycrystalline
- ion implantation
- substrate
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯＳ型電界効果トランジスタの製造方法に係
シ、特にトランジスタ内部の電界集中を緩和したトラン
ジスタの製造方法に関する。
シ、特にトランジスタ内部の電界集中を緩和したトラン
ジスタの製造方法に関する。
現在ＭＯＳ型電界効果トランジスタにおいて高集積化の
ためのデバイス寸法は罹災に縮小化の方向にあるが、こ
れに当り種々の問題が出て来ている。その１つにドレイ
ン近傍の電界集中の影響がある。これは、素子寸法が小
さくなるにもかかわらず、 ′を源電圧が低減されない
ために起こる・これによりドレイン近傍で加速された電
子は、ホットエレクトロンや、ホットキャリア発生の原
因の１つとなっている。そして、ゲート酸化［１こトラ
ップされ九電子は、しきい値シフトの原因となり。
ためのデバイス寸法は罹災に縮小化の方向にあるが、こ
れに当り種々の問題が出て来ている。その１つにドレイ
ン近傍の電界集中の影響がある。これは、素子寸法が小
さくなるにもかかわらず、 ′を源電圧が低減されない
ために起こる・これによりドレイン近傍で加速された電
子は、ホットエレクトロンや、ホットキャリア発生の原
因の１つとなっている。そして、ゲート酸化［１こトラ
ップされ九電子は、しきい値シフトの原因となり。
ＭＯＳトランジスタの信頼性が低下する。このようなド
レイン近傍の電界集中を緩和させ、ホットエレクトロン
やホットキャリアの発生を弱め、さらにしきい値変動を
減少させる方法として１種々のデバイス構造が提案され
て来た。第５図１こＬＤＤ（Ｌｉｇｈｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ ） 構造を示す。これはドレインのゲ
ート方向に不純物濃度の低いｎ一層を形成し、これによ
シ、ドレイン近傍の電界を緩和しようとするものである
。
レイン近傍の電界集中を緩和させ、ホットエレクトロン
やホットキャリアの発生を弱め、さらにしきい値変動を
減少させる方法として１種々のデバイス構造が提案され
て来た。第５図１こＬＤＤ（Ｌｉｇｈｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ ） 構造を示す。これはドレインのゲ
ート方向に不純物濃度の低いｎ一層を形成し、これによ
シ、ドレイン近傍の電界を緩和しようとするものである
。
このロ一層を形成するのにゲート電極（５）をマスクに
イオン注入法を用いている。このイオン注入法ではチャ
ンネリングを防止する丸めに基板表面に対して５〜１０
° 程度傾けてイオン注入を行なりている。このためゲ
ート電極を微細化するために異方性エツチングを用いて
垂直の端部形状にするため、ゲート電極の左右では、イ
オン注入されるｎ−領域の寸法が異なってくる。第６図
にこの状態を示す。つまＶ、ロー領域の寸法を左はａ１
右はｂとした時、ａ （ｂとなる。またゲートを極とロ
ー領域がオフセラ）（ｃで示す）が生じる。
イオン注入法を用いている。このイオン注入法ではチャ
ンネリングを防止する丸めに基板表面に対して５〜１０
° 程度傾けてイオン注入を行なりている。このためゲ
ート電極を微細化するために異方性エツチングを用いて
垂直の端部形状にするため、ゲート電極の左右では、イ
オン注入されるｎ−領域の寸法が異なってくる。第６図
にこの状態を示す。つまＶ、ロー領域の寸法を左はａ１
右はｂとした時、ａ （ｂとなる。またゲートを極とロ
ー領域がオフセラ）（ｃで示す）が生じる。
このａ （ｂといり様にローの寸法が左右で異なると、
ｎ−は抵抗分を有しているので、ドレインとソースを入
れ換えて動作させた時の電流増幅率（１ｍ）等のトラン
ジスタ特性が異なって来る。このため、回路が動作しな
くなる。また、オフセット（ｃ）が生じる＄ｌこよシ、
チャネル領域をゲート電極で制御出来なくなるという問
題が生じる。
ｎ−は抵抗分を有しているので、ドレインとソースを入
れ換えて動作させた時の電流増幅率（１ｍ）等のトラン
ジスタ特性が異なって来る。このため、回路が動作しな
くなる。また、オフセット（ｃ）が生じる＄ｌこよシ、
チャネル領域をゲート電極で制御出来なくなるという問
題が生じる。
この問題はウェハーの周辺部になればなる程顕著になる
ので、ウェハーの大口径になる程大きな問題となる。
ので、ウェハーの大口径になる程大きな問題となる。
この発明は高集積化においてのＬＤＤ構造の工程におい
て自己整廿的に左右のロー領域が等しいＬＤＤ構造を得
ることを可能にした半導体装置の製造方法を提供するこ
とを目的とする。
て自己整廿的に左右のロー領域が等しいＬＤＤ構造を得
ることを可能にした半導体装置の製造方法を提供するこ
とを目的とする。
本発明はゲート電極の端部形状をイオン注入のイオンビ
ームの入射角より大きなテーパ角に形成して、ゲート電
極の下に形成される左右のｎ−領域の寸法の違いを小さ
くする方法である。
ームの入射角より大きなテーパ角に形成して、ゲート電
極の下に形成される左右のｎ−領域の寸法の違いを小さ
くする方法である。
本発明によれば、左右のロー領域の寸法を同一に形成す
る事が出来るので、ソース・ドレインを入れ換えた時で
も電流増幅率（Ｉｒｎ）の差がなくなるので、設計通り
のＴｒ特性が得られる。
る事が出来るので、ソース・ドレインを入れ換えた時で
も電流増幅率（Ｉｒｎ）の差がなくなるので、設計通り
のＴｒ特性が得られる。
またロー領域とゲー１１ｔｆｆｌのオフセットも防げる
ので、デート′ｊｌ！極でチャネル領域を制御出来なく
なるという問題も防げるので、高信頼性の微細なＴｒ
が形成出来る。
ので、デート′ｊｌ！極でチャネル領域を制御出来なく
なるという問題も防げるので、高信頼性の微細なＴｒ
が形成出来る。
ウェハーの大口径によるＴｒ特性のバラツキも防ぐ事が
出来る。
出来る。
本発明の一実施４ＰＵを第１図〜第３図を用いて説明す
る。まず％例えばＰ （ｉｏｏ）のＳｉ基板（ｌυをを
用意してフィールド酸化膜（［２）を例えばＢＯＸ法を
用いて形成した後、例えば熱酸化法ｉこよりゲート絶繰
模としてＳｔＯ，膜（１３）を２００Ａ程度形成する。
る。まず％例えばＰ （ｉｏｏ）のＳｉ基板（ｌυをを
用意してフィールド酸化膜（［２）を例えばＢＯＸ法を
用いて形成した後、例えば熱酸化法ｉこよりゲート絶繰
模としてＳｔＯ，膜（１３）を２００Ａ程度形成する。
その後、全面にゲート電電材料として例えばＰｏ１ｙ−
８に膜を約４０００Ａ程度形成した麦、写真蝕刻法を用
いて遇択的にフォトレジス） （１５） ８残置させ、
前記フォトレジスト（１５）をマスクｔＣ例えばＣＦ、
ガスとＯ，ガスを用いた反応性イオンエツチング（ＲＩ
Ｂ）によりテーパ角が約７０＠〜８０゜のゲート電極（
１４）をテーパー形成する。その後。
８に膜を約４０００Ａ程度形成した麦、写真蝕刻法を用
いて遇択的にフォトレジス） （１５） ８残置させ、
前記フォトレジスト（１５）をマスクｔＣ例えばＣＦ、
ガスとＯ，ガスを用いた反応性イオンエツチング（ＲＩ
Ｂ）によりテーパ角が約７０＠〜８０゜のゲート電極（
１４）をテーパー形成する。その後。
ゲート電極（１４）をマスクに基板表面１１に対してビ
ームのオフセット角度が７＠ であるイオン注入により
例えばｐ ＋ （リン）を５０ＫｅＶ ３ Ｘｉ Ｏ
”／Ｃｍ”の条件で第１の不純物層ｎ −（１６）を形
成する・（第１図、参照） 次に例えば熱酸化法によフゲート電極（１４）の周辺に
熱酸化膜（１７）を約３０ＯＡ形成した後、全面に例え
ばＰｏ１ｙ−８ｉ ＠ （１８）を１５００λ程度攬層
する。
ームのオフセット角度が７＠ であるイオン注入により
例えばｐ ＋ （リン）を５０ＫｅＶ ３ Ｘｉ Ｏ
”／Ｃｍ”の条件で第１の不純物層ｎ −（１６）を形
成する・（第１図、参照） 次に例えば熱酸化法によフゲート電極（１４）の周辺に
熱酸化膜（１７）を約３０ＯＡ形成した後、全面に例え
ばＰｏ１ｙ−８ｉ ＠ （１８）を１５００λ程度攬層
する。
その後前記Ｐｏ１ｙ−８ｉ 膜（１８）を通して、ゲー
ト電極（１４）およびデート電極（１４） ｉｌｌ 壁
部のＰｏ１ｙ−８ｉ膜（１８’） をマスクにイオン
注入法により例えば、Ａｓ＋を２００ＫｅＶで５ Ｘ
１０”／ ｃｍ ’の条件で、第２の不純物層ｎ ＋（
１９）を形成する。（第２図参照〕次に前記Ｐｏ １
ｙ−８ｉ＠（１８）を例えばＣＦ、および０、ガスを用
いたＣＤｇ（ケミカル・ドライ・エッチングノによ）除
去する。（第３図参照）後は周知の技術ｌこより配線工
種を行ない半導体装置を製造する＠ この方法によれば、１０°程度のイオンビームのオフセ
ットに対してｎ −（１６） 、口＋（１７）の不純物
層は、ゲートＩＥ＠ （１４） ！こ対して同じ寸法で
形成する事が出来る。このようにゲートｃｔ極のテーパ
角と同じイオンビームのオフセットが許容される事ｌこ
なる。
ト電極（１４）およびデート電極（１４） ｉｌｌ 壁
部のＰｏ１ｙ−８ｉ膜（１８’） をマスクにイオン
注入法により例えば、Ａｓ＋を２００ＫｅＶで５ Ｘ
１０”／ ｃｍ ’の条件で、第２の不純物層ｎ ＋（
１９）を形成する。（第２図参照〕次に前記Ｐｏ １
ｙ−８ｉ＠（１８）を例えばＣＦ、および０、ガスを用
いたＣＤｇ（ケミカル・ドライ・エッチングノによ）除
去する。（第３図参照）後は周知の技術ｌこより配線工
種を行ない半導体装置を製造する＠ この方法によれば、１０°程度のイオンビームのオフセ
ットに対してｎ −（１６） 、口＋（１７）の不純物
層は、ゲートＩＥ＠ （１４） ！こ対して同じ寸法で
形成する事が出来る。このようにゲートｃｔ極のテーパ
角と同じイオンビームのオフセットが許容される事ｌこ
なる。
テーパ角をコントロールする方法として、前記ゲート電
極の上部に濃い不純物層を形成する事によりても容易に
形成出来る。
極の上部に濃い不純物層を形成する事によりても容易に
形成出来る。
例えば、Ｐｏ１ｙ−８ｉをゲート電、蓮として、上部に
例えばＰ を４Ｘ１０”／ｃｍ”イオン注入し、その後
パターニングする事によりテーパ角を４５’ 。
例えばＰ を４Ｘ１０”／ｃｍ”イオン注入し、その後
パターニングする事によりテーパ角を４５’ 。
２ Ｘ １０”／ｃｍ！で３０”が得られる。又ｎ −
（１６）の寸法（第３図のＬで示す。）はＰｏ １ ｙ
−８ｉ＠（１８）の膜厚で容易に皿到良ぐ変ｆヒできる
。又喚としてＰｏ１ｙの・他ＳｉＮ、ＢＰＳＧ、Ｂ８Ｐ
、ＰＳＧ等がつかえる。また、漠を除去しなくても良い
。この場合工程が短縮出来る。
（１６）の寸法（第３図のＬで示す。）はＰｏ １ ｙ
−８ｉ＠（１８）の膜厚で容易に皿到良ぐ変ｆヒできる
。又喚としてＰｏ１ｙの・他ＳｉＮ、ＢＰＳＧ、Ｂ８Ｐ
、ＰＳＧ等がつかえる。また、漠を除去しなくても良い
。この場合工程が短縮出来る。
まｔ従来のように側連残し工程によるＲＩＥのダメージ
が形成されないのでＴｒの１言頭性が向上する。
が形成されないのでＴｒの１言頭性が向上する。
さらにフィールドの嘆ベクがないためフィールド膜、；
７を峙初に形成する時厚くする必要がない几め、４ｉＬ
細化が出来る。
７を峙初に形成する時厚くする必要がない几め、４ｉＬ
細化が出来る。
またテーパ角を胃しているため、後の工程での基板表面
の平坦化が容易となり、その上の金漬配線の断切れ等の
不良も発生しなくなる。
の平坦化が容易となり、その上の金漬配線の断切れ等の
不良も発生しなくなる。
本方法はｎ−ＣｈＴｒ で説明Ｌ７？−がｐ−ｃｈ
。
。
ＣＭＯＳ等に応用出来る。
また、第４図に示す様ロ一層（２４）を形成した後基板
と同導電型の不純物層（Ｐ″″） （，２６）そ〇一層
（２４）の下に形成すると良い。これによりショートチ
ャネル効果を防止できるので、より！細なＴｒが形成出
来る。
と同導電型の不純物層（Ｐ″″） （，２６）そ〇一層
（２４）の下に形成すると良い。これによりショートチ
ャネル効果を防止できるので、より！細なＴｒが形成出
来る。
第１図、第２図、第３図及び第４図は本発明の実施例の
断面図、第５図、第６図は従来の断面図である。 １．１１・・・８ｉ基板、１２・・・フィールド酸化膜
、４．６，１３．１７．２２・・・Ｓｉｎ！嘆、５，１
４゜２３・・・ゲート電極％ １５・・・フォトレジス
ト、７゜２．１９．２５・・・ｎ十層、３，１６．２４
・・・〇一層、２６・・・Ｐ一層、１８・・・Ｐｏ１ｙ
−８ｉ模。 代理人 弁理士 則 近 ｙ！！ 右同
竹 花 喜久男 第２図 第３図 第４図 第５図 第６図
断面図、第５図、第６図は従来の断面図である。 １．１１・・・８ｉ基板、１２・・・フィールド酸化膜
、４．６，１３．１７．２２・・・Ｓｉｎ！嘆、５，１
４゜２３・・・ゲート電極％ １５・・・フォトレジス
ト、７゜２．１９．２５・・・ｎ十層、３，１６．２４
・・・〇一層、２６・・・Ｐ一層、１８・・・Ｐｏ１ｙ
−８ｉ模。 代理人 弁理士 則 近 ｙ！！ 右同
竹 花 喜久男 第２図 第３図 第４図 第５図 第６図
Claims (1)
- 半導体基板上にゲート絶縁膜を介して端部がテーパー加
工されたゲート電極を形成する工程と、このゲート電極
をマスクに傾斜イオンビームを照射して基板と逆導電型
の低濃度不純物層を形成する工程と、前記半導体基板表
面全面に被膜を形成する工程と、この被膜を通して傾斜
イオンビームを照射して基板と逆導電型の高濃度不純物
層を形成する工程とを備えた事を特徴とするＭＯＳ型半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19200785A JPS6252968A (ja) | 1985-09-02 | 1985-09-02 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19200785A JPS6252968A (ja) | 1985-09-02 | 1985-09-02 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6252968A true JPS6252968A (ja) | 1987-03-07 |
Family
ID=16284050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19200785A Pending JPS6252968A (ja) | 1985-09-02 | 1985-09-02 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6252968A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6656808B2 (en) * | 2000-09-05 | 2003-12-02 | Samsung Electronics Co., Ltd. | Transistor having variable width gate electrode and method of manufacturing the same |
| CN102487086A (zh) * | 2010-12-06 | 2012-06-06 | 中国科学院微电子研究所 | 可调节沟道应力的器件与方法 |
-
1985
- 1985-09-02 JP JP19200785A patent/JPS6252968A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6656808B2 (en) * | 2000-09-05 | 2003-12-02 | Samsung Electronics Co., Ltd. | Transistor having variable width gate electrode and method of manufacturing the same |
| CN102487086A (zh) * | 2010-12-06 | 2012-06-06 | 中国科学院微电子研究所 | 可调节沟道应力的器件与方法 |
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