JPS6252465B2 - - Google Patents
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- JPS6252465B2 JPS6252465B2 JP53069534A JP6953478A JPS6252465B2 JP S6252465 B2 JPS6252465 B2 JP S6252465B2 JP 53069534 A JP53069534 A JP 53069534A JP 6953478 A JP6953478 A JP 6953478A JP S6252465 B2 JPS6252465 B2 JP S6252465B2
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- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000003990 capacitor Substances 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 3
- 239000010408 film Substances 0.000 claims 2
- 239000010409 thin film Substances 0.000 claims 2
- 230000010354 integration Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/4845—Details of ball bonds
- H01L2224/48451—Shape
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-
- H—ELECTRICITY
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-
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- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は信号入出力端に容量素子が設けられ
た半導体集積回路装置に関する。
た半導体集積回路装置に関する。
電子式小型計算機、電子時計その他各種電子機
器に使用される半導体集積回路装置において、信
号入出力端と基準電位点との間にコンデンサを接
続する場合がしばしばある。そして近年では上記
コンデンサを半導体集積回路装置に内蔵させよう
といつた要求が増加している。
器に使用される半導体集積回路装置において、信
号入出力端と基準電位点との間にコンデンサを接
続する場合がしばしばある。そして近年では上記
コンデンサを半導体集積回路装置に内蔵させよう
といつた要求が増加している。
第１図は信号入力端と基準電位との間に接続さ
れるコンデンサを内蔵した、従来の半導体集積回
路装置の構成を示す断面図である。図示するよう
にＮ型のSi基板１の表面領域には、このSi基板１
と同じ導電型の不純物を拡散することにより形成
される拡散領域２が設けられている。さらに上記
Si基板１の拡散領域２形成面の表面にはSi酸化膜
３が設けられている。このSi酸化膜３の上記拡散
領域２と対向する部分は1000Å程度の厚みに形成
され、さらに拡散領域２と対向しない部分のSi酸
化膜３は１μｍ程度の厚みに形成されている。そ
してSi酸化膜３の表面にはAl層４が設けられてい
て、このAl層４によつて半導体集積回路装置内
の相互配線が施こされるようになつている。また
第１図においてSi酸化膜３の厚みが１μｍ程度に
形成された部分に対向した、上記Al層４の表面
の一部には、外部と接続するためのボンデイング
ワイヤ５がボンデイングされている。すなわち、
このボンデイングワイヤ５がボンデイングされて
いる部分のAl層４はボンデイングパツド６にな
つている。さらに第１図において破線で囲こまれ
た部分には、Si酸化膜３がAl層４と拡散領域２と
によつてはさまれたサンドイツチ構造のMOS型
コンデンサ７が形成されている。
れるコンデンサを内蔵した、従来の半導体集積回
路装置の構成を示す断面図である。図示するよう
にＮ型のSi基板１の表面領域には、このSi基板１
と同じ導電型の不純物を拡散することにより形成
される拡散領域２が設けられている。さらに上記
Si基板１の拡散領域２形成面の表面にはSi酸化膜
３が設けられている。このSi酸化膜３の上記拡散
領域２と対向する部分は1000Å程度の厚みに形成
され、さらに拡散領域２と対向しない部分のSi酸
化膜３は１μｍ程度の厚みに形成されている。そ
してSi酸化膜３の表面にはAl層４が設けられてい
て、このAl層４によつて半導体集積回路装置内
の相互配線が施こされるようになつている。また
第１図においてSi酸化膜３の厚みが１μｍ程度に
形成された部分に対向した、上記Al層４の表面
の一部には、外部と接続するためのボンデイング
ワイヤ５がボンデイングされている。すなわち、
このボンデイングワイヤ５がボンデイングされて
いる部分のAl層４はボンデイングパツド６にな
つている。さらに第１図において破線で囲こまれ
た部分には、Si酸化膜３がAl層４と拡散領域２と
によつてはさまれたサンドイツチ構造のMOS型
コンデンサ７が形成されている。
第２図は上記半導体集積回路装置を記号化して
示すもので、図示するようにボンデイングパツド
６とコンデンサ７とはある平面距離Ｌを隔てて形
成されている。ところで半導体集積回路装置を製
造する上で、素子の集積度を向上させることある
いはチツプサイズを縮小化することによつて、コ
ストダウンを計ることは最も重要なフアクターの
１つである。しかしながら従来の半導体集積回路
装置では、ボンデイングパツド６およびコンデン
サ７を設ける場合夫々別なスペースを必要とする
ために、素子の集積度にも限度がありあるいはチ
ツプサイズを縮小化する上でも限度があり、した
がつてコストダウンを計ることは困難であつた。
示すもので、図示するようにボンデイングパツド
６とコンデンサ７とはある平面距離Ｌを隔てて形
成されている。ところで半導体集積回路装置を製
造する上で、素子の集積度を向上させることある
いはチツプサイズを縮小化することによつて、コ
ストダウンを計ることは最も重要なフアクターの
１つである。しかしながら従来の半導体集積回路
装置では、ボンデイングパツド６およびコンデン
サ７を設ける場合夫々別なスペースを必要とする
ために、素子の集積度にも限度がありあるいはチ
ツプサイズを縮小化する上でも限度があり、した
がつてコストダウンを計ることは困難であつた。
この発明は上記のような事情を考慮してなされ
たもので、その目的とするところは素子の集積度
を向上させることが可能でありあるいはチツプサ
イズの縮小化が可能で、もつて製造上のコストダ
ウンを計ることができる半導体集積回路装置を提
供することにある。
たもので、その目的とするところは素子の集積度
を向上させることが可能でありあるいはチツプサ
イズの縮小化が可能で、もつて製造上のコストダ
ウンを計ることができる半導体集積回路装置を提
供することにある。
以下図面を参照してこの発明の１実施例を説明
する。
する。
第３図はこの発明の１実施例の構成を示す断面
図である。第３図において１１はＮ型のSi基板
で、このSi基板１１の１表面領域にはこのSi基板
と同じ導電型の不純物が拡散されている拡散領域
１２が設けられている。さらに上記Si基板１１の
１方面側にはSi酸化膜１３が設けられている。そ
してこのSi酸化膜１３の上記拡散領域１２と対向
する部分は1200Å以下の厚み、例えば1000Å程度
の厚みに形成され、さらに拡散領域１２と対向す
る部分以外は１μ程度の厚みに形成されている。
そしてSi酸化膜１３の表面にはAl層１４が設けら
れていて、このAl層１４によつて半導体集積回
路装置内の相互配線が施こされるようになつてい
る。このAl層１４の前記拡散領域１２と対向す
る部分はボンデイングパツド１５となり、このボ
ンデイングパツド１５部分には外部と接続するた
めのボンデイングワイヤ１６がボンデイングされ
ている。そして第３図において破線で囲こまれた
部分には、酸化膜が金属と半導体によつてはさま
れたサンドイツチ構造のMOS型コンデンサ１７
が形成されている。すなわち、第３図に示す半導
体集積回路装置は、第４図に示すようにボンデイ
ングパツド１５の下部にコンデンサ１７が設けら
れた構造となつている。
図である。第３図において１１はＮ型のSi基板
で、このSi基板１１の１表面領域にはこのSi基板
と同じ導電型の不純物が拡散されている拡散領域
１２が設けられている。さらに上記Si基板１１の
１方面側にはSi酸化膜１３が設けられている。そ
してこのSi酸化膜１３の上記拡散領域１２と対向
する部分は1200Å以下の厚み、例えば1000Å程度
の厚みに形成され、さらに拡散領域１２と対向す
る部分以外は１μ程度の厚みに形成されている。
そしてSi酸化膜１３の表面にはAl層１４が設けら
れていて、このAl層１４によつて半導体集積回
路装置内の相互配線が施こされるようになつてい
る。このAl層１４の前記拡散領域１２と対向す
る部分はボンデイングパツド１５となり、このボ
ンデイングパツド１５部分には外部と接続するた
めのボンデイングワイヤ１６がボンデイングされ
ている。そして第３図において破線で囲こまれた
部分には、酸化膜が金属と半導体によつてはさま
れたサンドイツチ構造のMOS型コンデンサ１７
が形成されている。すなわち、第３図に示す半導
体集積回路装置は、第４図に示すようにボンデイ
ングパツド１５の下部にコンデンサ１７が設けら
れた構造となつている。
ここで電子式小型計算機、電子時計その他各種
電子機器に使用される半導体集積回路装置に設け
られるボンデイングパツドは１辺の長さが150μ
程度であり、この程度の大きさのボンデイングパ
ツド下部に設けられるコンデンサの容量を試算し
てみると約8pF程度の容量となる（ただし酸化膜
はSi酸化膜でその膜厚が1000Åの場合）。したが
つて従来例えば上記8pF程度の容量を持つコンデ
ンサを、半導体集積回路装置に内蔵する場合に必
要としたスペースは省略されるので、この省略さ
れたスペース分だけチツプサイズを縮小化でき
る。あるいは上記省略されたスペースに他の素子
を形成することもできるので、その分だけ集積度
を向上させることができる。
電子機器に使用される半導体集積回路装置に設け
られるボンデイングパツドは１辺の長さが150μ
程度であり、この程度の大きさのボンデイングパ
ツド下部に設けられるコンデンサの容量を試算し
てみると約8pF程度の容量となる（ただし酸化膜
はSi酸化膜でその膜厚が1000Åの場合）。したが
つて従来例えば上記8pF程度の容量を持つコンデ
ンサを、半導体集積回路装置に内蔵する場合に必
要としたスペースは省略されるので、この省略さ
れたスペース分だけチツプサイズを縮小化でき
る。あるいは上記省略されたスペースに他の素子
を形成することもできるので、その分だけ集積度
を向上させることができる。
第５図はこの発明の他の実施例を示す平面図、
および第６図はそのＡ―A′線に沿つた断面図で
ある。前記第３図に示す半導体集積回路装置にお
いてボンデイングワイヤー１６をボンデイングパ
ツド１５にボンデイングする際に、ボンデイング
パツド１５を構成するAl層１４には80〜150ｇ／
cm2の圧力が加わる。したがつて上記ボンデイング
パツド１５を構成するAl層１４と拡散領域１２
とによつてはさまれたSi酸化膜１３の厚みが極め
て薄い場合には、このSi酸化膜１３が壊れ易くな
る。したがつてこの場合には第５図および第６図
に示すように、ボンデイングパツド１５の下部に
形成されるコンデンサをコンデンサ１７ａ，１７
ｂ，１７ｃ，…１７ｉ，のように複数に分割する
ことにより、Si酸化膜１３の厚みの薄い部分に加
わる圧力を減少させることができる。
および第６図はそのＡ―A′線に沿つた断面図で
ある。前記第３図に示す半導体集積回路装置にお
いてボンデイングワイヤー１６をボンデイングパ
ツド１５にボンデイングする際に、ボンデイング
パツド１５を構成するAl層１４には80〜150ｇ／
cm2の圧力が加わる。したがつて上記ボンデイング
パツド１５を構成するAl層１４と拡散領域１２
とによつてはさまれたSi酸化膜１３の厚みが極め
て薄い場合には、このSi酸化膜１３が壊れ易くな
る。したがつてこの場合には第５図および第６図
に示すように、ボンデイングパツド１５の下部に
形成されるコンデンサをコンデンサ１７ａ，１７
ｂ，１７ｃ，…１７ｉ，のように複数に分割する
ことにより、Si酸化膜１３の厚みの薄い部分に加
わる圧力を減少させることができる。
以上説明したようにこの発明によれば、その表
面に外部接続用の金属細線が結線される金属層と
接するように、その一部あるいは全部が1200Å以
下の厚みを有する絶縁層を設け、上記金属層の下
部にMOS型のコンデンサを形成するようにした
ことにより、従来必要としていたコンデンサを形
成するためのスペースが不必要となり、素子の集
積度を向上させることが可能となりあるいはチツ
プサイズが縮小化でき、もつてコストダウンを計
ることが可能な半導体集積回路装置が提供でき
る。
面に外部接続用の金属細線が結線される金属層と
接するように、その一部あるいは全部が1200Å以
下の厚みを有する絶縁層を設け、上記金属層の下
部にMOS型のコンデンサを形成するようにした
ことにより、従来必要としていたコンデンサを形
成するためのスペースが不必要となり、素子の集
積度を向上させることが可能となりあるいはチツ
プサイズが縮小化でき、もつてコストダウンを計
ることが可能な半導体集積回路装置が提供でき
る。
第１図は従来の半導体集積回路装置の構成を示
す断面図、第２図は上記装置を記号化して示す
図、第３図はこの発明の１実施例の構成を示す断
面図、第４図は上記実施例の装置を記号化して示
す図、第５図および第６図は夫々この発明の他の
実施例を示すもので、第５図は平面図、第６図は
上記平面図におけるＡ―A′線に沿つた断面図で
ある。 １１……Si基板、１２……拡散領域、１３……
Si酸化膜、１４……Al層、１５……ボンデイング
パツド、１６……ボンデイングワイヤ、１７，１
７ａ〜１７ｉ……MOS型コンデンサ。
す断面図、第２図は上記装置を記号化して示す
図、第３図はこの発明の１実施例の構成を示す断
面図、第４図は上記実施例の装置を記号化して示
す図、第５図および第６図は夫々この発明の他の
実施例を示すもので、第５図は平面図、第６図は
上記平面図におけるＡ―A′線に沿つた断面図で
ある。 １１……Si基板、１２……拡散領域、１３……
Si酸化膜、１４……Al層、１５……ボンデイング
パツド、１６……ボンデイングワイヤ、１７，１
７ａ〜１７ｉ……MOS型コンデンサ。
Claims (1)
- １ 半導体基体と、この半導体基体の主面の表面
領域に設けられる１導電型不純物の拡散領域と、
この拡散領域の露出面と接するように設けられそ
の表面に複数の凹凸が形成されることにより厚膜
部と薄膜部とを有する絶縁層と、この絶縁層の露
出表面と接するように設けられその表面に外部接
続用の金属細線が結線されるボンデイングパツド
としての金属層とを具備し、上記拡散領域と上記
金属層との間に並列接続された複数のコンデンサ
を形成し、上記金属細線の結線時に上記金属層に
圧力が印加されることによつて上記絶縁層の薄膜
部へ加わる圧力をこの絶縁層の厚膜部によつて低
減させる如く構成したことを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6953478A JPS54160185A (en) | 1978-06-09 | 1978-06-09 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6953478A JPS54160185A (en) | 1978-06-09 | 1978-06-09 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54160185A JPS54160185A (en) | 1979-12-18 |
| JPS6252465B2 true JPS6252465B2 (ja) | 1987-11-05 |
Family
ID=13405479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6953478A Granted JPS54160185A (en) | 1978-06-09 | 1978-06-09 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54160185A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59228732A (ja) * | 1983-06-10 | 1984-12-22 | Toshiba Corp | マスタスライス型半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911587A (ja) * | 1972-06-01 | 1974-02-01 | ||
| JPS5027904U (ja) * | 1973-07-11 | 1975-03-31 | ||
| JPS5432086A (en) * | 1977-08-16 | 1979-03-09 | Nec Corp | Semiconductor capacity element |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51874U (ja) * | 1974-06-18 | 1976-01-06 |
-
1978
- 1978-06-09 JP JP6953478A patent/JPS54160185A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911587A (ja) * | 1972-06-01 | 1974-02-01 | ||
| JPS5027904U (ja) * | 1973-07-11 | 1975-03-31 | ||
| JPS5432086A (en) * | 1977-08-16 | 1979-03-09 | Nec Corp | Semiconductor capacity element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54160185A (en) | 1979-12-18 |
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