JPS62501997A - 電気的波形発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電気的波形発生装置および方法 技術分野 本発明は電気的波形発生器に係り、特にデジタルで表わされた値の遺りに応じて アナログ波形出力を形成する発生器に関する。

背景技術 デジタル−アナログ変換器の開発以来、一連の振幅値の形でのデジタル情報とし て電気的波形を蓄積し、このデジタル振幅値をデジタル−アナログ変換器に順次 結合して表わされた電気的波形を再生することが可能となった。デジタル−アナ ログ変換器における種々の改良の結果、デジタルで蓄積してアナログ信号として 電気的波形を再生する技術の利用が促進された。この変換方法の最初の応用はま ず波形表示および測定の分野においてであった。しかし、この技術に用いる回路 は開発過程にあったので、二連の振幅値による波形を限定することにより得られ る比較的大きな自由度によって様々な応用を拡張する試みがなされた。出力回路 における種々の改良は例えば米国特許第３，６２１，２２８号、第４，３５５， ３６７号および第４．４３８．５０３号である。これらの特許で示された波形発 生器あるいは合成器はデジタル情報を所望のアナログ波形に変換するように動作 する。これらの特許中の後の２つから明らかなように、この一般的な技術を可聴 およびＶＯＲ波形を発生するために示されたもののような種々の特定な目的に応 用することが拡大しつつある。この技術の能力拡張への関心が、多くの応用に利 用できる柔軟性のある波形発生器を提供するために相変らず持たれている。

波形発生器それ自体は、サイン波、方形波等の限られた数の特定関数を形成する アナログ回路から何らかの可変関数形式のためのデジタル回路の使用へと発展し てきた。

このような進んだ装置は米国特許第３．９２２，５３６号、第３．９６７．１０ ０号および第３．９７８．３２６号を例とする。このような′ＷＡＮは異なる波 形を生じる回路を用いるいくらかの柔軟性が与えられている。しかし、発生波形 を規定する手段としてはなおも不充分であり装置の柔軟性もあまりない。

波形発生技術の分野における開発の傾向としては、種々のレベルの訓練度とか能 力を有する操作者によって容易に理解されかつ応用され得る高度に柔軟で利用し 易い波形発生器あるいは合成器に対する要求が今も存在する。

発明の開示 したがって、合成する必要のある波形を決定する上で大きな柔軟性のある波形発 生器を提供するものである。本発明は、操作者用の簡単なコントロールパネルお よび／または外部コントロール用のデジタルインターフェースを有する簡単な構 成の装置を提供する。本発明は、数学的時間関数としての所望のアナログ電気波 形を特定するデジタル手段と、一連の時点における前記数学的時間関数の振幅値 をデジタル的に計算する手段と、前記振幅値を蓄積する手段と、前記蓄積された 振幅値に応じて電気的波形を出力するデジタル−アナログ変換手段と、所望のア ナログ電気波形を生じるために前記蓄積された振幅値を前記デジタル−アナログ 変操器に順次与える手段とをそなえる。他の展開として特定された数学関数をデ ジタル的に蓄積する手段と、蓄積された数学関数を呼出す手段とをそなえる。゛ 本発明はまた電気的波形を発生する方法も含むものであり、この方法は数学的時 間関数としての所望の電気波形を特定する段階と、一連の時点での前記数学的時 間関数の振幅値を計算する段階と、前記計算された振幅値を蓄積する段階と、前 記蓄積された振幅値をアナログ形に順次変換して所望の電気的波形を生じる段階 とをそなえる。

図面の簡単な説明 本発明は添付図面を用いて図示されかつ説明される。添付図面において、 第１図は本発明の一実施例にしたがって構成された波形発生器の装置ブロック線 図、 第２図は第１図の発生器に用いられるコントロールパネルの前面図、 第３図は第１図の中央処理基板１３のブロック線図、第４図は第１図のメモリコ ントロール基板１４のブロック線図、 第５図は第１図のメモリ基板１５および１６のブロック線図、第６図は第１因の 変換器基板１７のブロック線図、第７図は本発明の実施例により規定されかつ発 生された波形のグラフ表示を示す図、 第１図は波形発生器１０の装置ブロック線図であり、波形発生器１０は複数の印 刷回路カード１２−１７、一対の相互接続バス１８および２０ならびに前および 後のパネル２２および２４をそれぞれ有する。回路板１３−１７は概ね波形発生 器１ｏの主たる回路要素を有する。回路板１３は中央処理装置、プログラマブル リードオンリーメモリー、スタティックランダムアクセスメモリー、汎用バス（ ＧＰＩＢ、　１．Ｅ、Ｅ、Ｅ　４８８）インターフェース、浮動点算術ユニット およびキーボードコントロール回路を有する。詳細には、中央処理装置はモトロ ーラ６８０００のようなマイクロプロセッサの形をとる。プログラマブルリード オンリーメモリーはマイクロプロセッサ用の動作プログラムを有する。スタティ ックランダムアクセスメモリーは発生器１０の動作中数学的に規定される電気的 波形のような情報を蓄積するために用いられる。動作期間と動作期間の間はバッ テリバックアップによって規定された波形を保護する。浮動点ユニットは規定さ れた波形用の振幅値を計算するために用いられ集積回路としであるいはマイクロ プロセッサのソフトウェアとして含まれる。

回路板１４は計算された一連の振幅値の蓄積および記録およびそれらの後での発 生器からの出力を制御するためのメモリーコントローラを有する。必要なコント ローラはカード１６および１７に蓄積されたデータ点の各セットを読出すための プログラムを有するステートマシンと考えられる。この読出しプログラムはデー タ点の各セットに対して異っており、各データ点がメモリー中に読込まれたとき メモリーコントローラに読込まれる。読出しプログラムはＣＰｕにより発生され る。

回路基板１５および１６は読出し時に用いられる計算された振幅値を蓄積するた めのメモリーを有する。回路基板１６は計算された振幅値のメモリー所要口によ って決まる。長い非繰返し波形が要望されるかあるいは高出力周波数が要望され る場合には回路板１６およびそのメモリーが蓄積された振幅値のための付加的な 所要容量を提供するために用いられる。各メモリーカードは２つの１６ビツトメ モリーバスを有しこのバスからのデータ点は出力レートを増すために間挿される 。

回路基板１７は、デジタル−アナログ変換器、フィルタ、アナログノイズ発生器 、増幅器、位相ロックループ回路および他の制御回路を有する。詳細にはデジタ ル−アナログ変換器は蓄積された振幅値をアナログ電圧に順次変換してそれによ って表わされた波形を再構成する。フィルタは変換過程で生じた種々の変化分を 再構成された波から除去する。ノイズ発生器は所望レベルの白色ノイズを生じる ために設けられており、波形発生器に伝送ノイズ中に埋もれた情報信号のリアル タイム状態をシミュレートさせるものである。位相ロックループ回路はアナログ 振幅値の順次発生タイミングを制御するために用いられ波形の全体出力周波数が 発生される。

変換器基板１７は減衰器モジュール１９をさらに示す。減衰器モジュール１９は 回路１０で生じたアナログ信号用の最終出力減衰器を有する。出力信号の不適当 な接続による故障に対処するために容易に交換し得るモジュール形に構成されて いる。

回路基板１２は、中央処理カード１３と、フロント、リア各パネル、カード１３ のスタティックラム用バックアップバッテリ、バッテリ消耗センサ回路および装 置リセット機能つき監視タイマとの間の相互接続を有するコネクタである。

リアパネル２４はコネクタと１組のＧＰＩＢアドレス選択スイッチを有する。こ れらのスイッチは同一のＧＰＩＢに数人が接続されたとき各発生器１０に個別の アドレスを与えるために用いられる。

上述のように、回路板１２−１７は一対のバス１８および２０によって相互接続 されている。一般に、バス１８および２０はカード１３用に選択されたマイク０ プロセツサによって最良の選択がなされる。モトローラ６８０００マイクロプロ セツサの場合、バス１８および２０はデジタル・デザイン・インコーホレーテッ ド社により開発されたＶＨＥバスと称するバックブレーン中に含まれる。ＣＰＵ バス１８は回路基板１３−１７の各々に結合され、種々の目的に向けられた信号 ラインまたは信号群の多重性を有する。特に１４本の線を有する信号群３０は回 路基板１３−１７の各々に電力を分配するために用いられ、この理由で前記基板 の各々に接続されている。群３０は各相互接続点で同定される。もう１つの群３ ２は２３本の線を有しアドレス通信に用いられる。群３２は同様に回路基板１３ ．１４６よび１７に相互接続される。信号群３４は１６本の線を有し回路基板１ ３−１７全ての間のデータ通信に用いられる。４１本の線を有する信号群３６は コントロール信号用にバス１８内で用いられる。信号群３６は回路基板１３．１ ４および１γに接続される。

補助バス２０が回路基板１２−１７に相互接続されており発生器１０の動作のた めに必要な種々の他の信号を取扱う。このバス２０は使用者の要求により信号線 の群に分割される。本願において、１つのそのような群ｉ、ｔｓ本の線からなる レジスタ選択群３８である。この群３８は必要に応じて相互接続されコンピュー タアーキテクチュアの中である復号されたアドレスを固定するために用いられる 。復号回路は中央処理基板１３上にあるからレジスタ選択は得られ、したがって 他の基板上では複製が回避される。単一の信号ライン４０はコネクタカード１２ 上のバッテリ消耗感知回路からのバッテリ消耗信号である。次の信号群４２はＧ ＰＩＢ用の１７本の線を有する。８木のルリ御線のもう１つの信号群４４は発生 器１０用の選択されたＧＰＩＢアドレスをｃｐｕ　Ｗ板１３に入力するために用 いられる。次の信号群４６はフロントパネル２２とインターフェースするために 用いられる３本の線を有する。一般に何らかのインターフェース手法が用いられ る。例えば本願で用いているＩＢＮ　ＰＣキーボードに用いられるものである。

信号線４８および４９°はトリガ信号およびラン信号として用いられ、これらは 後述する。

メモリーコントローラカード１４は補助バス２０に接続された５つの信号群５２ −５６を有する。これらの群は、メモリーコントローラカード１４に与えられる ４本の線のメモリクロツタ信号５２、単一線の実行信号５５およびラン信号４９ と、カード１４から補助バス２０に結合される１９本の線のメモリーアドレスバ ス５３、および２５本の線のメモリーコントロールバス５４を有する。

メモリーカード１５および１６は補助バス２０からのメモリアドレスバス信号５ ３、メモリーコントロールバス信号５４およびラン信号４９をそれぞれ受取る。

変換器カード１７はレジスタ選択信号群３８およびトリガ信号４８を受ける補助 バス２０に結合されている。変換器カード１７はまた補助バス２０にメモリーク ロック信号５２および実行信号５５を結合する。

最後に補助バス２０はバッテリ消耗信号４０、ＧＢＩＢ４２、ＧＰＩＢアドレス バス４４およびフロントパネルバス４６をコネクタカード１２に接ｆａする。コ ネクタカードはフロントパネル２２に接続された５本線を含む信号群５０と結合 する。これは符号４６が付された中央処理カード１３用の３本の線ならびに電力 線および接地線を加えたものを有する。ＧＰＩＢバス４２およびＧＰＩＢアドレ スバス４４もコネクタカード１２およびリアパネル２４間に結合されている。

第１図における他の接続は変換器カード１７とリアパネル２４との間の種々の接 続を有する。これらの接続はマーカ信号５６、同期信号６２、基準りＯツク人力 ６４および出力６５信号およびゲートイン６６、ゲートアウト６７の各信号を有 する。

これらの信号はリアパネル２４上のＢＮＣコネクタにそれぞれ接続される。他の 接続はメモリーカード１５および１６と変換器カード１７との間に位置するデー タ信号群６８−７１を有する。

各データ線群６８−７１は各メモリーカードの独立した１６ビツトメモリーセク シヨンから来る。

最後に第１図は減衰器モジュール１９とフロントパネル２２との間の接続７２お よび７４を示す。両接続７２および７４はフロントパネル２２上の独立したＢＮ Ｃコネクタになされる。接続１２は装置からの出力信号の外部トリガを行わせる ためのトリガ線を有する。信号線７４はアナログ波形発生器１ｏの出力減衰器を 装置１０からの出力用コネクタに結合する。

第２図はディスプレイ８０および多数のコントロールキーを有する第１図のフロ ントパネルを示す。装置１０用に何らかの適当なディスプレイが用いられる。こ の実施例のための好適なディスプレイは２列の４０文字およびコントロールキー で指示された文字を示す各文字の下に現れるカーソルを形成するものを有する。

キーボード２２は別個のマイクロプロセッサにより制御され装置の残りと通信す るためのＩＢＮ　ＰＣキーボードを用いる。

キーボード２２は４モードの１つにおいて合成器１０を制御するために用いられ る。第１のモードはキー８１−８４を用いるもので直列関数出力モードである。

キー８１−８４は排他的であり、それらの１つを押すことにより対応する波形を 生じる。キー８１は方形波に対応しキー８２はサイン波、そしてキー８３は３角 波または鋸歯状波に対応する。キー８４は白色ノイズを生じさせる。これらの関 数のいずれかを選択したことはキー８１−８４の直ぐ左にある表示灯８７−９０ により表示される。これらの関数が用いられている間、その振幅、オフセットお よび信号対ノイズ比はセレクタキー９２、上下方向キー９３および９４ならびに ファストキー９５の使用によって変化する。振幅、オフセットまたは信号対ノイ ズ比を変えるには、対応する表示灯１００−１０２が所望の状態に対して消され るまでキー９２を順次押す。次いで上下方向キー９３゜９４の何れかと７７スト キー９５とがディスプレイ８０に現れた変数を変えるために押される。表示灯１ ０２で示される信号対ノイズを選ぶと前もって選ばれた信号にノイズが挿入され る。

同様に、周波数変化、ろ波および独立したマーカはセレクタキー９８の使用なら びに左、右およびファストキー９６゜９７．９５によって変えられることにより 選択されて出力を生じる。セレクタキー９８は所望の表示灯９９．１０３および １０５が点灯するまで押され対応する関数は次いでキー９５−９７の使用によっ て調整される。この構成は方形波および３角波のための対称調整を行うためにも 用いられる。

合成器１０の第２の動作モードは、関数の規定のための標準的な数学的表記、こ の関数にしたがった計算点の使用およびアナログ形式での計算点の出力を含む関 数を提供する。関数モードはキーの２つのマトリクス１０４および１０６によっ て１ｌＪｔｉｌｌされる。マトリクス１０４は２０キーを有しそのうち１２は２ 重様能である。マトリクス１０４における各キーの第１のまたは単一の機能はキ ーの輪郭内に表示されている。マトリクスの左手上部の１２キーの第２の機能は キーの上部に表示されている。第２の機能は単一機能キー１０８を押しかつ対応 する２重機能キーを押すことにより選択される。左から右および上から下に第１ すなわち単−機能は、１．２．３、割算、４．５．６、掛算、７．８．９、減算 、点、Ｏ，ＥＥ、加算、第２機能選択、命名された機能の選択、クリアおよびス ペースとキーが並ぶ。１２０２重機能主機能第２ｔ！！能は再び左から右および 上から下ヘナノ、マイクロ、ミリ、キロ、メガ、イコール、演算、コロン、無限 大、トリガ、および定数πとｅである。

マトリクス１０６は６行４列のマトリクスで直接制御機能のための少し離れて排 他的に用いられる第１すなわ、ち左手列を有し、マトリクス１０６の残りのキー は機能規定のために用いられる。左手列の直接制御機能は指示、蓄積、呼出しお よび消去である。マトリクス１０６の残りによる機能は左から右、上から下に、 サイン、から、へ、左カッコ、右カッコ、コサイン、繰返し、２乗根、自然対数 、小文字ｔすなわち局部的タイムベース、タンジェント、指数、積分、対数、■ すなわちマスタタイムベース、Ｓ／Ｎ比、オフセット、マーカ、クロックおよび フィルタである。

マトリクス１０４または１０６における何れかのキーを押すと合成器は関数特定 モードで動作する。これらのマトリクスのキーを押すとそれらの関数がディスプ レイ８０上に現れ、所望の関数が数学的に表記されて中央処理カード１３による 関数の値の計算に用いられる。

少くともフロントパネル２２用の動作のもう１つのモードは引出しくｄｒａｗ） モードと呼ばれる。このモードはキー１０８を押すことにより第２機能およびキ 一番号７を選択して引出しモードを同定するもう１つのキーと共に動作モードを 選択する。このモードにおいて、コネクタ８６からの出力波形はオッシロスコー プ（図示せず）のようなディスプレイ手段に結合され、変換器カード１１で生じ 線５６によってリアパネル２４を介して出力されたマーカ信号がスコープ上の第 ２トレースに結合される。マーカは波形と共に移動し指示点の振幅はキー９３− ９５を用いて変化される。このような動作は通常に規定された関数の中央部にグ リッチ（ｇｌｉｔｃｈ）もしくは同様の信号を容易に挿入することを可能とする 。この動作の使用は波形の数学的規定には蓄積されないが振幅データ克に蓄積さ れる。

動作の最終モードはＧＰＩＢによる合成器１０の制御である。

通常信号は伝送されるデータブロックのサイズ、波形の発生時に繰返される回数 およびデータを簡単に参照するための名称を示すヘッダを持ったＧＰＩＢ上を合 成器に伝送される。

ヘッダはデータブロックを後に伴う。データブロックの命名は、異なるデータブ ロックが最初にロードされ次いでテスト手順中に要望により便宜的に出力される 場合に自動テスト装置を利用する上で特に有用である。

フロントパネル２２は合成器１０の動作を行わせるために他のキーを有する。ヘ ルプキー１０８は操作者を助けるためにディスプレイ８０に現れるインストラク ションを生じさせる。

ローカル／リモートロセレクタキ−１１０はＧＰＩＢまたはＧＰＩＢ信号の受信 後にローカルコントロールに戻るために操作者がキーボードをロックアウトする ことを行わせる。表示灯１１１および１１２はこのセレクタの状態を示す。この セレクタはＴＥＥＥ　４８８０ＰＩＢの要求によるものである。キー１１４は角 度またはラジアンの角度表示の単位の選択を行うもので、その状態はランプ１１ ５および１１６によって表示される。関数がメモリーから呼出されて後の修正を 伴ってディスプレイ８０上に表示されたとき修正表示灯１１９と共に再蓄積キー １１８が用いられる。修正が行われると修正灯１１９が点灯される。次いで修正 関数が独立して蓄積され、元の関数は再蓄積キー１１８を押すことにより呼出さ れる。

手動トリガーキー１２２は動作の編集モード中に手動でトリガを挿入するために 設けられている。第１図の線７２による外部トリガ信号を受けるためにＢＮＣコ ネクタ１２４も設けられている。電源スィッチ１２６は、バッテリーで保護され ている基板１３上のスタティックＲＡＭを除き、合成器１０を付勢したり消勢し たりする。Ｒ／Ｓキー１２８はランとかストップ状態の間隔における関数出力を 制御するもので、表示灯１３０によって表示される。ＹｅｓおよびＮＯキー１３ ２６よび１３３は、動作の関数特定モードまたはヘルプモードの間に質問が回答 されるようにする。エンターキー１３４は関数モードにおいて数学的に規定され た関数が入力された後にこの関数を受入れるのに用いられる。

上述のように、合成器１０は４つの機能モードの何れかにおいて簡単に操作され る。単純な方形、サインまたは３角波がキー８１−８４の１つを単に押すことに よりノイズを伴ってまたは伴わずに簡単に発生する。振幅、オフセット、Ｓ／Ｎ 比、フィルタ、これら信号のいくつかまたは全てのマーカおよび対称性がキー９ ２．９８により制御されるパラメータを選ぶこと、およびキー９３−９７を用い ることによるパラメータの値の上げ下げによって簡単に制御される。

動作の関数特定モードはマトリクス１０４および１０６を用いることにより容易 に選べる。関数は最初キーに示された標準的な数学表記を用いて規定される。一 旦規定されると、その関数はエンターキー１３４を押すことにより出力されるデ ータ点を計算するためにエンターされる。この関数もマトリクス１０６における 蓄積キーを用いることにより数学的に表記された形で蓄積される。数学関数を蓄 積するために、名称または関数番号がその関数に与えられ、マトリクス１０６の 呼出しキーならびにマトリクス１０４のＦキーおよび適当な数字キーを押すだけ で簡単に呼出される。予め蓄積された信号はディレクトリキーＤＩＲを押すこと によりディスプレイ８０上に同定される。−９式がエンターされるとその点が計 算され、出力機能がＲ／Ｓキー１２８を押すことにとより働ぎラン表示灯１３０ が点灯する。これは関数出力コネクタ８６を介して計算された点がアナログ形式 で出力されることをもたらす。仮にこのように発生した関数が満足できるもので ないと変更は数学的規定によってなされ変更された関数が計算および出力のため にエンターされるか、形成された波形が表示され引出しモードを用いて変更され る。仮に何らかの変更がなされると修正灯１１９が点灯する。

この後その関数はその数学的規定の形でメモリー中に蓄積される。また仮に変更 が不満足なものであり、元の関数が望まれるときは再蓄積キー１１８が押されて それらの変更が消去され、元の関数が再びディスプレイ８０上に表示されるよう になる。

キーボードから特別な関数が数学的に規定された波形の形で得られる。１つより 多い数学的関数が用いられ、これらの関数は共に連結されるか一連の時間的区分 として連結される。換言すれば、所望の波形は時間の区間に分割されて異なる数 学的関数が各区間を規定するために用いられる。

れたテスト手順における発生器１０の使用を明確に促進する。

第３図は第１図の中央処理カード１２のブロック線図である。一般的に中央処理 ユニット１４０、プログラマブルリードオンリーメモリー１４２、スタティック ランダムアクセスメモリ１４４　、ＧＰＩＢインターフェース１４６、浮動点算 術ユニット１４８、キーボードインターフェース１５０、アドレスデコーダ１５ ２、ダイレクトメモリーアクセスコント０−ラ１５４、ならびにパラレルインタ ーフェースおよびタイマ回・　路１５６を有する。これらの回路は全てＣＰｕバ ス１８からの３群の信号線すなわちアドレス３２、データ３４およびコントロー ル３６により相互接続されている。アドレスデコーダ１５２だけがアドレス３２ およびコントロール３６の群を受け、キーボードインターフェース１５０だけが データ３４およびコントロール３６の群を受ける。バスインターフェース１５８ も図示されている。

付加的な線が図示回路に結合されている。これらの付加的な線はバスインターフ ェース１５８を介して補助バス２０に結合されている。アドレスデコーダ１５２ はレジスタ選択信号群３８に結合されていて複数の線（図示せず）を介して復号 されたアドレスに応じてこれらの集積回路を作動させる。

レジスタ選択信号群３８は変換器基板１７上の回路をアドレスするために用いら れる。キーボードインターフェース１５０は３線信号群４６に結合されている。

ＧＰＩＢ回路は１７線ＧＰＩＢ信号群またはバス４２およびトリガ線４８に結合 される。平行インターフェースおよびタイマ回路１５６はバッテリー消耗線４０ 、ラン１ｉ１４９および゛ＧＰＩＢアドレス選択のための８線信号群４４に接続 する。

一般的に、ＣＰｔ１１４０はアドレス３２、データ３４およびコントロール３６ バスを介してＣＰｕ上の他の回路および基板１４−１７の残りを有するインター フェースの動作を制御する。

ＣＰＵ　１４０はＰＲＯＨ１４２内に蓄積されたプログラムおよびキーボードイ ンターフェース１５０からの信号により動作する。

この明１８書で記載された合成器１０の機能的および物理的説明を行うが、マイ ク０プロセツサプログラミングの分野における当業者であれば、本発明の合成器 １０を作動させるために適当なＰＲＯＨ用のプログラムを作成することは容易で ある。キーボード１５０を介して規定される電気的機能はコネクタ基板１２上の 蓄積維持するためのバッテリーバックアップを有するスタティックＲＡＭ　１４ ４内に蓄積され、このとき発生器１２は切離されるか単に停止される。

ＣＰＵ　１４０はさらに数学的に規定された電気的関数の振幅値を計算するため の浮動点算術ユニット１４８を制御する。

他の実施例として浮動点ユニット１４８はＰＲＯＨ１４２内のソフトウェアの一 部として設けられてもよい。

計算の後、振幅値はデータバス３４を介してメモリーカード１５および１６に蓄 積のために伝送される。データ点はＧＰＩＢを介して直接入力され、その場合ダ イレクトメモリーアクセスチップ１５４はＧＰＩＢをデータバス３４を介してメ モリーカード１５および１６に直接結合しそれらデータ点を直接転送する。ダイ レクトメモリアクセス回路１５４は設けても設けなくてもよい。パラレルインタ ーフェースおよびタイマ回路１５６はＣＰＵカード１２とカード１４−１７の残 りの間に他のインターフェースを形成する。ラン信号４９は、メモリコントロー ラカード１４をメモリカード１５および１６から変換器カード１７への蓄積デー タ点の引渡しを行わせる回路１５４内で生じる。ＧＰＩＢ用のアドレススイッチ はアドレススイッチバス４４からアラートＣＰＵ　ｋ：ＧＰＩＢ信号として用い られる。

第４図は第１図のメモリーコントローラカード１４のブロック線図を示す。ここ には、動作データを蓄積するためのオペランドメモリー、動作インストラクショ ンを蓄積するための動作コードメモリー１７２、プログラムカウンタ１７４、ル ープカウンタ１７６、メモリーアドレスカウンタ１７８、ボードチップセレクト 発生器１８８、オンボードチップセレクト発生器１９０、インストラクションデ コーダ１９２およびメモリ動作発生器１９４がそなえられている。ＣＰｕデータ バッファはその入力としてデータバスおよびその出力のための独立データバス１ ９６を有する。データバス１９６はまたメモリーアドレスカウンタ１７８、ルー プカウンタ１７６、プログラムカウンタ１７４、オペランドメモリ−１７０１動 作コードメモリー１７２およびインストラクションデコーダ１９２に接続されて いる。メモリーコントローラカードへのもう１つの入力はアドレスバス３２であ る。このバスはＣＰｔ１アドレスセレクタ１８４　、ＣＰＩＩアドレスバッファ １８２およびアドレスデコーダ１８６に結合されている。メモリーアドレスカウ ンタ１７８およびＣＰＵアドレスセレクタ１８４はその出力としてメモリーアド レスバスすなわち信号群５３を有する。ＣＰｕアドレスバッフ７１８２はその出 力としてアドレスバス１９８を有し、このアドレスバス１９８はオペランドメモ リー１７０、動作コードメモリー１１２およびプログラムカウンタ１１４にも接 続されている。信号群２００はループカウンタ１７６の出力からインストラクシ ョンデコーダ１９２に結合されカウンタ１１６に対しＯカウントを示す。アドレ スデコーダ１８６は、オフボードチップセレクト発生器１８８、オフボードチッ プセレクト発生器１９０およびインストラクションデコーダ１９２に結合された ３線出力２０２を有する。実行信号ライン５５もインストラクションデコーダ１ ９２に結合される。

第４図に示す種々のチップおよび回路の機能は次の通りである。オペランドメモ リ１７０および動作コードメモリー１７２はメモリーカード１５および１６上に 蓄積されたデータ点の出力に用いられるインストラクションを蓄積する。メモリ ー１７０および１７２は動作データおよび動作コードを並列に取扱うのに充分な 幅を有する単一のメモリーによって構成される。プログラムカウンタ１７４は一 連の段階を介してメモリー１７０および１７２をりＯツク動作させてその出力を 行うために用いられる。ループカウンタ１７６はデータ点の組のループを計数す るのに用いられ繰返されるべき組を取出して大きな組を構成する。第４図はＲ１ つのループカウンタのみが示されているが、それはデータ点のループを出力する ために同時に用いられる２つまたはそれより多い同じカウンタを表わしている。

各カウンタは同一で同一の相互接続を有する。同時使用することにより出力デー タ点の組合わされたループ形成ができる。この方法でループする能力はデータ点 メモリ１５ＬＩ５よび１６のサイズを必要とするデータ点の数に比べ実質的に減 少させる。メモリーアドレスカウンタ１７８はカード１５および１６から実際に データ点を読出すのに用いられたメモリアドレスを提供する。ＣＰＵアドレスセ レクタ１８４は読出しおよび書込み動作中カード１５および１６のメモリ点を直 接アドレスするためにアドレスバス３２を動作させる。ｃｐｕデータバッファ１ ８０およびＣＰｕアドレスバッファ１８２はバス３４および３２からのデータお よびアドレスの入力を行わせる。インストラクションデコーダ１９２は動作コー ドメモリ１７２から入力を得て複数の制御信号を発生する。これらの制御信号は プログラムカウンタ１７４に結合された＠　２０４上のジャンプ信号、ループカ ウンタ１１６に結合された線２０６上のＯ−ドループカウンタ信号、メモリアド レスカウンタ１７８に結合された９２０Ｂ上のロードメモリカウンタ信号、ルー プカウンタ１７６にも結合された線２１０上のループカウント信号、プログラム カウンタ１１４にも結合された線２１２上のプログラムカウンタクロック信号お よびメモリアドレスカウンタ１７８にも結合された線２１４上のメモリアドレス クロック信号そして線２１５上の停止信号である。

ＢＯＡＲＤ　Ｂ　（８号１ｉ２１６　ＲＪ：ヒ８Ｋ　ＲＡＨ信号１ｉ！１２１７ 　Ｌｔ７　ｔ’　Ｌ／スデコーダ１８６に結合されてメモリー基板１６の存在な らびに基板１５および１６上のメモリーチップのサイズを信号化する。

オンボードチップセレクト発生器１９０は図示しない線によってオペランドメモ リー１７０、動作コードメモリー１７２、バッファ１８０および１８２、メモリ アドレスカウンタ１７８オよびプログラムカウンタ１７４に結合されていてＣＰ Ｕ　１４０とメモリー１１０および１１２の間のデータ転送中にそれらの動作を ＄制御する。オフボードチップセレクト発生器１８８は読出しおよび書込みの両 動作中にバス２１８を介してボード１５および１６上のメモリーチップのアドレ ス決めに用いられる。

メモリ動作発生器は変換器ボード１７上で発生した４相メモリ一クＯツク信号５ ２を用いてメモリーカード１！Ｍ５よび１６上のメモリー回路を順次動作させる １６個の個別信号を形成する。このメモリ動作発生器１９４は線１８９上のブロ ックスタート信号によってリセットされラン信号４９によって動作する。メモリ ークロック信＠５２の２本の線１８７およびメモリー動作発生器１９４の出力は インストラクションデコーダ１９２に接続される。

第４図のメモリーコントローラには３つの主なモードがある。第１のモードはデ ータ点をカード１５および１６のメモリーに書込むことである。第２のモードは オペランドメモリー１７０および動作コードメモリー１７２へのデータの書込み である。第３のモードはメモリー１７０および１７２に蓄積されたデータを用い てカード１５および１６に蓄積されたデータ点を出力することである。

メモリー基板１５お′よび１６への書込み動作中、第４図のメモリーコントロー ラはカード１５および１６のメモリーをバス５３および５４を介してアドレスす るのに使われるようにアドレスバス３２をさせる。これを達成するため、オンボ ードチップセレクト発生器１９０はバッファ１８２を不動作としＣＰｕアドレス セレクタ１８４、アドレスデコーダ１８６およびオフボードチップセレクタ発生 器１８８を動作させる。

第２モードの動作中、データはメモリー１７０および１７２に与えられる。これ を達成するためチップセレクト発生器１９０がバッファ１８０および１８２を動 作させてアドレスバッファ１８２にメモリー１７０および１７２のメモリー位置 をアドレスさせ、このときデータバッフ？１８０はバス１９６を介してメモリー １７０および１７２のデータ入力にデータ点を与える。またプログラムカウンタ １７４およびメモリーアドレスカウンタ１７８はバス１９６および３４を介して ＣＰＵ　１４０により直接プリセットされる。メモリー１７０６よび１７２に読 込まれたデータはカード１５および１６からのデータ点の出力を制御する。この データはＣＰｕカード１３上に規定された各数学関数用およびＧＰＩＢバス４２ を介して読込まれたデータの各ブロック用に形成されたものである。このデータ はＰＲＯＨ１４２内のプログラムの制御によりＣＰｏ　１４０によって形成され る。

第３モードの動作中、プログラムカウンタ１７４はオペランドメモリー１７０お よび動作コードメモリー１７２のアドレス入力にクロックを与えそこに蓄積され たデータをデータバス１９６の線に現れさせる。動作コードメモリー１７２から のデータはインストラクションデコーダ１９２に与えられてコントローラ１４の 各種回路用に適当な制御信号を作成するのに用いられる。

動作インストラクションはインストラクションデコーダ１９２によって形成され る。そして対応する動作データはオペランドメモリー１７０からデータバス１９ ６に同時にクロックに応じて送り出される。インストラクションデコーダ１９２ がジャンプ信号線を動作させるときバス１９６上のデータはプログラムカウンタ １１４に読込まれる。ｌ；１１２２上の次のプログラムカウンタクロック信号に よりプログラムカウンタ１７４の出力は前に入力されたデータの値にラッチされ る。後続のプログラムカウンタクロック信号はこのロードされた数から計数を始 めさせる。同様にループカウンタ１７６はロードループカウンタを介してロード されかつカウントダウンされ線２０６および２１０上にはそれぞれループ信号が 存在する。メモリーアドレスカウンタ１７８は同様に駆動される。

メモリーコントローラ１４用に説明された構成により、インストラクションはオ ペランドメモリー１７０および動作コードメモリー１７２に蓄積されてメモリー カード１５および１６に蓄積されたデータを種々のパターンで繰返し読出すよう にする。これはメモリー１７０６よび１７２における有限量のデータおよびカー ド１５および１６における有限量の振幅データ点で極めて多種の波形を形成でき ることを意味する。

異ったテスト手順のための波形を蓄積するとか所望の単一波形を取出すように発 生器をプログラムすることもできる。これは動作コードメモリー１７２内の線２ １５用のストップコード信号を住じることによって行われる。そして複雑で変化 の多いテスト手順全体が発生器に一旦ロードすることによって行われ、次いで異 った所望の波形が要求されるときにのみそれを始める。

読出されたデータのループはコントローラ１４によって次のように制御される。

波形ループの始めにおけるメモリー１７０６よび１７２中のデータはまずプログ ラムカウンタ１７４にロードされてメモリー１７０および１７２がロードされた 位置をアドレスされるようにする。次に、ループカウンタ１１６はメモリーカー ド１５および１６上の与えられたデータの組から生じることが望まれるループの 数がロードされる。

その次にメモリーアドレスカウンタ１７８はデータの始点アドレスがロードされ る。これはメモリーカード１５および１６からデータ点が読出されるようにする 。動作コードメモリー１７２への次のインストラクションはループインストラク ションである。このインストラクションが与えられるとプログラムデコーダ１９ ２がバス２００の適当な線をチェックして各ループカウンタ１７Ｇがゼロかどう かを見る。ゼロでないとデコーダ１９２はカウンタ１７６を減計数させてメモリ ー１７２を前のロードアドレスカウンタインストラクションに戻させる。このイ ンストラクションは行われるべき実行信号５５を要求する。この実行信号は行わ れるべきループにおける失われたデータ点の１６番目のバイトにより生じる。

このバイトが検知され且つ実行信号が生じたとき、ロードアドレスカウンタイン ストラクションが実行されループが繰返される。ループカウンタがゼロであると デコーダ１９２はプログラムに次のインストラクションを実行させる。このイン ストラクションは実行信号５５を必要とし、したがってループの終りになったと きに与えられる。この方法によりいくつかの異なるループがメモリー１７０６よ び１１２のサイズによってのみ制限される形で行われる。

第５図は同一構造のカード１５および１６のブロック線図である。メモリー回路 ２２０はそれぞれが１６ピツト幅で２Ｋまたは８にの深さの８個のＲＡＭ２２１ −２２８を有する。実際上各メモリー２２１−２２８は各々８ビット幅の一対の メモリーによって構成される。ＲＡＭ２２１−２２８の各々はデータ人力／出力 線を介して各ＣＰＵデータバッファ２３１−２３８によってデータが与えられる 。各々１６ビツト幅の各データラッチ２４１−２４８は出力データを受け取るた めにさらに同一データ線に結合されている。メモリー回路２２０は第４図のデー タバス３４およびメモリーアドレスバス５３からデータアドレスが与えられる。

データバッファ２５０はデータバッファ２３１−２３８を有するバス３４とイン ターフェースする。メモリーデコーダ２５２はメモリーアドレスバス５３からの 入力、ラン信号４９およびバス５４からのコンピュータ動作信号を受け取り、Ｒ ＡＭ２２１−２２８用にＩＩ　２５４上にｃｐｕ　ａ作信号をまたデータバッフ ァ　２３１−２３８用に線２５６上にメモリーチップセレクト信号を生じる。メ モリー回路２２０の残りの制御は、ラッチ２４１−２４８の何れか１つを動作さ せるための４本の独立した線を各々が有するシーケンス線２５８および２６０に よって達成される。ラッチ２４１−２４８からのデータ出力はデータバス２６２ および２６４によって与えられる。メモリー回路２２０がメモリーカード１５に なるかメモリーカード１６になるかによってバス２６４および２６６は第１図の バス６８およｄ６９・　または７０および７１に結合される。

メモリー回路２２０用の構成はランチ２４１−２４８からのデータ点の挿入を可 能とし出力レートは単一のＲＡＭ２２１−２２８の何れかをアクセスするよりも 速い。例えばＲＡＭ２２１−２２８は１２０ナノ秒のアクセス時間を有する。こ れに対し新規なアドレスはアドレスバス５３からＲＡＭ２２１−２２８の各々に １６０ナノ秒で結合される。ＣＰｕ動作線２５４上の信号はこれらの位置におけ るデータをデータラッチ２４１−２４８に結合させる。これらのラッチ２４１− ２４８は次いでデータバス２６４　（１５よび２６２に２０ナノ秒毎に交番的に 結合され１６０ナノ秒のメモリーアクセス時間の間隔を埋める。メモリーカード １５および１６の両者が存在する場合１０ナノ秒毎に変換器カード１１にデータ 点を出力して１００［）１）１２］の出力サンプルレートを得ることができる。

もちろん実際にＲＡＭ２２１−２２８に用いられるアクセス時間はアナログ信号 用の出力サンプリングレートによって決まる。出力点が少ければＲＡＭ２２１− ２２８はよりゆっくりとアクセスされラッチ２４１−２４８も出力バス２６２゜ ２６４に上記最大出力レートよりもゆっくりと結合される。

最後にメモリからデータ点を読出すためにまずデータ点がメモリに書込まれなけ ればならない。これはバッファ２３１−２３８の各々の入力にデータを与えメモ リーチップセレクトライン２５６を介して適当なバッファをクロック動作させる ことにより達成される。

第６図は変換器カード１７のブロック線図を示す。マルチプレクサ２７０が設け られこれはその入力にデータバス６８−７１を受け、出力なり／Ａ変換器２７に 与える。変換器２７１はフィルタ回路２７２に出力され、さらにバッファ２１３ に出力される。バッファ２７３はその出力を減衰器モジュール１９に与える。減 衰器モジュール１９の出力は第１図の出力線７４である。またタイムベース発生 器２７５が設けられ、これはマルチプレクサ２７０および変換器２７１をクロッ ク動作させる。

タイムベース２７５はバス５２用の位相ロツクルニブ信号およびリアパネル２４ を介して結合するための信号５６．６２および６４−６７を生じる。データバッ ファ２７６はマルチプレクサ２７０からのデータ、および変換器２７１との間の データを読むことができる。ノイズ発生器はバッファ２７３に結合されフィルタ 回路２７？の入力に結合されてもよい。オフセット電流源２７８は減衰器２７４ およびバスインターフェースに結合されアドレスデコーダ２８０はタイムベース 発生器２７５、データバッファ２７６、フィルタ２７２、ノイズ発生器２７１、 オフセット電流ｉｆ！２７８および減衰器１９に結合されている。

マルチプレクサ２１０はデータ線６８−７１から挿入のため異なる時間間隔でデ ータを受け取る。この多重化過程が２枚のメモリーカードでＩＧＯ［Ｈ４１ｚｌ の総出力サンプリングレートを可能にする挿入を完成する。マルチプレクサ２７ ０の出力はＤ／Ａ変換器２７１の入力を与える１２ビツトデータバスである。

変換器２７１の出力はフィルタ回路２７２の入力に結合されておりスイッチング ノイズを除去する。フィルタ２７２も形成された波形に対して所望の周波数除去 特性を与える。これは回路２７２における１０個の選択可能なフィルタ段階で行 われインターフェース２８０を介して受取ったＣＰｔ１１４０からのインストラ クションによって制御される。バッファ２１３は合成された信号およびノイズ発 生器信号２７７に対して増幅器およびミキサとして働く。この手段により選択可 能なＳ／Ｎ比が出力信号につき得られる。

上記のように、ノイズ発生器２７７はフィルタ回路２７２の入力に接続されても よい。この構成はノイズ信号に合成波形と同一の周波数除去特性を持たせること ができる。この状態でもバッファ２１３は増幅器として働く。

減衰器１９はさらに出力信号の制御を可能にし、さらにオフセット電流源２１８ と混合して信号ライン２１４に適当な出力インピーダンスを与える。減衰器２７ ４までオフセットを抑えることによりバッファ増幅器２７３における自由度を大 幅に改善する。

バスインターフェースおよびアドレス駆動デコーダ２８０は第６図に示す回路要 素の各々に制御信号を与えるために用いられ、各要素をＣＰＩＩ　１４０から制 御できかつテストできるようにする。

第７図は発生器または合成器１０で規定される種々の関数およびその数学表記に よる対応する式を示したものである。

第７図の左手行は発生された関数を表し右手列は数式を示す。第７０に示された 種々の波形３００−３’ＩＯは本発明の多才性を示す。しかし、最も重要な点は 同一関数を発生するのに用いられるであろう配線された回路の大きさによって評 価される。関数３００は通常２つの位相ロックサイン波発生器、４象限増幅器お よびバッファを必要とする。波形３０１は通常サイン波発生器、位相ロックゲー トおよびキャリアスイッチ、包絡線関数発生器ならびに増幅器およびバッファを 必要とする。

波形３０２は両側がベース線関数の単一サイン波であって、互いに独立した時間 的に個別の部分を有する関数を合成する発生器１０の能力を示したものである。

より詳細には第１の時間は時間Ｏから時間ａまでのゼロベース線を、第２の時間 は時間ａから角度関数２πまではサイン波関数を、第３の時間は角度位置２πか ら時間すまでのゼロベース線を規定する。このように波形は一連の時間間隔とし て結び付けられた異なる数学関数として特定される。

波形３０２を発生するのに必要な個別回路は、サイン波発生器、振幅１ｔ／Ｉ限 器、デジタル分割器、分割器制御回路、分割器デコーダ、ゲートおよびバッファ を有する。波形３０３はその発生のためにランプ発生器、微分およびクランプ回 路、２つの回路による分割、積分スイッチおよび駆動回路を必要とする。波形３ ０４は通常外部フィルタをそなえた方形波発生器を必要とする。波形３０５は発 生波形の異なる時間部分を受持つプラスおよびマイナスの異なるオフセット値を 用いる能力を示す。この関数に必要な通常の回路は方形波発生器および減衰性外 部フィルタを必要とする。波形３０６を発生するのに通常必要とされる回路はパ ルス源および減衰性同調回路である。波形３０７を発生するのに通常必要とする 回路はパルス源および強く減衰性を与えられたドライバ付きの同調回路である。

波形３０８を形成するのに必要とされる回路は減衰性同調回路およびドライバを 有するパルス源である。波形３０９を発生するのに通常必要とされる回路は多数 タップを有する分圧器、多数点切換スイッチ、スイッチロジック、スイッチドラ イバおよびバッファである。波形３１０の関数は１つの式内の込み入った計算を 行う能力を表している。配線された回路としてはパルス発生器および方形対称帯 域フィルタならびにドライバである。

産業上の利用可能性 本発明の単一合成器は多数の配線回路に置き換えられるもので、この置き換えは ＩＥＥＥ　４８８　ＧＰＩＢとしての多才で広く知られた手段により簡単に制御 することができる。本発明は以前必要とされた煩雑な波形発生装置の応用と共に 従来用いられた汎用波形器の取付けと同様に用い得る。しかも本発明の波形発生 器は修正もしくは何らかのプログラミング拡張を要さずに種々の応用の全てに利 用し得る柔軟性を持っている。したがって本発明の波形発生器は高度に多才であ る。本発明は形成される波形を決定するのに完全な柔軟性を与えるＤ／Ａ変換を 行うものであり、一方規定および将来の使用のための蓄積のために標準的な数学 表記の使用を可能にしたものである。このような槻定法は多種の電気的関数のた めに最小の蓄積容岳で足りるようにできる。

しかも連結機能が蓄積能率を損うことなく関数規定の柔軟性を増す。ＧＰＩＢを 介しての外部制御と結び付いた本発明の単一発生器は多数のテスト信号源である 自動テスト装置を使用可能にし、テスト装置および手順を大幅に簡単化する。

もちろん、上述の本発明の実施例は本発明を限定するものではなく請求の範囲の 記載の範囲から離れることなく種々の変形が当業者によりなされ得るものである 。

ＦＩＧ、　４ ＦＩＧ、　７ 国際調査報告

Claims (26)

【特許請求の範囲】
1. １．時間についての数学的関数として所望のアナログ電気波形を特定するデジタ ル手段と、 時間についての一連の点での前記数学的関数の振幅値をデジタル的に計算する手 段と、 前記振幅値を蓄積する手段と、 前記蓄積された振幅値に応じて電気的波形を出力するデジタル・アナログ変換器 と、 前記蓄積された振幅値を前記デジタル・アナログ変換器に順次結合して前記所望 のアナログ電気波形を形成する手段とをそなえた電気的波形発生器。
2. ２．第１項の波形発生器において、さらに前記数学的関数を特定されたものとし てデジタル的に蓄積する手段と、前記蓄積された数学関数を呼出す手段とをそな えた発生器。
3. ３．第２項の波形発生器において、 前記特定する手段は前記特定された数学的関数の各々に区別できる参照コードを 与える手段を有し、前記蓄積する手段内でデジタル的に蓄積するための同定に使 用するようにした発生器。
4. ４．第２項の発生器において、前記特定する手段はキーボード、中央処理ユニッ トおよびディスプレイを有する発生器。
5. ５．第４項の発生器において、前記キーボードは波形を特定し蓄積するために標 準的な数学的表記を行う発生器。
6. ６．第４項の発生器において、前記中央処理ユニットはマイクロプロセッサおよ びプログラマプルリードオンリーメモリーを有する発生器。
7. ７．第４項の発生器において、前記特定された数学的関数をデジタル的に蓄積す る手段は前記中央処理ユニットに結合されたランダムアクセスメモリーを有する 発生器。
8. ８．第２項の発生器において、前記特定する手段および前記蓄積する手段は波形 の特定および蓄積のために標準的な数学的表記を用いる発生器。
9. ９．第１項の発生器において、前記特定する手段は波形の特定のために標準的な 数学的表記を用いる発生器。
10. １０．第１項の発生器において、前記特定する手段は波形の記述を一連の時間間 隔として連結された異なる数学的関数として行う発生器。
11. １１．第１項の発生器において、前記計算する手段は浮動点算術ユニットを有す る発生器。
12. １２．第１項の発生器において、前記順次結合する手段は前記蓄積する手段を監 視して前記計算値および前記デジタル・アナログ変換器への振幅値を監視するメ モリーコントローラ手段を有する発生器。
13. １３．第１２項の発生器において、前記計算値を蓄積する手段は複数のメモリー 部分を有し、さらに前記メモリーコントローラ手段は前記蓄積する手段からのデ ータ出力レートを与えるために前記複数の部分からのデータを挿入する手段を有 し、前記出力レートは前記メモリー部分の何れのデータ出力レートよりも上であ る発生器。
14. １４．第１項の発生器において、所望のアナログ波形に対する一連の振幅値を読 取って汎用バスを介して前記蓄積する手段に与える手段をさらにそなえた発生器 。
15. １５．第１項の発生器において、前記デジタル・アナログ変換器により出力され た電気的波形をろ波する手段をさらにそなえた発生器。
16. １６．第１項の発生器において、前記デジタル・アナログ変換により出力された 前記電気波形に選択したレベルのノイズ信号を加える手段をさらにそなえた発生 器。
17. １７．第１項の発生器において、前記デジタル・アナログ変換器による電気的波 形の出力を制御する位相ロックループ回路をさらにそなえた発生器。
18. １８．時間の数学的関数として所望の電気的波形を特定し、時間における一連の 点についての前記数学的関数の振幅値を計算し、 この計算された振幅値を蓄積し、 この蓄積された計算値をアナログ形式に変換して前記所望の電気的波形を形成す る電気的波形を発生する方法。
19. １９．第１８項の方法において、 特定された前記数学的関数をデジタル的に蓄積し、前記蓄積された数学的関数を 前記計算のために呼出すことをさらに行う方法。
20. ２０．第１９項の方法において、前記特定は標準的な数学的表記を用いて行う方 法。
21. ２１．第１９項の方法において、前記特定は一連の時間間隔として連結された異 なる数学的関数を用いて行う方法。
22. ２２．第１９項の方法において、前記特定、前記数学的関数の蓄積、呼出しおよ び計算はマイクロプロセッサによって制御される方法。
23. ２３．第１９項の方法において、前記デジタル的な蓄積および呼出し時に同定の ために各特定された数学的関数に対し区別できる参照コードを与える方法。
24. ２４．第１８項の方法において、前記順次変換は、複数のデータメモリーからの データ点を挿入し、前記挿入されたデータ点をデジタル−アナログ変換器に結合 するようにした方法。
25. ２５．第１８項の方法において、前記変換された値をろ波するようにした方法。
26. ２６．第１８項の方法において、前記変換値に選択し得るレベルのノイズを加え るようにした方法。