JPH0471211B2 - - Google Patents

Description

請求の範囲 １ 複数の異なつた電気的波形を発生する電気的
波形発生器であつて、 (a) デジタル振幅値の複数の列を記憶するデジタ
ル記憶装置であつて、各該デジタル振幅値列
は、該波形のうちの対応するものを規定するア
ナログ振幅値を表す、ものと、 (b) 選択された波形を規定するアナログ振幅値を
表す、該デジタル振幅値列のうちのいずれか１
つを、複数の所定のクロツクレートのうちのい
ずれか１つで、該デジタル記憶装置から選択的
に検索する検索回路と、 (c) その選択されたデジタル振幅値列を変換して
該選択された波形をそのクロツクレートの関数
として発生するデジタル・アナログ変換器と、 を具備するものにおいて、 (d) 対応する波形を表す数学的表記を、計算の式
又は規則の形で入力する数学的表記入力装置
と、 (e) 該数学的表記によつて表されている該対応す
る波形を規定する振幅値を表すデジタル振幅値
の列を発生するよう、該数学的表記を処理する
処理装置であつて、その発生されたデジタル振
幅値列は該デジタル記憶装置に記憶され得る、
ものと、 を更に備えていることを特徴とする電気的波形発
生器。

２ 前記数学的表記を記憶する記憶装置を備えて
いる請求の範囲第１項記載の電気的波形発生器。

３ 一連の振幅値を外部データ源から前記デジタ
ル記憶装置内へ読み込む手段を備えている請求の
範囲第１項記載の電気的波形発生器。

４ 電気ノイズを発生し且つ前記デジタル・アナ
ログ変換器によつてもたらされる前記選択された
波形に該電気ノイズを加える手段を備えている請
求の範囲第１項記載の電気的波形発生器。

５ 前記選択された波形を周期的に発生する手段
を備えている請求の範囲第１項記載の電気的波形
発生器。

６ 前記選択された波形の周期的な発生を制御す
る位相ロツクループ手段を備えている請求の範囲
第５項記載の電気的波形発生器。

７ 発生された波形を表示する表示装置と、表示
された波形の選択された地点で元の振幅値を変更
し且つこの変更された振幅値を記憶して該元の振
幅値をそれと置き換えるコマンドを入力するコマ
ンド入力装置とを備えている請求の範囲第１項記
載の電気的波形発生器。

８ 前記数学的表記入力装置が、一連の時間間隔
に従つて連結される、複数の異なる数学的関数と
して波形を特定する入力手段を備えている請求の
範囲第１項記載の電気的波形発生器。

技術分野 本発明は電気的波形発生器に係り、特にデジタ
ルで表わされた値の連りに応じてアナログ波形出
力を形成する発生器に関する。

背景技術 デジタル−アナログ変換器の開発以来、一連の
振幅値の形でのデジタル情報として電気的波形を
記憶し、このデジタル振幅値をデジタル−アナロ
グ変換器の順次結合して表わされた電気的波形を
再生することが可能となつた。デジタル−アナロ
グ変換器における種々の改良の結果、デジタルで
記憶してアナログ信号として電気的波形を再生す
る技術の利用が促進された。この変換方法の最初
の応用はまず波形表示および測定の分野において
であつた。しかし、この技術に用いる回路は開発
過程にあつたので、一連の振幅値による波形を限
定することにより得られる比較的大きな自由度に
よつて様々な応用を拡張する試みがなされた。出
力回路における種々の改良は例えば米国特許第
3621228号、第4355367号および第4438503号であ
る。これらの特許で示された波形発生器あるいは
合成器はデジタル情報を所望のアナログ波形に変
換するように動作する。これらの特許中の後の２
つから明らかなように、この一般的な技術を可聴
およびVOR波形を発生するために示されたもの
のような種々の特定な目的に応用することが拡大
しつつある。この技術の能力拡張への関心が、多
くの応用に利用できる柔軟性のある波形発生器を
提供するために相変らず持たれている。

波形発生器それ自体は、サイン波、方形波等の
限られた数の特定関数を形成するアナログ回路か
ら何らかの可変関数形式のためのデジタル回路の
使用へと発展してきた。このような進んだ装置は
米国特許第3922536号、第3967100号および第
3978326号を例とする。このような装置は異なる
波形を生じる回路を用いるいくらかの柔軟性が与
えられている。しかし、発生波形を規定する手段
としてはなおも不充分であり装置の柔軟性もあま
りない。

波形発生技術の分野における開発の傾向として
は、種々のレベルの訓練度とか能力を有する操作
者によつて容易に理解されかつ応用され得る高度
に柔軟で利用し易い波形発生器あるいは合成器に
対する要求が今も存在する。

発明の開示 したがつて、合成する必要のある波形を決定す
る上で大きな柔軟性のある波形発生器を提供する
ものである。本発明は、操作者の簡単なコントロ
ールパネルおよび／または外部コントロール用の
デジタルインターフエースを有する簡単な構成の
装置を提供する。本発明は、数学的時間関数とし
ての所望のアナログ電気波形を特定するデジタル
手段と、一連の時点における前記数学的時間関数
の振幅値をデジタル的に計算する手段と、前記振
幅値を記憶する手段と、前記記憶された振幅値に
応じて電気的波形を出力するデジタル−アナログ
変換手段と、所望のアナログ電気波形を生じるた
めに前記記憶された振幅値を前記デジタル−アナ
ログ変換器に順次与える手段とをそなえる。他の
展開として特定された数学関数をデジタル的に記
憶する手段と、記憶された数学関数を呼出す手段
とをそなえる。本発明はまた電気的波形を発生す
る方法も含むものであり、この方法は数学的時間
関数としての所望の電気的波形を特定する段階
と、一連の時点での前記数学的時間関数の振幅値
を計算する段階と、前記計算された振幅値を記憶
する段階と、前記記憶された振幅値をアナログ形
に順次変換して所望の電気的波形を生じる段階と
をそなえる。

【図面の簡単な説明】

本発明は添付図面を用いて図示されかつ説明さ
れる。添付図面において、第１図は本発明の一実
施例にしたがつて構成された波形発生器の装置ブ
ロツク線図、第２図は第１図の発生器に用いられ
るコントロールパネルの前面図、第３図は第１図
の中央処理基板１３のブロツク線図、第４図は第
１図のメモリコントロール基板１４のブロツク線
図、第５図は第１図のメモリ基板１５および１６
のブロツク線図、第６図は第１図の変換器基板１
７のブロツク線図、第７図は本発明の実施例によ
り規定されかつ発生された波形のグラフ表示を示
す図、である。

本発明を実施するための最良の実施形態 第１図は波形発生器１０の装置ブロツク線図で
あり、波形発生器１０は複数の印刷回路カード１
２−１７、一対の相互接続バス１８および２０な
らびに前および後のパネル２２および２４をそれ
ぞれ有する。回路板１３−１７は概ね波形発生器
１０の主たる回路要素を有する。回路板１３は中
央処理装置、プログラマブルリードオンリーメモ
リー、スタテイツクランダムアクセスメモリー、
汎用バス（GPIB，I.E.E.E 488）インターフエー
ス、浮動点算術ユニツトおよびキーボードコント
ロール回路を有する。詳細には、中央処理装置は
モトローラ68000のようなマイクロプロセツサの
形をとる。プログラマブルリードオンリーメモリ
ーはマイクロプロセツサ用の動作プログラムを有
する。スタテイツクランダムアクセスメモリーは
発生器１０の動作中数学的に規定される電気的波
形のような情報を記憶するために用いられる。動
作期間と動作期間の間はバツテリバツクアツプに
よつて規定された波形を保護する。浮動点ユニツ
トは規定された波形用の振幅値を計算するために
用いられ集積回路としてあるいはマイクロプロセ
ツサのソフトウエアとして含まれる。

回路板１４は計算された一連の振幅値の記憶お
よび記録およびそれらの後での発生器からの出力
を制御するためのメモリーコントローラを有す
る。必要なコントローラはカード１６および１７
に記憶されたデータ点の各セツトを読出すための
プログラムを有するステートマシンと考えられ
る。この読出しプログラムはデータ点の各セツト
に対して異つており、各データ点がメモリー中に
読込まれたときメモリーコントローラに読込まれ
る。読出しプログラムはCPUにより発生される。

回路基板１５および１６は読出し時に用いられ
る計算された振幅値を記憶するためのメモリーを
有する。回路基板１６は計算された振幅値のメモ
リー所要量によつて決まる。長い非繰返し波形が
要望されるかあるいは高出力周波数が要望される
場合には回路板１６およびそのメモリーが記憶さ
れた振幅値のための付加的な所要容量を提供する
ために用いられる。各メモリーカードは２つの16
ビツトメモリーバスを有しこのバスからのデータ
点は出力レートを増すために間挿される。

回路基板１７は、デジタル−アナログ変換器、
フイルタ、アナログノイズ発生器、増幅器、位相
ロツクループ回路および他の制御回路を有する。
詳細にはデジタル−アナログ変換器は記憶された
振幅値をアナログ電圧に順次変換してそれによつ
て表わされた波形を再構成する。フイルタは変換
過程で生じた種々の変化分を再構成された波から
除去する。ノイズ発生器は所望レベルの白色ノイ
ズを生じるために設けられており、波形発生器に
伝送ノイズ中に埋もれた情報信号のリアルタイム
状態をシミユレートさせるものである。位相ロツ
クループ回路はアナログ振幅値の順次発生タイミ
ングを制御するために用いられ波形の全体出力周
波数が発生される。

変換器基板１７は減衰器モジユール１９をさら
に示す。減衰器モジユール１９は回路１０で生じ
たアナログ信号用の最終出力減衰器を有する。出
力信号の不適当な接続による故障に対処するため
に容易に交換し得るモジユール形に構成されてい
る。

回路基板１２は、中央処理カード１３と、フロ
ント、リア各パネル、カード１３のスタテイツク
ラム用バツクアツプバツテリ、バツテリ消耗セン
サ回路および装置リセツト機能つき監視タイマと
の間の相互接続を有するコネクタである。

リアパネル２４はコネクタと１組のGPIBアド
レス選択スイツチを有する。これらのスイツチは
同一のGPIBに数人が接続されたとき各発生器１
０に個別のアドレスを与えるために用いられる。

上述のように、回路板１２−１７は一対のバス
１８および２０によつて相互接続されている。一
般に、バス１８および２０はカード１３用に選択
されたマイクロプロセツサによつて最良の選択が
なされる。モトローラ68000マイクロプロセツサ
の場合、バス１８および２０はデジタル・デザイ
ン・インコーポレーテツド社により開発された
VMEバスと称するバツクプレーン中に含まれる。
CPUバス１８は回路基板１３−１７の各々に結
合され、種々の目的に向けられた信号ラインまた
は信号群の多重性を有する。特に14本の線を有す
る信号群３０は回路基板１３−１７の各々に電力
を分配するために用いられ、この理由で前記基板
の各々に接続されている。群３０は各相互接続点
で同定される。もう１つの群３２は23本の線を有
しアドレス通信に用いられる。群３２は同様に回
路基板１３，１４および１７に相互接続される。
信号群３４は16本の線を有し回路基板１３−１７
全ての間のデータ通信に用いられる。41本の線を
有する信号群３６はコントロール信号用にバス１
８内で用いられる。信号群３６は回路基板１３，
１４および１７に接続される。

補助バス２０が回路基板１２−１７に相互接続
されており発生器１０の動作のために必要な種々
の他の信号を取扱う。このバス２０は使用者の要
求により信号線の群に分割される。本願におい
て、１つのそのような群は８本の線からなるレジ
スタ選択群３８である。この群３８は必要に応じ
て相互接続されコンピユータアーキテクチユアの
中である復号されたアドレスを同定するために用
いられる。復号回路は中央処理基板１３上にある
からレジスタ選択は得られ、したがつて他の基板
上では複製が回避される。単一の信号ライン４０
はコネクタカード１２上のバツテリ消耗感知回路
からのバツテリ消耗信号である。次の信号群４２
はGPIB用の17本の線を有する。８本の制御線の
もう１つの信号群４４は発生器１０用の選択され
たGPIBアドレスをCPU基板１３に入力するため
に用いられる。次の信号群４６はフロントパネル
２２とインターフエースするために用いられる３
本の線を有する。一般に何らかのインターフエー
ス手法が用いられる。例えば本願で用いている
IBM PCキーボードに用いられるものである。信
号線４８および４９はトリガ信号およびラン信号
として用いられ、これらは後述する。

メモリーコントローラカード１４は補助バス２
０に接続された５つの信号群５２−５６を有す
る。これらの群は、メモリーコントローラカード
１４に与えられる４本の線のメモリクロツク信号
５２、単一線の実行信号５５およびラン信号４９
と、カード１４から補助バス２０に結合される19
本の線のメモリーアドレスバス５３、および25本
の線のメモリーコントロールバス５４を有する。

メモリーカード１５および１６は補助バス２０
からのメモリアドレスバス信号５３、メモリーコ
ントロールバス信号５４およびラン信号４９をそ
れぞれ受取る。変換器カード１７はレジスタ選択
信号群３８およびトリガ信号４８を受ける補助バ
ス２０に結合されている。変換器カード１７はま
た補助バス２０にメモリークロツク信号５２およ
び実行信号５５を結合する。

最後に補助バス２０はバツテリ消耗信号４０，
GBIB４２，GPIBアドレスバス４４およびフロ
ントパネルバス４６をコネクタカード１２に接続
する。コネクタカードはフロントパネル２２に接
続された５本線を含む信号群５０と結合する。こ
れは符号４６が付された中央処理カード１３用の
３本の線ならびに電力線および接地線を加えたも
のを有する。GPIBバス４２およびGPIBアドレ
スバス４４もコネクタカード１２およびリアパネ
ル２４間に結合されている。

第１図における他の接続は変換器カード１７と
リアパネル２４との間の種々の接続を有する。こ
れらの接続はマーカ信号５６、同期信号６２、基
準クロツク入力６４および出力６５信号およびゲ
ートイン６６、ゲートアウト６７の各信号を有す
る。これらの信号はリアパネル２４上のBNCコ
ネクタにそれぞれ接続される。他の接続はメモリ
ーカード１５および１６と変換器カード１７との
間に位置するデータ信号群６８−７１を有する。
各データ線群６８−７１は各メモリーカードの独
立した16ビツトメモリーセクシヨンから来る。

最後に第１図は減衰器モジユール１９とフロン
トパネル２２との間の接続７２および７４を示
す。両接続７２および７４はフロントパネル２２
上の独立したBNCコネクタになされる。接続７
２は装置からの出力信号の外部トリガを行わせる
ためのトリガ線を有する。信号線７４はアナログ
波形発生器１０の出力減衰器を装置１０からの出
力用コネクタに結合する。

第２図はデイスプレイ８０および多数のコント
ロールキーを有する第１図のフロントパネルを示
す。装置１０用に何らかの適当なデイスプレイが
用いられる。この実施例のための好適なデイスプ
レイは２列の40文字およびコントロールキーで指
示された文字を示す各文字の下に現れるカーソル
を形成するものを有する。キーボード２２は別個
のマイクロプロセツサにより制御され装置の残り
と通信するためのIBM PCキーボードを用いる。

キーボード２２は４モードの１つにおいて合成
器１０を制御するために用いられる。第１のモー
ドはキー８１−８４を用いるもので直列関数出力
モードである。キー８１−８４は排他的であり、
それらの１つを押すことにより対応する波形を生
じる。キー８１は方形波に対応しキー８２はサイ
ン波、そしてキー８３は３角波または鋸歯状波に
対応する。キー８４は白色ノイズを生じさせる。
これらの関数のいずれかを選択したことはキー８
１−８４の直ぐ左にある表示灯８７−９０により
表示される。これらの関数が用いられている間、
その振幅、オフセツトおよび信号対ノイズ比はセ
レクタキー９２、上下方向キー９３および９４な
らびにフアストキー９５の使用によつて変化す
る。振幅、オフセツトまたは信号対ノイズ比を変
えるには、対応する表示灯１００−１０２が所望
の状態に対して消されるまでキー９２を順次押
す。次いで上下方向キー９３，９４の何れかとフ
アストキー９５とがデイスプレイ８０に現れた変
数を変えるために押される。表示灯１０２で示さ
れる信号対ノイズを選ぶと前もつて選ばれた信号
にノイズが挿入される。

同様に、周波数変化、波および独立したマー
カはセレクタキー９８の使用ならびに左、右およ
びフアストキー９６，９７，９５によつて変えら
れることにより選択されて出力を生じる。セレク
タキー９８は所望の表示灯９９，１０３および１
０５が点灯するまで押され対応する関数は次いで
キー９５−９７の使用によつて調整される。この
構成は方形波および３角波のための対称調整を行
うためにも用いられる。

合成器１０の第２の動作モードは、関数の規定
のための標準的な数学的表記、この関数にしたが
つた計算点の使用およびアナログ形式での計算点
の出力を含む関数を提供する。関数モードはキー
の２つのマトリクス１０４および１０６によつて
制御される。マトリクス１０４は20キーを有しそ
のうち12は２重機能である。マトリクス１０４に
おける各キーの第１のまたは単一の機能はキーの
輪郭内に表示されている。マトリクスの左手上部
の12キーの第２の機能はキーの上部に表示されて
いる。第２の機能は単一機能キー１０８を押しか
つ対応する２重機能キーを押すことにより選択さ
れる。左から右および上から下に第１すなわち単
一機能は、１，２，３、割算、４，５，６、掛
算、７，８，９、減算、点、０，EE、加算、第
２機能選択、命名された機能の選択、クリアおよ
びスペースとキーが並ぶ。12の２重機能キーの第
２機能は再び左から右および上から下へナノ、マ
イクロ、ミリ、キロ、メガ、イコール、演算、コ
ロン、無限大、トリガ、および定数πとｅであ
る。

マトリクス１０６は６行４列のマトリクスで直
接制御機能のための少し離れて排他的に用いられ
る第１すなわち左手列を有し、マトリクス１０６
の残りのキーは機能規定のために用いられる。左
手列の直接制御機能は指示、記憶、呼出しおよび
消去である。マトリクス１０６の残りによる機能
は左から右、上から下に、サイン、から、へ、左
カツコ、右カツコ、コサイン、繰返し、２乗根、
自然対数、小文字ｔすなわち局部的タイムベー
ス、タンジエント、指数、積分、対数、Ｔすなわ
ちマスタタイムベース、Ｓ／Ｎ比、オフセツト、
マーカ、クロツクおよびフイルタである。

マトリクス１０４または１０６における何れか
のキーを押すと合成器は関数特定モードで動作す
る。これらのマトリクスのキーを押すとそれらの
関数がデイスプレイ８０上に現れ、所望の関数が
数学的に表記されて中央処理カード１３による関
数の計算に用いられる。

少くともフロントパネル２２用の動作のもう１
つのモードは引出し（draw）モードと呼ばれる。
このモードはキー１０８を押すことにより第２機
能およびキー番号７を選択して引出しモードを同
定するもう１つのキーと共に動作モードを選択す
る。このモードにおいて、コネクタ８６からの出
力波形はオツシロスコープ（図示せず）のような
デイスプレイ手段に結合され、変換器カード１７
で生じ線５６によつてリアパネル２４を介して出
力されたマーカ信号がスコープ上の第２トレース
に結合される。マーカは波形と共に移動し指示点
の振幅はキー９３−９５を用いて変化させる。こ
のような動作は通常に規定された関数の中央部に
グリツチ（glitch）もしくは同様の信号を容易に
挿入することを可能とする。この動作の使用は波
形の数学的規定には記憶されないが振幅データ点
に記憶される。

動作の最終モードはGPIBによる合成器１０の
制御である。通常信号は伝送されるデータブロツ
クのサイズ、波形の発生時に繰返される回数およ
びデータを簡単に参照するための名称を示すヘツ
ダを持つたGPIB上を合成器に伝送される。ヘツ
ダはデータブロツクを後に伴う。データブロツク
の命名は、異なるデータブロツクが最初にロード
され次いでテスト手順中に要望により便宜的に出
力される場合に自動テスト装置を利用する上で特
に有用である。

フロントパネル２２は合成器１０の動作を行わ
せるために他のキーを有する。ヘルプキー１０８
は操作者を助けるためにデイスプレイ８０に現れ
るインストラクシヨンを生じさせる。ローカル／
リモート・セレクタキー１１０はGPIBまたは
GPIB信号の受信後にローカルコントロールに戻
るために操作者がキーボードをロツクアウトする
ことを行わせる。表示灯１１１および１１２はこ
のセレクタの状態を示す。このセレクタはIEEE
488 GPIBの要求によるものである。キー１１４
は角度またはラジアンの角度表示の単位の選択を
行うもので、その状態はランプ１１５および１１
６によつて表示される。関数がメモリーから呼出
されて後の修正を伴つてデイスプレイ８０上に表
示されたとき修正表示灯１１９と共に再記憶キー
１１８が用いられる。修正が行われると修正灯１
１９が点灯される。次いで修正関数が独立して記
憶され、元の関数は再記憶キー１１８を押すこと
により呼出される。

手動トリガーキー１２２は動作の編集モード中
に手動でトリガを挿入するために設けられてい
る。第１図の線７２による外部トリガ信号を受け
るためにBNCコネクタ１２４も設けられている。
電源スイツチ１２６は、バツテリーで保護されて
いる基板１３上のスタテイツクRAMを除き、合
成器１０を付勢したり消勢したりする。Ｒ／Ｓキ
ー１２８はランとかストツプ状態の間隔における
関数出力を制御するもので、表示灯１３０によつ
て表示される。YesおよびNoキー１３２および
１３３は、動作の関数特定モードまたはヘルプモ
ードの間に質問が回答されるようにする。エンタ
ーキー１３４は関数モードにおいて数学的に規定
された関数が入力された後にこの関数を受入れる
のに用いられる。

上述のように、合成器１０は４つの機能モード
の何れかにおいて簡単に操作される。単純な方
形、サインまたは３角波がキー８１−８４の１つ
を単に押すことによりノイズを伴つてまたは伴わ
ずに簡単に発生する。振幅、オフセツト、Ｓ／Ｎ
比、フイルタ、これら信号のいくつかまたは全て
のマーカおよび対称性がキー９２，９８により制
御されるパラメータを選ぶこと、およびキー９３
−９７を用いることによるパラメータの値の上げ
下げによつて簡単に制御される。動作の関数特定
モードはマトリクス１０４および１０６を用いる
ことにより容易に選べる。関数は最初キーに示さ
れた標準的な数学表記を用いて規定される。一旦
規定されると、その関数はエンターキー１３０を
押すことにより出力されるデータ点を計算するた
めにエンターされる。この関数もマトリクス１０
６における記憶キーを用いることにより数学的に
表記された形で記憶される。数学的関数を記憶す
るために、名称または関数番号がその関数に与え
られ、マトリクス１０６の呼出しキーならびにマ
トリクス１０４のＦキーおよび適当な数字キーを
押すだけで簡単に呼出される。予め記憶された信
号はデイレクトリキーDIRを押すことによりデイ
スプレイ８０上に同定される。一旦式がエンター
されるとその点が計算され、出力機能がＲ／Ｓキ
ー１２８を押すことにとより働きラン表示灯１３
０が点灯する。これは関数出力コネクタ８６を介
して計算された点がアナログ形式で出力されるこ
とをもたらす。仮にこのように発生した関数が満
足できるものでないと変更は数学的規定によつて
なされ変更された関数が計算および出力のために
エンターされるか、形成された波形が表示され引
出しモードを用いて変更される。仮に何らかの変
更がなされると修正灯１１９が点灯する。この後
その関数はその数学的規定の形でメモリー中に記
憶される。また仮に変更が不満足なものであり、
元の関数が望まれるときは再記憶キー１１８が押
されてそれらの変更が消去され、元の関数が再び
デイスプレイ８０上に表示されるようになる。

キーボードから特別な関数が数学的に規定され
た波形の形で得られる。１つより多い数学的関数
が用いられ、これらの関数は共に連結されるか一
連の時間的区分として連結される。換言すれば、
所望の波形は時間の区間に分割されて異なる数学
的関数が各区間を規定するために用いられる。こ
れは波形の規定に対し高度の柔軟性を与え且つ自
動化されたテスト手順における発生器１０の使用
を明確に促進する。

第３図は第１図の中央処理カード１３のブロツ
ク線図である。一般的に中央処理ユニツト１４
０、プログラマブルリードオンリーメモリー１４
２、スタテイツクランダムアクセスメモリ１４
４，GPIBインターフエース１４６、浮動点算術
ユニツト１４８、キーボードインターフエース１
５０、アドレスデコーダ１５２、ダイレクトメモ
リーアクセスコントローラ１５４、ならびにパラ
レルインターフエースおよびタイマ回路１５６を
有する。これらの回路は全てCPUバス１８から
の３群の信号線すなわちアドレス３２、データ３
４およびコントロール３６により相互接続されて
いる。アドレスデコーダ１５２だけがアドレス３
２およびコントロール３６の群を受け、キーボー
ドインターフエース１５０だけがデータ３４およ
びコントロール３６の群を受ける。バスインター
フエース１５８も図示されている。

付加的な線が図示回路に結合されている。これ
らの付加的な線はバスインターフエース１５８を
介して補助バス２０に結合されている。アドレス
デコーダ１５２はレジスタ選択信号群３８に結合
されていて複数の線（図示せず）を介して復号さ
れたアドレスに応じてこれらの集積回路を作動さ
せる。レジスタ選択信号群３８は変換器基板１７
上の回路をアドレスするために用いられる。キー
ボードインターフエース１５０は３線信号群４６
に結合されている。GPIB回路は17線GPIB信号
群またはバス４２およびトリガ線４８に結合され
る。平行インターフエースおよびタイマ回路１５
６はバツテリー消耗線４０、ラン線４９および
GPIBアドレス選択のための８線信号群４４に接
続する。

一般的に、CPU１４０はアドレス３２、デー
タ３４およびコントロール３６バスを介して
CPU上の他の回路および基板１４−１７の残り
を有するインターフエースの動作を制御する。
CPU１４０はPROM１４２内に記憶されたプロ
グラムおよびキーボードインターフエース１５０
からの信号により動作する。この明細書で記載さ
れた合成器１０の機能的および物理的説明を行う
が、マイクロプロセツサプログラミングの分野に
おける当業者であれば、本発明の合成器１０を作
動させるために適当なPROM用のプログラムを
作成することは容易である。キーボード１５０を
介して規定される電気的機能はコネクタ基板１２
上の記憶維持するためのバツテリーバツクアツプ
を有するスタテイツクRAM１４４内に記憶さ
れ、このとき発生器１２は切離されるか単に停止
される。

CPU１４０はさらに数学的に規定された電気
的関数の振幅値を計算するための浮動点算術ユニ
ツト１４８を制御する。他の実施例として浮動点
ユニツト１４８はPROM１４２内のソフトウエ
アの一部として設けられてもよい。

計算の後、振幅値はデータバス３４を介してメ
モリーカード１５および１６に記憶のために伝送
される。データ点はGPIBを介して直接入力さ
れ、その場合ダイレトメモリーアクセスチツプ１
５４はGPIBをデータバス３４を介してメモリー
カード１５および１６に直接結合しそれらデータ
点を直接転送する。ダイレクトメモリアクセス回
路１５４は設けても設けなくてもよい。パラレル
インターフエースおよびタイマ回路１５６は
CPUカード１２とカード１４−１７の残りの間
に他のインターフエースを形成する。ラン信号４
９は、メモリコントローラカード１４をメモリカ
ード１５および１６から変換器カード１７への記
憶データ点の引渡しを行わせる回路１５４内で生
じる。GPIB用のアドレススイツチはアドレスス
イツチバス４４からアラートCPUにGPIB信号と
して用いられる。

第４図は第１図のメモリーコントローラカード
１４のブロツク線図を示す。ここには、動作デー
タを記憶するためのオペランドメモリー、動作イ
ンストラクシヨンを記憶するための動作コードメ
モリー１７２、プログラムカウンタ１７４、ルー
プカウンタ１７６、メモリーアドレスカウンタ１
７８、CPUデータバツフア１８０、CPUアドレ
スバツフア１８２、CPUアドレスセレクタ１８
４、アドレスデコーダ１８６、オフボードチツプ
セレクト発生器１８８、オンボードチツプセレク
ト発生器１９０、インストラクシヨンデコーダ１
９２およびメモリ動作発生器１９４がそなえられ
ている。CPUデータバツフアはその入力として
データバスおよびその出力のための独立データバ
ス１９６を有する。データバス１９６はまたメモ
リーアドレスカウンタ１７８、ループカウンタ１
７６、プログラムカウンタ１７４、オペランドメ
モリー１７０、動作コードメモリー１７２および
インストラクシヨンデコーダ１９２に接続されて
いる。メモリーコントローラカードへのもう１つ
の入力はアドレスバス３２である。このバスは
CPUアドレスセレクタ１８４、CPUアドレスバ
ツフア１８２およびアドレスデコーダ１８６に結
合されている。メモリーアドレスカウンタ１７８
およびCPUアドレスセレクタ１８４はその出力
としてメモリーアドレスバスすなわち信号群５３
を有する。CPUアドレスバツフア１８２はその
出力としてアドレスバス１９８を有し、このアド
レスバス１９８はオペランドメモリー１７０、動
作コードメモリー１７２およびプログラムカウン
タ１７４にも接続されている。信号群２００はル
ープカウンタ１７６の出力からインストラクシヨ
ンデコーダ１９２に結合されカウンタ１７６に対
し０カウントする。アドレスデコーダ１８６は、
オフボードチツプセレクト発生器１８８、オンボ
ードセツプセレクト発生器１９０およびインスト
ラクシヨンデコーダ１９２に結合された３線出力
２０２を有する。実行信号ライン５５もインスト
ラクシヨンデコーダ１９２に結合される。

第４図に示す種々のチツプおよび回路の機能は
次の通りである。オペランドメモリ１７０および
動作コードメモリー１７２はメモリーカード１５
および１６上に記憶されたデータ点の出力に用い
られるインストラクシヨンを記憶する。メモリー
１７０および１７２は動作データおよび動作コー
ドを並列に取扱うのに充分な幅を有する単一のメ
モリーによつて構成される。プログラムカウンタ
１７４は一連の段階を介してメモリー１７０およ
び１７２をクロツク動作させてその出力を行うた
めに用いられる。ループカウンタ１７６はデータ
点の組のループを計数するのに用いられ繰返され
るべき組を取出して大きな組を構成する。第４図
は只１つのループカウンタのみが示されている
が、それはデータ点のループを出力するために同
時に用いられる２つまたはそれより多い同じカウ
ンタを表わしている。各カウンタは同一で同一の
相互接続を有する。同時使用することにより出力
データ点の組合わされたループ形成ができる。こ
の方法でループする能力はデータ点メモリ１５お
よび１６のサイズを必要とするデータ点の数に比
べ実質的に減少させる。メモリーアドレスカウン
タ１７８はカード１５および１６から実際にデー
タ点を読出すのに用いられたメモリアドレスを提
供する。CPUアドレスセレクタ１８４は読出し
および書込み動作中カード１５および１６のメモ
リ点を直接アドレスするためにアドレスバツフア
３２を動作させる。CPUデータバツフア１８０
およびCPUアドレスバツフア１８２はバス３４
および３２からのデータおよびアドレスの入力を
行わせる。インストラクシヨンデコーダ１９２は
動作コードメモリ１７２から入力を得て複数の制
御信号を発生する。これらの制御信号はプログラ
ムカウンタ１７４に結合された線２０４上のジヤ
ンプ信号、ループカウンタ１７６に結合された線
２０６上のロードループカウンタ信号、メモリア
ドレスカウンタ１７８に結合された線２０８上の
ロードメモリカウンタ信号、ループカウンタ１７
６にも結合された線２１０上のループカウント信
号、プログラムカウンタ１７４にも結合された線
２１２上のプログラムカウンタクロツク信号およ
びメモリアドレスカウンタ１７８にも結合された
線２１４上のメモリアドレスクロツク信号そして
線２１５上の停止信号である。

BOARD Ｂ信号線２１６および8K RAM信号
線２１７はアドレスデコーダ１８６に結合されて
メモリー基板１６の存在ならびに基板１５および
１６上のメモリーチツプのサイズを信号化する。

オンボードチツプセレクト発生器１９０は図示
しない線によつてオペランドメモリー１７０、動
作コードメモリー１７２、バツフア１８０および
１８２、メモリアドレスカウンタ１７８およびプ
ログラムカウンタ１７４に結合されていてCPU
１４０とメモリー１７０および１７２の間のデー
タ転送中にそれらの動作を制御する。オフボード
チツプセレクト発生器１８８は読出しおよび書込
みの両動作中にバス２１８を介してボード１５お
よび１６上のメモリーチツプのアドレス決めに用
いられる。

メモリ動作発生器は変換器ボード１７上で発生
した４相メモリークロツク信号５２を用いてメモ
リーカード１５および１６上のメモリー回路を順
次動作させる16個の固別信号を形成する。このメ
モリ動作発生器１９４は線１８９上のブロツクス
タート信号によつてリセツトされラン信号４９に
よつて動作する。メモリークロツク信号５２の２
本の線１８７およびメモリー動作発生器１９４の
出力はインストラクシヨンデコーダ１９２に接続
される。

第４図のメモリーコントローラには３つの主な
モードがある。第１のモードはデータ点をカード
１５および１６のメモリーに書込むことである。
第２のモードはオペランドメモリー１７０および
動作コードメモリー１７２へのデータの書込みで
ある。第３のモードはメモリー１７０および１７
２に記憶されたデータを用いてカード１５および
１６に記憶されたデータ点を出力することであ
る。

メモリー基板１５および１６への書込み動作
中、第４図のメモリーコントローラはカード１５
および１６のメモリーをバス５３および５４を介
してアドレスするのに使われるようにアドレスバ
ス３２をさせる。これを達成するため、オンボー
ドチツプセレクト発生器１９０はバツフア１８２
を不動作としてCPUアドレスセレクタ１８４、
アドレスデコーダ１８６およびオフボードチツプ
セレクタ発生器１８８を動作させる。

第２モードの動作中、データはメモリー１７０
および１７２に与えられる。これを達成するため
チツプセレクト発生器１９０がバツフア１８０お
よび１８２を動作させてアドレスバツフア１８２
にメモリー１７０および１７２のメモリー位置を
アドレスさせ、このときデータバツフア１８０は
バス１９６を介してメモリー１７０および１７２
のデータ入力にデータ点を与える。またプログラ
ムカウンタ１７４およびメモリーアドレスカウン
タ１７８はバス１９６および３４を介してCPU
１４０により直接プリセツトされる。メモリー１
７０および１７２に読込まれたデータはカード１
５および１６からのデータ点の出力を制御する。
このデータはCPUカード１３上に規定された各
数学関数用およびGPIBバス４２を介して読込ま
れたデータの各ブロツク用に形成されたものであ
る。このデータはPROM１４２内のプログラム
の制御によりCPU１４０によつて形成される。

第３モードの動作中、プログラムカウンタ１７
４はオペランドメモリー１７０および動作コード
メモリー１７２のアドレス入力にクロツクを与え
そこに記憶されたデータをデータバス１９６の線
に現れさせる。動作コードメモリー１７２からの
データはインストラクシヨンデコーダ１９２に与
えられてコントローラ１４の各種回路用に適当な
制御信号を作成するのに用いられる。

動作インストラクシヨンはインストラクシヨン
デコーダ１９２によつて形成される。そして対応
する動作データはオペランドメモリー１７０から
データバス１９６に同時にクロツクに応じて送り
出される。インストラクシヨンデコーダ１９２が
ジヤンプ信号線を動作させるときバス１９６上の
データはプログラムカウンタ１７４に読込まれ
る。線１２２上の次のプログラムカウンタクロツ
ク信号によりプログラムカウンタ１７４の出力は
前に入力されたデータの値にラツチされる。後続
のプログラムカウンタクロツク信号はこのロード
された数から計数を始めさせる。同様にループカ
ウンタ１７６はロードループカウンタを介してロ
ードされかつカウントダウンされ線２０６および
２１０上にはそれぞれループ信号が存在する。メ
モリーアドレスカウンタ１７８は同様に駆動され
る。

メモリーコントローラ１４用に説明された構成
により、インストラクシヨンはオペランドメモリ
ー１７０および動作コードメモリー１７２に記憶
されてメモリーカード１５および１６に記憶され
たデータを種々のパターンで繰返し読出すように
する。これはメモリー１７０および１７２におけ
る有限量のデータおよびカード１５および１６に
おける有限量の振幅データ点で極めて多種の波形
を形成できることを意味する。異つたテスト手順
のための波形を蓄積するとか所望の単一波形を取
出すように発生器をプログラムすることもでき
る。これは動作コードメモリー１７２内の線２１
５用のストツプコード信号を生じることによつて
行われる。そして複雑で変化の多いテスト手順全
体が発生器に一旦ロードすることによつて行わ
れ、次いで異つた所望の波形が要求されるときに
のみそれを始める。

読出されたデータのループはコントローラ１４
によつて次のように制御される。波形ループの始
めにおけるメモリー１７０および１７２中のデー
タはまずプログラムカウンタ１７４にロードされ
てメモリー１７０および１７２がロードされた位
置をアドレスされるようにする。次に、ループカ
ウンタ１７６はメモリーカード１５および１６上
の与えられたデータの組から生じることが望まれ
るループの数がロードされる。その次にメモリー
アドレスカウンタ１７８はデータの始点アドレス
がロードされる。これはメモリーカード１５およ
び１６からデータ点が読出されるようにする。動
作コードメモリー１７２への次のインストラクシ
ヨンはループインストラクシヨンである。このイ
ンストラクシヨンが与えられるとプログラムデコ
ーダ１９２がバス２００の適当な線をチエツクし
て各ループカウンタ１７６がゼロかどうかを見
る。ゼロでないとデコーダ１９２はカウンタ１７
６を減計数させてメモリー１７２を前のロードア
ドレスカウンタインストラクシヨンに戻させる。
このインストラクシヨンは行われるべき実行信号
５５を要求する。この実行信号は行われるべきル
ープにおける失われたデータ点の16番目のバイト
により生じる。このバイトが検知され且つ実行信
号が生じたとき、ロードアドレスカウンタインス
トラクシヨンが実行されループが繰返される。ル
ープカウンタがゼロであるとデコーダ１９２はプ
ログラムに次のインストラクシヨンを実行させ
る。このインストラクシヨンは実行信号５５を必
要とし、したがつてループの終りになつたときに
与えられる。この方法によりいくつかの異なるル
ープがメモリー１７０および１７２のサイズによ
つてのみ制限される形で行われる。

第５図は同一構造のカード１５および１６のブ
ロツク線図である。メモリー回路２２０はそれぞ
れが16ビツト幅で2Kまたは8Kの深さの８個の
RAM２２１−２２８を有する。実際上各メモリ
ー２２１−２２８は各々８ビツト幅の一対のメモ
リーによつて構成される。RAM２２１−２２８
の各々はデータ入力／出力線を介して各CPUデ
ータバツフア２３１−２３８によつてデータが与
えられる。各々16ビツト幅の各データラツチ２４
１−２４８は出力データを受け取るためにさらに
同一データ線に結合されている。メモリー回路２
２０は第４図のデータバス３４およびメモリーア
ドレスバス５３からデータアドレスが与えられ
る。データバツフア２５０はデータバツフア２３
１−２３８を有するバス３４とインターフエース
する。メモリーデコーダ２５２はメモリーアドレ
スバス５３からの入力、ラン信号４９およびバス
５４からのコンピユータ動作信号を受け取り、
RAM２２１−２２８用に線２５４上にCPU動作
信号をまたデータバツフア２３１−２３８用に線
２５６上にメモリーチツプセレクト信号を生じ
る。メモリー回路２２０の残りの制御は、ラツチ
２４１−２４８の何れか１つを動作させるための
４本の独立した線を各々が有するシーケンス線２
５８および２６０によつて達成される。ラツチ２
４１−２４８からのデータ出力はデータバス２６
２および２６４によつて与えられる。メモリー回
路２２０がメモリーカード１５になるかメモリー
カード１６になるかによつてバス２６４および２
６６は第１図のバス６８および６９または７０お
よび７１に結合される。

メモリー回路２２０用の構成はラツチ２４１−
２４８からのデータ点の挿入を可能とし出力レー
トは単一のRAM２２１−２２８の何れかをアク
セスするよりも速い。例えばRAM２２１−２２
８は120ナノ秒のアクセス時間を有する。これに
対し新規なアドレスはアドレスバス５３から
RAM２２１−２２８の各々に160ナノ秒で結合
される。CPU動作線２５４上の信号はこれらの
位置におけるデータをデータラツチ２４１−２４
８に結合させる。これらのラツチ２４１−２４８
は次いでデータバス２６４および２６２に20ナノ
秒毎に交番的に結合され160ナノ秒のメモリーア
クセス時間の間隔を埋める。メモリーカード１５
および１６の両者が存在する場合10ナノ秒毎に変
換器カード１７にデータ点を出力して100［ＭHz］
の出力サンプルレートを得ることができる。もち
ろん実際にRAM２２１−２２８に用いられるア
クセス時間はアナログ信号用の出力サンプリング
レートによつて決まる。出力点が少ければRAM
２２１−２２８はよりゆつくりとアクセスされラ
ツチ２４１−２４８も出力バス２６２，２６４に
上記最大出力レートよりもゆつくりと結合され
る。

最後にメモリからデータ点を読出すためにまず
データ点がメモリに書込まれなければならない。
これはバツフア２３１−２３８の各々の入力にデ
ータを与えメモリーチツプセレクトライン２５６
を介して適当なバツフアをクロツク動作させるこ
とにより達成される。

第６図は変換器カード１７のブロツク線図を示
す。マルチプレクサ２７０が設けられこれはその
入力にデータバス６８−７１を受け、出力をＤ／
Ａ変換器２７に与える。変換器２７１はフイルタ
回路２７２に出力され、さらにバツフア２７３に
出力される。バツフア２７３はその出力を減衰器
モジユール１９に与える。減衰器モジユール１９
の出力は第１図の出力線７４である。またタイム
ベース発生器２７５が設けられ、これはマルチプ
レクサ２７０および変換器２７１をクロツク動作
させる。タイムベース２７５はバス５２用の位相
ロツクループ信号およびリアパネル２４を介して
結合するための信号５６，６２および６４−６７
を生じる。データバツフア２７６はマルチプレク
サ２７０からのデータ、および変換器２７１との
間のデータを読むことができる。ノイズ発生器は
バツフア２７３に結合されフイルタ回路２７２の
入力に結合されてもよい。オフセツト電流源２７
８は減衰器２７４およびバスインターフエースに
結合されアドレスデコーダ２８０はタイムベース
発生器２７５、データバツフア２７６、フイルタ
２７２、ノイズ発生器２７７、オフセツト電流源
２７８および減衰器１９に結合されている。マル
チプレクサ２７０はデータ線６８−７１から挿入
のため異なる時間間隔でデータを受け取る。この
多重化過程が２枚のメモリーカードで100［ＭHz］
の総出力サンプリングレートを可能にする挿入を
完成する。マルチプレクサ２７０の出力はＤ／Ａ
変換器２７１の入力を与える12ビツトデータバス
である。

変換器２７１の出力はフイルタ回路２７２の入
力に結合されておりスイツチングノイズを除去す
る。フイルタ２７２も形成された波形に対して所
望の周波数除去特性を与える。これは回路２７２
における10個の選択可能なフイルタ段階で行われ
インターフエース２８０を介して受取つたCPU
１４０からのインストラクシヨンによつて制御さ
れる。バツフア２７３は合成された信号およびノ
イズ発生器信号２７７に対して増幅器およびミキ
サとして働く。この手段により選択可能なＳ／Ｎ
比が出力信号につき得られる。

上記のように、ノイズ発生器２７７はフイルタ
回路２７２の入力に接続されてもよい。この構成
はノイズ信号に合成波形と同一の周波数除去特性
を持たせることができる。この状態でもバツフア
２７３は増幅器として働く。

減衰器１９はさらに出力信号の制御を可能に
し、さらにオフセツト電流源２７８と混合して信
号ライン２７４に適当な出力インピーダンスを与
える。減衰器２７４までオフセツトを抑えること
によりバツフア増幅器２７３における自由度を大
幅に改善する。

バスインターフエースおよびアドレス駆動デコ
ーダ２８０は第６図に示す回路要素の各々に制御
信号を与えるために用いられ、各要素をCPU１
４０から制御できかつテストできるようにする。

第７図は発生器または合成器１０で規定される
種々の関数およびその数学表記による対応する式
を示したものである。第７図の左手行は発生され
た関数を表し右手列は数式を示す。第７図に示さ
れた種々の波形３００−３１０は本発明の多才性
を示す。しかし、最も重要な点は同一関数を発生
するのに用いられるであろう配線された回路の大
きさによつて評価される。関数３００は通常２つ
の位相ロツクサイン波発生器、４象限増幅器およ
びバツフアを必要とする。波形３０１は通常サイ
ン波発生器、位相ロツクゲートおよびキヤリアス
イツチ、包絡線関数発生器ならびに増幅器および
バツフアを必要とする。

波形３０２は両側がベース線関数の単一サイン
波であつて、互いに独立した時間的に固別の部分
を有する関数を合成する発生器１０の能力を示し
たものである。より詳細には第１の時間は時間０
から時間ａまでのゼロベース線を、第２の時間は
時間ａから角度関数2πまではサイン波関数を、
第３の時間は角度位置2πから時間ｂまでのゼロ
ベース線を規定する。このように波形は一連の時
間間隔として結び付けられた異なる数学関数とし
て特定される。

波形３０２を発生するのに必要な個別回路は、
サイン波発生器、振幅制限器、デジタル分割器、
分割器制御回路、分割器デコーダ、ゲートおよび
バツフアを有する。波形３０３はその発生のため
にランプ発生器、微分およびクランプ回路、２つ
の回路による分割、積分スイツチおよび駆動回路
を必要とする。波形３０４は通常外部フイルタを
そなえた方形波発生器を必要とする。波形３０５
は発生波形の異なる時間部分を受持つプラスおよ
びマイナスの異なるオフセツト値を用いる能力を
示す。この関数に必要な通常の回路は方形波発生
器および減衰性外部フイルタを必要とする。波形
３０６を発生するのに通常必要とされる回路はパ
ルス源および減衰性同調回路である。波形３０７
を発生するのに通常必要とする回路はパルス源お
よび強く減衰性を与えられたドライバ付きの同調
回路である。波形３０８を形成するのに必要とさ
れる回路は減衰性同調回路およびドライバを有す
るパルス源である。波形３０９を発生するのに通
常必要とされる回路は多数タツプを有する分圧
器、多数点切換スイツチ、スイツチロジツク、ス
イツチドライバおよびバツフアである。波形３１
０の関数は１つの式内の込み入つた計算を行う能
力を表している。配線された回路としてはパルス
発生器および方形対称域フイルタならびにドライ
バである。

産業上の利用可能性 本発明の単一合成器は多数の配線回路に置き換
えられるもので、この置き換えはIEEE 488
GPIBとしての多才で広く知られた手段により簡
単に制御することができる。本発明は以前必要と
された煩雑な波形発生装置の応用と共に従来用い
られた汎用波形器の取付けと同様に用い得る。し
かも本発明の波形発生器は修正もしくは何らかの
プログラミング拡張を要さずに種々の応用の全て
に利用し得る柔軟性を持つている。したがつて本
発明の波形発生器は高度に多才である。本発明は
形成される波形を決定するのに完全な柔軟性を与
えるＤ／Ａ変換を行うものであり、一方規定およ
び将来の使用のための記憶のために標準的な数学
表記の使用を可能にしたものである。このような
規定法は多種の電気的関数のために最小の蓄積容
量で足りるようにできる。しかも連結機能が記憶
能率を損うことなく関数規定の柔軟性を増す。
GPIBを介しての外部制御と結び付いた本発明の
単一発生器は多数のテスト信号源である自動テス
ト装置を使用可能にし、テスト装置および手順を
大幅に簡単化する。

もちろん、上述の本発明の実施例は本発明を限
定するものではなく請求の範囲の記載の範囲から
離れることなく種々の変形が当業者によりなされ
得るものである。