JPS6248255A

JPS6248255A - サイリスタ変換器のゲ−トパルス発生方式

Info

Publication number: JPS6248255A
Application number: JP18515685A
Authority: JP
Inventors: Makoto Tachikawa; 真立川; Noboru Azusawa; 梓沢　昇
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-08-23
Filing date: 1985-08-23
Publication date: 1987-03-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はサイリスタ変換器のゲートパルス発生方式に係
り、特に同期電源の制御遅れ角αの零点検出し、これを
基に電源周期の不平衝を補正するに好適なサイリスタ変
換器のゲートパルス発生方式に関する。

〔発明の背景〕

従来のゲートパルス発生方式は、特開昭５４−９３９５
５号に記載されているように、電源同期信号を電源から
検出し、その電源同期信号を基にゲートパルス発生する
ものである。しかしながら、かかる方式において、単に
電源から（又は電源からフィルターを介して）電源同期
信号を得る方法では、電源零点の検出が経年変化、調整
のばらつきにより変動し、点弧角の不平衝となって、変
換器出力電圧にリップルを生ずるという問題があった。

〔発明の目的〕

本発明の目的は、前述した同期電源の制御遅れ角αの零
点検出の変動分を吸収し、常に変換器量カリツプルの無
いサイリスタ変換器のゲートパルス発生方式を提供する
ことにある。

〔発明の概要〕

本発明の概要は、同期電源のαに０の検出の真の値から
のズレが一定の制御遅れ角指令でサイリスタ変換器を点
弧させると、サイリスタ変換器の電流のリップル値に不
ぞろいを生じせしめるということに着目し、電流リップ
ル値が平衝するように、その平衡分をゲートパルス発生
器の各相ごとの入力にバイアスを加えてやるようにした
ものである。

〔発明の実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第１図は、本発明の一実施例を示す回路図である０本図
は全デジタルサイリスタレオナード制御装置を示したも
のである０図において、１はサイリスタ変換器、２は三
相交流電源、３は負荷、４はシャント、１０はゲートパ
ルス発生器、１１はアナログ／デジタル変換器、１２は
同期検出フィルター、１３は比較器、６０はマイクロプ
ロセッサ、６１はメモリー、６２は割込コントローラ、
６３はデータバスである。負荷３としては、単にモータ
ーばかりでなく、抵抗負荷、電解槽等各種の負荷であっ
てもよい。サイリスタ変換器１は、ｆｆｉ源２に同期し
て、ゲート点弧を行い、出力電圧Ｖｓを調整するもので
ある。Ｗｉ電源同期検出、同期検出フィルター１２と割
込コントローラ（ＩＮＴＣＴＬ）６２で行われ、同期電
源が制御遅れ角αが零のとき、割込み信号７２が発生し
、マイクロプロセッサ（ＢＰＵ）６０は１割込コントロ
ーラ６２の内容を読み出し、零点タイミングとどの相の
零点かを検出する。

この場合、同期検出フィルター（ＳＹＮ’　　ＦＬＹ）
１２はノイズ除去のために必要であり、第２図の構成と
なっている。

即ち、第２図に示すフィルター１２は、ＲＣフィルター
でノイズを除去するもので、この遅れ時間が正確に各相
とも真のα＝０を検出していないと、マイクロプロセッ
サ−６０が各相とも電流等の制御指令に基づく同一α（
指令値）にゲートパルス発生器１０をセットしても、出
力電流工しにバラツキを生ずる。この様子を、第３図と
第４図に示す。第３図は、各相のリップルが零となって
いる、即ち各相が平衝しているので、第１図の各アーム
電流が等しいときを示している。第４図はＷ相が不平衝
のときであり、第１図のＷＮ相アーム電流ＩＷＮが小さ
目、ＩＷＰが太き目となっている様子を示している。本
図は、第１図の負荷３が軽い、電流断続の状態であるが
、電流が連続となっても、同様の傾向となる。要するに
、第３図と第４図は、ＧＰＧに一定に制御遅れ角αを指
令したときの、電源同期検出のズレから生ずる電流リッ
プルである。

前述したような電流不平衝を生じさせないようにするた
め、第２図のＲＣフィルターのＶＲ（可変抵抗器）を微
調して行われているが、これは調整者がシンクロスコー
プ等を用いて調整するため。

多少の調整誤差が伴い、また抵抗やコンデンサーは、経
年変化もあるため、不平衝が必然的に生じてしまう、し
たがって、不平衝が生じないように、再度調整する必要
がある、本発明は、その不平衝を自動的に補正しようと
するものである。

本発明では、そこで前記各アームの検出電流リップルの
バラツキが、不平衡度に一致することに着目し、各相の
ピーク電流を検出し、全アーム電流の加算平均を基準と
し、その値からの偏差に比例した値をゲートパルス発生
器１ｏにバイアス的に、前記不平衝に従った、制御遅れ
角の差分Δαを加える方式と以下に述べる方式とを提供
しようとするものである。

第４図において、不平衡度は、電流断続時は他相の影響
がないことから、 ΔＩ　Ｗ　＝　Ｉｗｐｓ　　ＩＷＮＭ　　　　　　　＝
　（Ｌ）ここでＩｗｐＭはＩｍｐの最大値（ピーク値）
、ＩＷＮＭはＩＷＮの最大値（ピーク値）、である。

このピーク値を得る動作を第５図と第６図を用いて説明
する。

第５図は、第１図のシャント４に流れる電流工しを、Ａ
／Ｄ変換器１１で、次々と変換していく状態であり、そ
のためのフローチャートを第６図に示す。これらのプロ
グラムは、第１図のメモリー６１に記憶されている。第
５図を説明すると、ｗｐの点弧パルスが発生すると、第
１図の割込み７１を発生せしめ、順次Ａ／Ｄ変換器１１
によりＩｗｐの電流値をマイクロプロセッサ−６０を径
由してメモリー６１へ取込む。その取込んだ値から最大
値をマイクロプロセッサ−６０により演算し、求める。

これが、第１式のＩｗｐである。第６図は、そのフロー
チャートであり、ステップ１００で工χ＝Ｏとおく、次
いでｉ　＝　１とする。ステップ１０２において、ステ
ップ前の電流値ＩＸＩ＝１とと現在の電流値工χ五とを
比較し、Ｉｘ＋がＩｘ＋−１より大きければ、ステップ
１０３に移り、その逆ならばステップ１０４に移る。ス
テップ１０３では、Ｉｘ＋　　！ｘ＋−１の変りにおく
。ステップ１０４では、ｉに＋１．とし、これをｉとす
る。そして。

ステップ１０５で、ｉとＮを比較する。このＮはΔすれる。

このようにして、Ｉｘｌの最大値が求まることになる。

ここで、第６図において、ＮはＷＰとＶＮ間の時間から
演算余裕時間を差引いた時間（Ｔｃｙｃ）を、Ａ、　／
　Ｄ変換に要する時間ΔＬで除した値である。すなわち
、Ａ／Ｄ変換の取込み回数となる。

前記の方法をもって、第１式のΔＩｗを求め、次に、ゲ
ートパルス発生−装置入力の制御遅れ角に各相ごとにバ
イアス分を加える。すなわち、Δαｗ　＝＝　ＲＸΔ工
豐　　　　　　　　・・・（２）ただし、Ｒは、を源電
圧、電源％インピーダンス、負荷インピーダンス、ライ
ンインピーダンス等によって決まる定数である。第７図
は、本実施例のうち、Δα賽の補正角を加えた例を説明
するために示す図である。制御角（αＩ）８２は、第１
図においてシャント４の電流検出値と、メジャーループ
の速度制御系から決定される電流指令の差から決定され
る制御遅れ角αあり（一般にこれは電流制御系と呼ばれ
ている）、このα■は、サイリスタ変換器の出力電圧を
線形化するＣ０８−１演算をほどこし位相制御遅れ角α
とし、このαにバイアスとしてΔαＵ、ΔαＶ、Δα豐
を第１式と第２式とから求めた値で加える。もちろん。

Δαυ〜冑はプラス、マイナスに変わる値である。

各アームごとに補正する方式もあり、上記との差は、各
アームごとに加えるので、補正量印加が容易である長所
がある。この第７図のＵ相αからＵＰパルス発生の詳細
フローを第８図に示す。

第８図について説明する。

第８図の演算は、全て第１図のマイクロプロセッサ−の
アキュムレーターＡＣＣを用いて、演算される。

第７図の電流制御系にて演算した、制御遅れ角αが、第
１図のメモリー６１のＭα番地に格納されており、その
αをＡＣＣに移送する（ステップ２００）。次に同様に
ΔαＵを八〇〇に加算（符号術）する（ステップ２０１
）、この値α＋ΔαＵをゲートパルス発生器ＧＰＧＵに
セットしくステップ２０２）、起動する（ステップ２０
３）。これらの動作は、Ｕ相の電源同期割込み信号（第
１８図の７２）により、起動する（割込禁止、解除処理
は省略しである）。ハードウェアは、この時点からスタ
ートし、カウンタの値がゼロとなって、Ｕｐ相パルスを
出力する。この一連の動作は、同期電源割込み信号で常
に起動されている。Ｕ　Ｐとｔ、Ｊ　Ｎは同期電源の極
性で、第７図のアンドケート７５で振り分けられる。即
ちＵ相がプラスのＵ十位相ではＵＰへ、マイナスのＵ−
ではＵ　Ｎへとなる。

で、最大値を検出する方式を説明するために示す図であ
る。

第９図において、ピークホルダー４０は、増幅器ＵＰダ
イオードＤ、コンデンサー〇からなる。

第９図において、シャント４にアーム電流ＩＵＰ〜ＩＮ
Ｎが順次流れる。ピークホルダー４０は、この？ｌ！流
のピーク値をコンデンサーＣにダイオードＤを介してホ
ールドする。Ａ／Ｄ変換器１１１よ、このピーク値をＡ
／Ｄ　Ｌ、、マイクロプロセッサ−６０へ渡す。デジタ
ルアウト（ＤＯ）Ｊｉλは、リセットするスイッチ（Ｓ
Ｗ）１５を寸ノし、コンデンサー〇の電荷を放電する。

このような方式で第５図〜第６図と同等の効果が得られ
、ハードウエアは増加するが、ソフトウェアの負担が軽
くなる。

以上で特に述べなかったが、第２式のΔαｕ　”　ｗを
求める操作は、通常な運転（負荷の電流を制御している
とき）時には、行わない。この操作は、電流を投入した
ときや、試運転のときなど、オフライン時に前もって求
めておくのが制御に負担をかけないために望ましい。さ
らに、この操作をくり返せば経年変化にも対応できる。

また、制御角αの絶対値を正しく求めることは、必ずし
も必要ではない。何故ならば、一般に電流御御系を構成
するので、全相αの誤差は、そのループの中で、オフセ
ットエラとして、吸収されるからである。

本発明の他の例としては、第２式のＲをあらかじめ与え
るのではなく、第２式において、ΔＩｗが零となるよう
に、逆にΔαＷを山登り法的に求める方式が、有効であ
る。この場合、（２）式は、δ　（ΔαＷ）＝（ΣＲ８
）×ΔＩｗ　　　・・・（３）Ｒ＜＜Ｒ１、Ｒ〜ΣＲ１
・・・（４）ただし、δ　（Δαｗ）　　１回の操作で与えるへα豐
の量、Ｒ１は第２式のＲと同じ性質の値であるがＲより
小さく与えておき、段々とＲに近づくことになる。

この場合ΔＩｓはある微小値で打ち切られる。

本実施例によれば、自動的に電源同期のバランスが得ら
れるので１人手による調整と経年変化のない安定した電
流制御系が得られる。

又（１）〜（４）式では各アームのピーク電流（ｔ）’
ｄ　ｔ）、実効値等を用いても同等の効果が得られるか
、ピーク値で行う方式が最もメモリー容量が少ない。

電流検出は、直流側の例で説明したが、ＣＴを用い、交
流側で行っても全く同じ効果が得られる。

本発明の他の実施例は、３相のサイリスタ変換器を用い
て説明したが、単相でも同様の方式で可能であり、また
３相以上の、例えば６相、１２相であっても、各アーム
のピーク値を取り込み、比較しゲートパルス発生器にバ
イアスを加えることにより、同様の効果がある。また、
上記実施例では、ΔＩｗをＩ　ＷＰＮ　−Ｉ　ｗｐｓで
求めたが、６ケ分の平均からのズレで求めても良い。

すなわち。

Ｘ＝ＵＰ、ＵＮ、ＶＰ、ＶＮ、ＷＰ、ＷＮから求めても
よい。

〔発明の効果〕

以上述べたように、本発明によれば、自動的に同期検出
の平衝が得られるので、調整が不要となリコスト低減が
図れかつ、電源投入時に毎回行うようにすれば、部品の
経年変化にも影響されない安定した制御系が構成できる
。

【図面の簡単な説明】

第１図は本発明の実施例の回路を示すブロック図、第２
図は可変抵抗器付ＲＣフィルターの例を示す回路図、第
３図及び第４図は電源の平衡、不平衝の状態を示す波形
図、第５図及び第６図はピーク電流取込み方法を説明す
るために示す波形図及びフローチャート、第７図は本発
明の実施例における制御角αの補正方法を説明するため
に示すブロック図、第８図は実施例における各アームゴ
とのαの補正方式を示すフローチャート、第９図及び第
１０図はピーク電流取込みを説明するために示すブロッ
ク図及び波形図である。１・・・サイリスタ変換器、３・・・負荷、１１・・・
アナログ／デジタル変換器、１２・・・周期検出フィル
ター、１３・・・比較器、６０・・・マイクロプロセッ
サ、６１・・・メモリー、６２・・・割込コントローラ
。

Claims

【特許請求の範囲】

１、電源からの電力を電力変換して負荷に与えるサイリ
スタ変換器と、該サイリスタ変換器からの出力電流を計
測する電流検出器と、電流検出器からの検出信号を取り
込み、これを電流指令とに基づいてゲートパルスを出力
するパルス発生器とを具備したものにおいて、前記電流
検出器からの検出信号から前記サイリスタ変換器の出力
電流のピーク値を求め、このピーク値のバラツキに基づ
いて得た補正制御遅れ角を、前記ゲートパルス発生器の
各アーム及び相のいずれか毎に制御遅れ角αにバイアス
的に加算し、前記ゲートパルス発生器の電源同期の不平
衝を補償したことを特徴とするサイリスタ変換器のゲー
トパルス発生方式。