JPS6244675A - Icテスタ - Google Patents
IcテスタInfo
- Publication number
- JPS6244675A JPS6244675A JP60184493A JP18449385A JPS6244675A JP S6244675 A JPS6244675 A JP S6244675A JP 60184493 A JP60184493 A JP 60184493A JP 18449385 A JP18449385 A JP 18449385A JP S6244675 A JPS6244675 A JP S6244675A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- relay
- terminal
- output
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a)発明の技術分野
この発明はICテスタについてのものであり、さらに詳
しくいえば試験されるICに対しOモードのときでもI
モードのときと同じイノビーダンスに保ち、このICの
出力をコンパレータに忠実に転送することができるIC
テスタに関するものである。
しくいえば試験されるICに対しOモードのときでもI
モードのときと同じイノビーダンスに保ち、このICの
出力をコンパレータに忠実に転送することができるIC
テスタに関するものである。
(bl従来技術と問題点
最初に、従来技術の一例を第2図に示す。
なお、第2図の従来技術については特開昭60−605
72号公報にも記載されている。
72号公報にも記載されている。
第2図の1は、ドライバ回路、2はコンパレータ、3は
試験されるIC(以下、「DUT」という)、4はゲー
ト、5と6はリレー、7と8は端子、9はセレクタ回路
、lOはオア回路、11と12は端rである。
試験されるIC(以下、「DUT」という)、4はゲー
ト、5と6はリレー、7と8は端子、9はセレクタ回路
、lOはオア回路、11と12は端rである。
第2図の端子8にはモード切換信号、端子7には試験用
のパターン信号を人力する。
のパターン信号を人力する。
オア回路10の2つの入力には、端子11からドライバ
イネーブルrHJ信号と、端子12からドライバイネー
ブル「L」信号を加える。
イネーブルrHJ信号と、端子12からドライバイネー
ブル「L」信号を加える。
セレクタ9は3つのスイッチ91〜93を連動して切換
えるスイッチである。
えるスイッチである。
セレクタ9をオンにすると端子94→端r91、端子9
6→端子92、端子98呻端子93が接続される。
6→端子92、端子98呻端子93が接続される。
セレクタ9をオフにすると、その接点はオア回路10側
に接続され、端子95峠端子91、端:r97→端?9
2、端子99→端子93が接続される。
に接続され、端子95峠端子91、端:r97→端?9
2、端子99→端子93が接続される。
DUT3が人力モードのときIモード、出カモj
−1′(DときO−!−−IJと5゛う・DU
T3が双方向性の場合は、リレー5とリレー6をオンに
する。
−1′(DときO−!−−IJと5゛う・DU
T3が双方向性の場合は、リレー5とリレー6をオンに
する。
次に、第3〜第5図を参照して第2図の動作を説明する
。
。
第3図は第2図でのIモードとOモードの1°を理値表
であり、第4図と第5図は第2図番部の仏弓波形図の一
例である。
であり、第4図と第5図は第2図番部の仏弓波形図の一
例である。
セレクタ9がオンで、端子7がrHJのときは、端7−
91=「H」、端子92= rL」となり、ドライバ回
路1の出力■。LJT=VL?−1をDUT3に供する
。この場合、端子98には「H」を入力する。
91=「H」、端子92= rL」となり、ドライバ回
路1の出力■。LJT=VL?−1をDUT3に供する
。この場合、端子98には「H」を入力する。
セレクタ9がオンで端子7が「L」のときは、端子91
=rL」、端子92=rHJとなり、V 0IJT =
VlをDUT3に供給する。
=rL」、端子92=rHJとなり、V 0IJT =
VlをDUT3に供給する。
セレクタ9がオフのときは、yJ−J’llとM −r
12の状態で出力の状態が変化する。端子11=「L」
、端子L2=rL」のときは、端子93=rLJとなり
、Vo、JTはハイイ/ピーダ/スの1大態になる。
12の状態で出力の状態が変化する。端子11=「L」
、端子L2=rL」のときは、端子93=rLJとなり
、Vo、JTはハイイ/ピーダ/スの1大態になる。
端’rll=rHJ、端子12=rLJのときは、端子
91=rHJ、端子92= rLJ 、端’7’93:
「H」となり、ドライバ回路1はイネーブルになる。こ
の状態では、ドライバ出力インピーダンスを介してDU
T3の出力はV□、で終端される。
91=rHJ、端子92= rLJ 、端’7’93:
「H」となり、ドライバ回路1はイネーブルになる。こ
の状態では、ドライバ出力インピーダンスを介してDU
T3の出力はV□、で終端される。
端子り、1=rLJ、端子12=rHJのときは、端f
’91= rLJ 、端子92= rHJ 、端子93
=「H」となり、ドライバ回路1はイネーブルになる。
’91= rLJ 、端子92= rHJ 、端子93
=「H」となり、ドライバ回路1はイネーブルになる。
この状態では、ドライバ出力インピーダンスを介してD
UT3の出力はVLLで終端される。
UT3の出力はVLLで終端される。
第4図と第5図は、それぞれ次のような波形を示したも
のである。
のである。
(ア)は端子8に加えるモード切換信吋の波形、(イ)
は端子7のパターン信号の波形、(つ)はVol、Tの
信シI彼形である。
は端子7のパターン信号の波形、(つ)はVol、Tの
信シI彼形である。
第2図のような従来回路では次のような問題がある。
例えばECLデバイスを測る場合VILで終端する機能
を使うが、デバイスの入力レベルVLLを決定するとデ
バイスの出力負荷条件も無条件に決定され、入出力を分
離して設定することができない。
を使うが、デバイスの入力レベルVLLを決定するとデ
バイスの出力負荷条件も無条件に決定され、入出力を分
離して設定することができない。
(c)発明の目的
この発明は、0モードのときにデバイスの出力負荷条件
を任αに設定でき、ICテスタを0モードにした場合で
も、■モードの場合と同しインピーダンスに保ち、[)
tJT3の出力をコアパレータ2へ忠実に転送すること
ができるICテスタを提供するものである。
を任αに設定でき、ICテスタを0モードにした場合で
も、■モードの場合と同しインピーダンスに保ち、[)
tJT3の出力をコアパレータ2へ忠実に転送すること
ができるICテスタを提供するものである。
(d1発明の実施例
まず、この発明による実施例の構成図を第1図に示す。
第1図は第2図に電流負荷回路13、リレー14を追加
したものである。
したものである。
電流負荷回路13はダイオードブリツノ13A1スイツ
チ13B、13Cおよび定電流回路13D113Eで構
成され、2つのスイッチ138113Cがオンのときダ
イオードブリツノ13AにI LH5ILLの電流が供
給される。
チ13B、13Cおよび定電流回路13D113Eで構
成され、2つのスイッチ138113Cがオンのときダ
イオードブリツノ13AにI LH5ILLの電流が供
給される。
定電流回路13Dからは電流ILLが供給され、定1u
流回路13Eからは電流ILL−1が供給される。
流回路13Eからは電流ILL−1が供給される。
また、ダイオードブリッジ13Aの一端には、第1図の
ように電圧Vりが供給される。
ように電圧Vりが供給される。
第1図の電流負荷回路13は、Vou7 > V’:の
とき、DUT3からI’LI−1の電流を吸い込み、V
oLjT’CVSのときDUT3へILLの電流を送り
出す。
とき、DUT3からI’LI−1の電流を吸い込み、V
oLjT’CVSのときDUT3へILLの電流を送り
出す。
双方向DUT3に対してはリレー5.6.14をオンに
し、ドライバ回路1、コン、<レーク回路2および電流
負荷回路13を同時に接続する。
し、ドライバ回路1、コン、<レーク回路2および電流
負荷回路13を同時に接続する。
1)UT3が■モードのとき、電流負荷回路13のスイ
ッチ138113cはオフにし、ドライノく回路1をI
モードにし、DUT3の入力ビンに端子7からのパター
ン信号によりVLHl”LLを加える。
ッチ138113cはオフにし、ドライノく回路1をI
モードにし、DUT3の入力ビンに端子7からのパター
ン信号によりVLHl”LLを加える。
例として、ECL双方向デバイスに対してDUT3がO
モードのとき端子12にHレベルをセットし、電流負荷
重路13のスイッチ13B、13Cをオフする。このと
き、電流負荷回路13にはVS ’CvCH、VS
(VOL s ILL−1= (VLL−VG 、)
/ ’Ro の条件をセットする。ROはドライ]
バ回路1の出力イノビーダンスである。
モードのとき端子12にHレベルをセットし、電流負荷
重路13のスイッチ13B、13Cをオフする。このと
き、電流負荷回路13にはVS ’CvCH、VS
(VOL s ILL−1= (VLL−VG 、)
/ ’Ro の条件をセットする。ROはドライ]
バ回路1の出力イノビーダンスである。
この場合、Oモードの状態はDUT3の出力ビンに対し
て第6図の回路と等価となり、DUT3の出力負荷条件
はI LMを変えることにより任Δに設定することがで
きる。
て第6図の回路と等価となり、DUT3の出力負荷条件
はI LMを変えることにより任Δに設定することがで
きる。
第6図はI) U T 3が出力ビンのときの一般的な
回路図であり、第6図の15はリレー、16は抵抗負荷
回路である。
回路図であり、第6図の15はリレー、16は抵抗負荷
回路である。
第6図のDUT3から出力を取り出すには、リレー6と
リレー15をオンにし、リレー6とコンパレータ2を介
してDUT3の出力を外ぶくに1反り出す。この場合、
抵抗負荷回路16では抵抗R□を通して電源VTに終端
される。
リレー15をオンにし、リレー6とコンパレータ2を介
してDUT3の出力を外ぶくに1反り出す。この場合、
抵抗負荷回路16では抵抗R□を通して電源VTに終端
される。
第1図の動作原理は次のとおりである。
1) U T 3をR□により■□へ終端したときのD
UT3のII はそれぞれ、 0I−I箋 QL lo、= (VoH−VT )/Rエ ・・・・・・
・・・・・・・・・・・・fl)IOL= (VoL−
VT)/R工・・・・・・・・・・・・・・・・・・(
2)第1図でECLデバイスの例として、 V s <Vos、VS<VOL ILH: (VIL−VH) /Ro゛となるように設
定すれば、そのときのDUT3の■。1−MloLは1
01−1 =(VOH−VIL ) ’/ RO+ I
LH11OL:(vOL−VIL)/RO+ILHとな
り、それぞれ 10H= (V□H−VLL ) /RO+ (VLL
−Vg )/RQ = (Vo、−Vg )/Ro ・・・・・・・・
・・・・・・・・・・(3)!OL = (VoL
VIL) /RQ + (VLL −V5 )
/R6 =(VOL VS ) / Ro ・・・・・・
・・・・・・・・・・・・(4)式(3)、式(4)は
それぞれ抵抗R6による■sへの終端をα味しており、
VS=V工、Ro=R[とすれば、式(り、式(2)と
同しになる。
UT3のII はそれぞれ、 0I−I箋 QL lo、= (VoH−VT )/Rエ ・・・・・・
・・・・・・・・・・・・fl)IOL= (VoL−
VT)/R工・・・・・・・・・・・・・・・・・・(
2)第1図でECLデバイスの例として、 V s <Vos、VS<VOL ILH: (VIL−VH) /Ro゛となるように設
定すれば、そのときのDUT3の■。1−MloLは1
01−1 =(VOH−VIL ) ’/ RO+ I
LH11OL:(vOL−VIL)/RO+ILHとな
り、それぞれ 10H= (V□H−VLL ) /RO+ (VLL
−Vg )/RQ = (Vo、−Vg )/Ro ・・・・・・・・
・・・・・・・・・・(3)!OL = (VoL
VIL) /RQ + (VLL −V5 )
/R6 =(VOL VS ) / Ro ・・・・・・
・・・・・・・・・・・・(4)式(3)、式(4)は
それぞれ抵抗R6による■sへの終端をα味しており、
VS=V工、Ro=R[とすれば、式(り、式(2)と
同しになる。
(e)発明の効果
この発明によれば、デバイスの入出力負荷条件を任へに
設定でき、■モード、Oモードとも同しインピーダンス
で整合をとることができるので、テスタと1)UT3と
の間の信号を忠実に転送することができる。
設定でき、■モード、Oモードとも同しインピーダンス
で整合をとることができるので、テスタと1)UT3と
の間の信号を忠実に転送することができる。
4図而のF!ili!tLな説明
第1図はこの発明による実施例の構成図、第2図は従来
技術の回路図、 第3図は第2図の真理値表を示す図、 第4図と第5図は第2l6部の伝号波形図、第6メlは
I) U T 3が出カビ/のときの回路図。
技術の回路図、 第3図は第2図の真理値表を示す図、 第4図と第5図は第2l6部の伝号波形図、第6メlは
I) U T 3が出カビ/のときの回路図。
l・・・・・・ドライバ回路、2・・・・・・コンパレ
ータ、3・・・・・・1)UT、4・・・・・・ゲート
、5・・・・・・リレー、6・・・・・・リレー、9・
・・・・・セレクタ回路、10・・・・・・オア回路、
13・・・・・・+lil負流回路、13A・・・・・
・ダイオードブリッジ、13B・・・・・・スイッチ、
13c・・・・・・スイッチ、13D・・・・・・定電
流回路、13E・・・・・・定電流回路、14・・・・
・・リレー、15・・・・・・リレー、16・・・・・
・抵抗負荷回路。
ータ、3・・・・・・1)UT、4・・・・・・ゲート
、5・・・・・・リレー、6・・・・・・リレー、9・
・・・・・セレクタ回路、10・・・・・・オア回路、
13・・・・・・+lil負流回路、13A・・・・・
・ダイオードブリッジ、13B・・・・・・スイッチ、
13c・・・・・・スイッチ、13D・・・・・・定電
流回路、13E・・・・・・定電流回路、14・・・・
・・リレー、15・・・・・・リレー、16・・・・・
・抵抗負荷回路。
代理人 弁理士 小 俣 欽 司
第1図
ドライバ回路
第2図
ドライバ回路
コンパレータ
第3図
第4図
vzHで終端
第 5 図
VfLで終端
第 6 図
コンパレータ リレー
2 .6 DUT抵桓負荷回
路 昭和61年8 Jl 19 [1 特許庁長官 黒 ■1 明 雄 殿
;二゛−41、事件の表示 昭和60年特許願第184493号 2、発明の名称 ICテスタ 3゜補正をする者 4F件との関係 特許出願人 住 所 東京都大田区蒲田4丁目19番7号名称 安
藤電気株式会社 代表者 大 城 俊 − 4、代理人 〒144 届 所 東京都大田区蒲田4丁目19番7号安藤電気
株式会社内 氏名−(8402) 弁理士小俣欽司′ :5、補
正命令の日付 自 発 j゛
−16、補正により増加する発明の数 07、補正
の対象 明細書の「発明の詳細な説明」の欄。
路 昭和61年8 Jl 19 [1 特許庁長官 黒 ■1 明 雄 殿
;二゛−41、事件の表示 昭和60年特許願第184493号 2、発明の名称 ICテスタ 3゜補正をする者 4F件との関係 特許出願人 住 所 東京都大田区蒲田4丁目19番7号名称 安
藤電気株式会社 代表者 大 城 俊 − 4、代理人 〒144 届 所 東京都大田区蒲田4丁目19番7号安藤電気
株式会社内 氏名−(8402) 弁理士小俣欽司′ :5、補
正命令の日付 自 発 j゛
−16、補正により増加する発明の数 07、補正
の対象 明細書の「発明の詳細な説明」の欄。
Claims (1)
- 【特許請求の範囲】 1 ドライバ回路、コンパレータ、第1のリレーおよび
第2のリレーをもち、モード切換信号をドライバ回路に
加えることによりドライバ回路をIモードとOモードに
し、Iモードのときはパターン信号をゲート回路、ドラ
イバ回路および第1のリレーを通して試験されるICに
加え、Oモードのときドライバ回路をオフにし、前記I
Cの出力を第2のリレーを通してコンパレータに取り出
すICテスタにおいて、 第3のリレーと、電流負荷回路とを備え、 前記ICが双方向のときは第1のリレー、第2のリレー
および第3のリレーをそれぞれオンにしてドライバ回路
、コンパレータおよび電流負荷回路を同時に前記ICに
接続し、 前記ICがIモードのときは電流負荷回路をオフにし、
ドライバ回路の出力を前記ICに加え、前記ICがOモ
ードのときは電流負荷回路をオンにし、パターン信号を
断にするとともにドライバ回路をオンにし、前記ICの
出力を第2のリレーを通してコンパレータに取り出すと
ともにドライバ回路で終端することを特徴とするICテ
スタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60184493A JPS6244675A (ja) | 1985-08-22 | 1985-08-22 | Icテスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60184493A JPS6244675A (ja) | 1985-08-22 | 1985-08-22 | Icテスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6244675A true JPS6244675A (ja) | 1987-02-26 |
Family
ID=16154140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60184493A Pending JPS6244675A (ja) | 1985-08-22 | 1985-08-22 | Icテスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6244675A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63236190A (ja) * | 1987-03-24 | 1988-10-03 | 株式会社日本コンラックス | 硬貨貯蔵量管理装置及び管理方法 |
JPH11174127A (ja) * | 1997-12-09 | 1999-07-02 | Hitachi Electron Eng Co Ltd | 電子デバイスへの負荷電流出力回路およびicテスタ |
JPH11174128A (ja) * | 1997-12-09 | 1999-07-02 | Hitachi Electron Eng Co Ltd | 電子デバイスへの負荷電流出力回路およびicテスタ |
JP2005265756A (ja) * | 2004-03-22 | 2005-09-29 | Yokogawa Electric Corp | Icテスタ |
-
1985
- 1985-08-22 JP JP60184493A patent/JPS6244675A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63236190A (ja) * | 1987-03-24 | 1988-10-03 | 株式会社日本コンラックス | 硬貨貯蔵量管理装置及び管理方法 |
JPH11174127A (ja) * | 1997-12-09 | 1999-07-02 | Hitachi Electron Eng Co Ltd | 電子デバイスへの負荷電流出力回路およびicテスタ |
JPH11174128A (ja) * | 1997-12-09 | 1999-07-02 | Hitachi Electron Eng Co Ltd | 電子デバイスへの負荷電流出力回路およびicテスタ |
JP2005265756A (ja) * | 2004-03-22 | 2005-09-29 | Yokogawa Electric Corp | Icテスタ |
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