JPS6243750A - 記憶デ−タ処理回路 - Google Patents
記憶デ−タ処理回路Info
- Publication number
- JPS6243750A JPS6243750A JP60182790A JP18279085A JPS6243750A JP S6243750 A JPS6243750 A JP S6243750A JP 60182790 A JP60182790 A JP 60182790A JP 18279085 A JP18279085 A JP 18279085A JP S6243750 A JPS6243750 A JP S6243750A
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- Japan
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- data
- crc
- selector
- register
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ記憶装置に関し、特に記憶データの処理
回路に関する。
回路に関する。
（従来の技術）
従来、この種のデータ処理回路ではＣＲＣデータの生成
とチェックとはそれぞれ独立した回路によシ行われてい
た。
とチェックとはそれぞれ独立した回路によシ行われてい
た。
第２図は、記憶データ処理回路の一例を示すブロック図
である。第２図において、２１は排他的ＯＲゲート、２
２はＣＲＣレジスタ、２５はセレクタ、２４けデータ記
憶部、２５は排他的ＯＲゲート、２６はＣＲＣチェック
レジスタ、２１はＣＲＣチェック回路である。
である。第２図において、２１は排他的ＯＲゲート、２
２はＣＲＣレジスタ、２５はセレクタ、２４けデータ記
憶部、２５は排他的ＯＲゲート、２６はＣＲＣチェック
レジスタ、２１はＣＲＣチェック回路である。
第２図において、複数ビットにより構成された信号線２
０１上の実データはデータ出力部（図示されていない）
より出力され、セレクタ２３へ入力される。このデータ
はさらに排他的ＯＲゲート２１にも入力される。排他的
ＯＲゲート２１から信号線２０２への出力はＣＲＣレジ
スタ２２への格納データとなり、ＣＲＣレジスタ２２へ
格納すれる。ＣＲＣレジスタ２２から信号線２０３への
出力はＣＲＣデータとしてセレクタ２３へ入力される。
０１上の実データはデータ出力部（図示されていない）
より出力され、セレクタ２３へ入力される。このデータ
はさらに排他的ＯＲゲート２１にも入力される。排他的
ＯＲゲート２１から信号線２０２への出力はＣＲＣレジ
スタ２２への格納データとなり、ＣＲＣレジスタ２２へ
格納すれる。ＣＲＣレジスタ２２から信号線２０３への
出力はＣＲＣデータとしてセレクタ２３へ入力される。
一方、ＣＲＣデータは排他的ＯＲゲート２ＩＣ）い捷一
方の入力端子・＼も入力される。セレクタ２３から信号
線２０４への出力はデータ記憶部２４へ入力される。
方の入力端子・＼も入力される。セレクタ２３から信号
線２０４への出力はデータ記憶部２４へ入力される。
データ記憶部２４から信号線２０７への出力は、排他的
ＯＲゲート２５へ入力される。排他的ＯＲゲート２５か
ら信号線２０５への出力はＣＲＣチェックレジスタ２６
へ格納データとして入力される。ＣＲＣチェックレジス
タ２６から信号線２０５への出力は排他的ＯＲゲート２
５のいま一方の入力端子に加えられるとともに、ＣＲＣ
チェック回路２７にも入力される。
ＯＲゲート２５へ入力される。排他的ＯＲゲート２５か
ら信号線２０５への出力はＣＲＣチェックレジスタ２６
へ格納データとして入力される。ＣＲＣチェックレジス
タ２６から信号線２０５への出力は排他的ＯＲゲート２
５のいま一方の入力端子に加えられるとともに、ＣＲＣ
チェック回路２７にも入力される。
以下に、ＣＲＣチェックレジスタ２６を使用シたデータ
処理を説明する。
処理を説明する。
実際に、データ処理に用いられる複数の実データの最後
に、実データの同一 ビットの排他的論理和を求めたＣ
ＲＣデータを付加して記憶させることにより、データ記
憶部２４の内部のデータ誤りに対して、簡単な処理によ
りデータの復旧が可能となる。すなわち、ＣＲＣデータ
は、実データの同一ビット位置の排他的論理和を求める
ことにより生成される。したがって、データ記憶部２４
から読出した実データおよびＣＲＣデータの同一ビット
の排他的論理和の値が全ビットにわたって“０”であれ
ばデータ誤りの存在しないことが検出できる。さらに、
％ＯＩではない場合には誤りを含むデータと、読出した
データより生成したＣＲＣデータとの排他的論理和を再
度束めることにより、誤りを訂正できる。第３図は斯か
るデータの実例を示す説明図であシ、第８図（ａ）は誤
りがない場合、第８図（ｂ）は誤りがある場合を示すも
のである。
に、実データの同一 ビットの排他的論理和を求めたＣ
ＲＣデータを付加して記憶させることにより、データ記
憶部２４の内部のデータ誤りに対して、簡単な処理によ
りデータの復旧が可能となる。すなわち、ＣＲＣデータ
は、実データの同一ビット位置の排他的論理和を求める
ことにより生成される。したがって、データ記憶部２４
から読出した実データおよびＣＲＣデータの同一ビット
の排他的論理和の値が全ビットにわたって“０”であれ
ばデータ誤りの存在しないことが検出できる。さらに、
％ＯＩではない場合には誤りを含むデータと、読出した
データより生成したＣＲＣデータとの排他的論理和を再
度束めることにより、誤りを訂正できる。第３図は斯か
るデータの実例を示す説明図であシ、第８図（ａ）は誤
りがない場合、第８図（ｂ）は誤りがある場合を示すも
のである。
次に、上記構成の動作概要を説明する。
実データが信号線２０１上に入力されるごとにＣＲＣレ
ジスタ２２は信号線２０２上のデータを取込んで格納す
るものとする。この場合、実データのすべてがセレクタ
２５から信号線２０４を介してデータ記憶部２４へ記憶
データとして出力された後、セレクタ２３０入力を切換
え、ＣＲＣレジスタ２２から信号線２０３上への出力を
セレクタ２３を介して信号線２０４上の信号として出力
することによりデータ記憶部２４には実データとＣＲＣ
データとが記憶される。
ジスタ２２は信号線２０２上のデータを取込んで格納す
るものとする。この場合、実データのすべてがセレクタ
２５から信号線２０４を介してデータ記憶部２４へ記憶
データとして出力された後、セレクタ２３０入力を切換
え、ＣＲＣレジスタ２２から信号線２０３上への出力を
セレクタ２３を介して信号線２０４上の信号として出力
することによりデータ記憶部２４には実データとＣＲＣ
データとが記憶される。
データ記憶部２４から信号線２０７ヘデータが乗せられ
るごとにＣＲＣチェックレジスタ２６はその入力を格納
するものとする。データ記憶部２４から実データおよび
ＣＲＣデータがすべて出力され、ＣＲＣチェックレジス
タ２６に格納すれた時点で、ＣＲＣチェック回路２７に
よ、！１）ＣＲＣチェックレジスタ２６の内容が％０１
であることを確認すればデータの誤りが検出できる。さ
らに、ＣＲＣチェックレジスタ２６の内容をみることに
より、データ誤りの訂正が可能である。
るごとにＣＲＣチェックレジスタ２６はその入力を格納
するものとする。データ記憶部２４から実データおよび
ＣＲＣデータがすべて出力され、ＣＲＣチェックレジス
タ２６に格納すれた時点で、ＣＲＣチェック回路２７に
よ、！１）ＣＲＣチェックレジスタ２６の内容が％０１
であることを確認すればデータの誤りが検出できる。さ
らに、ＣＲＣチェックレジスタ２６の内容をみることに
より、データ誤りの訂正が可能である。
ここで、ＣＲＣレジスタ２２とＣＲＣチェックレジスタ
２６とは同じ回路である。
２６とは同じ回路である。
（発明が解決しようとする問題点）
上述した従来の記憶データ処理回路では、ＣＲＣ生成手
段としてのＣＲＣレジスタとＣＲＣチェック手段として
のＣＲＣチェックレジスタトヲ独立して備えているため
、回路量が多くなるという欠点があった。
段としてのＣＲＣレジスタとＣＲＣチェック手段として
のＣＲＣチェックレジスタトヲ独立して備えているため
、回路量が多くなるという欠点があった。
本発明の目的は、ＣＲＣ生成手段とＣＲＣチェック手段
とを一つの回路で実現させることにより上記欠点を除去
し、回路を簡略化して構成した記憶データ処理回路を提
供することにある。
とを一つの回路で実現させることにより上記欠点を除去
し、回路を簡略化して構成した記憶データ処理回路を提
供することにある。
（問題点を解決するための手段）
本発明による記憶データ処理回路は、複数ビットより成
る複数の実データと、複数の実データ間での同一ビット
の排他的論理和により求めたＣＲＣデータとを取扱うデ
ータ記憶装置に使用される記憶データ処理回路であって
、データ記憶部と、第１のセレクタと、ＣＲＣレジスタ
と、ＣＲＣすニック回路と、第２のセレクタとを具備し
て構成したものである。
る複数の実データと、複数の実データ間での同一ビット
の排他的論理和により求めたＣＲＣデータとを取扱うデ
ータ記憶装置に使用される記憶データ処理回路であって
、データ記憶部と、第１のセレクタと、ＣＲＣレジスタ
と、ＣＲＣすニック回路と、第２のセレクタとを具備し
て構成したものである。
データ記憶部は入力されたデータを記憶するとともに、
記憶されているデータを記憶データトシて出力すること
ができるものである。
記憶されているデータを記憶データトシて出力すること
ができるものである。
第１のセレクタは、実データと記憶データとを入力し、
いずれか一方を出力するためのものである。
いずれか一方を出力するためのものである。
ＣＲＣレジスタは、初期値を％ＱＩとして第１のセレク
タからデータが出力されるごとに第１のセレクタの出力
と、直前に格納きれた格納データとの排他的論理和を求
めて新しい格納データとして格納するとともに、格納さ
れているデータをＣＲＣデータとして出力するためのも
のである。
タからデータが出力されるごとに第１のセレクタの出力
と、直前に格納きれた格納データとの排他的論理和を求
めて新しい格納データとして格納するとともに、格納さ
れているデータをＣＲＣデータとして出力するためのも
のである。
ＣＲＣチェック回路は、ＣＲＣデータのすべてのビット
が“０”であることをチェックするためのものである。
が“０”であることをチェックするためのものである。
第２のセレクタは、実データとＣＲＣデータと？入力し
、いずれか一方をデータ記憶部への入力データとして出
力するためのものである。
、いずれか一方をデータ記憶部への入力データとして出
力するためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による記憶データ処理回路の一実施例
を示すブロック図である。＠１図において、１は第１の
セレクタ、２は排他的ＯＲゲート、３はＣＲＣレジスメ
、４は第２のセレクタ、５はＣＲＣチェック回路、６ｉ
ｉデ一タ記憶部である。
を示すブロック図である。＠１図において、１は第１の
セレクタ、２は排他的ＯＲゲート、３はＣＲＣレジスメ
、４は第２のセレクタ、５はＣＲＣチェック回路、６ｉ
ｉデ一タ記憶部である。
第１図において、第１のセレクタ１は本発明の特徴であ
るＣＲＣレジスタ２への入力データを決定するためのも
のであり、ＣＲＣ生成時には信号線“０”上のデータを
選択し、ＣＲＣチェック時には信号線１０６上のデータ
を選択する。排他的ＯＲゲート２は、第２図における排
他的ＯＲゲー）２１．２６と同様な作用をするものであ
る。ＣＲＣレジスタ３は第２図におけるＣＲＣレジスタ
２２、またはＣＲＣチェックレジスタ２６と同様な作用
をするものである。第２のセレクタ４は、第２図のセレ
クタ２３と同様な作用をするものである。ＣＲＣチェッ
ク回路５は、第２図のＣＲＣチェック回路２１と同様な
作用をするものである。
るＣＲＣレジスタ２への入力データを決定するためのも
のであり、ＣＲＣ生成時には信号線“０”上のデータを
選択し、ＣＲＣチェック時には信号線１０６上のデータ
を選択する。排他的ＯＲゲート２は、第２図における排
他的ＯＲゲー）２１．２６と同様な作用をするものであ
る。ＣＲＣレジスタ３は第２図におけるＣＲＣレジスタ
２２、またはＣＲＣチェックレジスタ２６と同様な作用
をするものである。第２のセレクタ４は、第２図のセレ
クタ２３と同様な作用をするものである。ＣＲＣチェッ
ク回路５は、第２図のＣＲＣチェック回路２１と同様な
作用をするものである。
データ記憶部６は第２図のデータ記憶部２４と同様な作
用をするものである。信号線“０”上のデータは、第２
図における信号線２０１上のデータと同様である。信号
線１０５上のデータは同じく信号線２０２上のデータと
同様であシ、信号線１０６上のデータは同じく信号線２
０７上のデータと同様である。
用をするものである。信号線“０”上のデータは、第２
図における信号線２０１上のデータと同様である。信号
線１０５上のデータは同じく信号線２０２上のデータと
同様であシ、信号線１０６上のデータは同じく信号線２
０７上のデータと同様である。
以下、上記構成による記憶データ処理回路の動作を説明
する。
する。
データ記憶部６に対してデータを出力する場合には、信
号線“０”を介して第１のセレクタ１に入力することに
よシ第２図における排他的ＯＲゲート２１、ＣＲＣレジ
スタ２２、ならびに第２のセレクタ４の動作とまったく
同様な動作をすることができる。データ記憶部６よりデ
ータを入力する場合には、第１のセレクタ１を信号線１
０６の側へ切換える。この場合には、＠２図における排
他的ＯＲゲート２５、ＣＲＣチェックレジスタ２６、な
らびにＣＲＣチェック回路２７の動作とまったく同様な
動作が可能である。
号線“０”を介して第１のセレクタ１に入力することに
よシ第２図における排他的ＯＲゲート２１、ＣＲＣレジ
スタ２２、ならびに第２のセレクタ４の動作とまったく
同様な動作をすることができる。データ記憶部６よりデ
ータを入力する場合には、第１のセレクタ１を信号線１
０６の側へ切換える。この場合には、＠２図における排
他的ＯＲゲート２５、ＣＲＣチェックレジスタ２６、な
らびにＣＲＣチェック回路２７の動作とまったく同様な
動作が可能である。
（発明の効果）
以上説明したように本発明は ＣＲＣ生成手段とＣＲＣ
チェック手段とを一つの回路で実現させることにより、
約１／２に回路量を減することができるという効果があ
る。
チェック手段とを一つの回路で実現させることにより、
約１／２に回路量を減することができるという効果があ
る。
第１図は、本発明による記憶データ処理回路の一実施例
を示すブロック図である。 第２図は、従来技術による記憶データ処理回路の一例を
示すブロック図である。 第８図は、ＣＲＣによる誤り訂正を示す説明図である。 １．４．２３・・拳セレクタ ２．２１．２６・・・排他的ＯＲゲート３．２！・・・
ＣＲＣレジスタ ６．２７・Φ・ＣＲＣチェック回路 ６．２４・・・データ記憶部 ２６・・・ＣＲＣチェックレジスタ “０”〜１０６．２０１〜２０１・・・信号線才１図 第２図 ２、： ａ） ５”−り際２ｒＪ乙 ′−Ｖ／′ｈ
を示すブロック図である。 第２図は、従来技術による記憶データ処理回路の一例を
示すブロック図である。 第８図は、ＣＲＣによる誤り訂正を示す説明図である。 １．４．２３・・拳セレクタ ２．２１．２６・・・排他的ＯＲゲート３．２！・・・
ＣＲＣレジスタ ６．２７・Φ・ＣＲＣチェック回路 ６．２４・・・データ記憶部 ２６・・・ＣＲＣチェックレジスタ “０”〜１０６．２０１〜２０１・・・信号線才１図 第２図 ２、： ａ） ５”−り際２ｒＪ乙 ′−Ｖ／′ｈ
Claims (1)
- 複数ビットより成る複数の実データと前記複数の実デー
タ間での同一ビットの排他的論理和により求めたＣＲＣ
データとを取扱うデータ記憶装置に使用される記憶デー
タ処理回路であつて、入力されたデータを記憶するとと
もに、記憶されているデータを記憶データとして出力す
ることができるデータ記憶部と、前記実データと前記記
憶データとを入力し、いずれか一方を出力するための第
１のセレクタと、初期値を“０”として前記第１のセレ
クタからデータが出力されるごとに前記第１のセレクタ
の出力と、直前に格納された格納データとの排他的論理
和を求めて新しい格納データとして格納するとともに、
前記格納されているデータを前記ＣＲＣデータとして出
力するためのＣＲＣレジスタと、前記ＣＲＣデータのす
べてのビットが“０”であることをチェックするための
ＣＲＣチェック回路と、前記実データと前記ＣＲＣデー
タとを入力し、いずれか一方を前記データ記憶部への入
力データとして出力するための第２のセレクタとを具備
して構成したことを特徴とする記憶データ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182790A JPS6243750A (ja) | 1985-08-20 | 1985-08-20 | 記憶デ−タ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182790A JPS6243750A (ja) | 1985-08-20 | 1985-08-20 | 記憶デ−タ処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6243750A true JPS6243750A (ja) | 1987-02-25 |
Family
ID=16124465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182790A Pending JPS6243750A (ja) | 1985-08-20 | 1985-08-20 | 記憶デ−タ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243750A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525812A (en) * | 1978-08-08 | 1980-02-23 | Panafacom Ltd | Writing system for error correction code |
-
1985
- 1985-08-20 JP JP60182790A patent/JPS6243750A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525812A (en) * | 1978-08-08 | 1980-02-23 | Panafacom Ltd | Writing system for error correction code |
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