JPS6243586B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はフアクシミリ送信機の符号速度変換回
路に関する。

近年の高速フアクシミリ送信機では、原稿を読
取走査して得た画信号モデイフアイド・ホフマン
符号の如き適当な二値信号に圧縮符号化し、その
符号化信号を受信機側に伝送するようにしてい
る。

その際、符号化信号を直接順次変調して伝送す
る、即ち、画信号の符号化から伝送までをリアル
タイムで行う−ことはかなり高度な技術を必要と
するため、最近では高速で符号化して得た信号を
一旦バツフアメモリに収納し、後にその符号化信
号を低定速で読出して伝送する所謂符号バツフア
方式が賞用されている。

しかしながら、従来の符号バツフア方式では、
一般に、バツフアメモリの書込みと読出しの制御
のために、やや複雑な回路が要求されていた。一
例を挙げれば、バツフアメモリの書込みと読出し
をそれぞれ数ビツトずつまとめて行う方式がそれ
である。つまり符号化回路はバツフアメモリの内
容を調べ、このメモリに書込まれた符号のうちま
だ読出されていない符号が所定ビツト数以下であ
る場合に、新たな符号を数ビツト同時に書込み、
また、読出しについても数ビツトずつ同時に行
い、その読出された符号を順次１ビツトずつモデ
ムに送り込むものである。しかし、この方法で
は、バツフアメモリの書込み側にシリアル・パラ
レル変換回路が、且つ、読出し側にパラレル・シ
リアル変換回路が必要であり、且つ、バツフアメ
モリに比較的大容量のものを使用しなければなら
ず、しかも符号化回路にバツフアメモリの書込み
制御のために大きな負担がかかると云う欠点があ
つた。

一方、これに代る方法として、各１ライン分の
符号化信号をそれぞれ書込むためのメモリを数ラ
イン分用意し、読出しを行なわれていないメモリ
に対して符号化回路から導出された新たな符号化
信号を書込むと云うように、各メモリの書込みと
読出しを順次ローテーシヨンさせて行う方法があ
る。しかし、モデイフアイド・ホフマン符号の如
き圧縮化符号では一ライン分の符号長が一定とな
らないため、このような場合には予測される１ラ
イン分の最大符号長に相当する容量を有するバツ
フアメモリを使用しなければならず、従つて、バ
ツフア回路の全体の容量が先の場合よりも遥かに
増大し、しかも、その各メモリの制御のための回
路がかなり複雑になると云う欠点があつた。

そこで、本発明は書込み及び読出しを１ビツト
ずつシリアルに行うように構成した比較的小容量
のバツフアメモリを使用し、しかも、回路構成が
簡単で且つ制御の容易な符号速度変換回路を提案
するものである。

以下、本発明の詳細を図面を参照して説明す
る。

第１図に於いて、１は図示しないシフトレジス
タ等によつてシリアル・パラレル変換されて導出
された二値画信号及びライン同期信号をモデイフ
アイド・ホフマン符号の如き適当な符号化信号に
圧縮符号化する符号化回路であり、２は高速（一
定速度でない）で符号化されたその符号化信号を
低定速に変換する本発明による符号速度変換回
路、３はその低定速変換されて導出された符号化
信号をサンプリングしたのち変調して受信機側に
伝送する変復調回路（モデム）である。

前記符号化速度変換回路２は概ね次のように構
成される。即ち、４は前記符号化回路１から導出
される符号化信号Ａが書込まれるRAMからなる
バツフアメモリであり、このメモリには上記信号
Ａに同期した高速クロツクＢのインバータ５によ
る反転出力が書込制御入力として印加されるよ
うになつている。

また、６は上記反転出力でカウントアツプさ
れることによつて前記メモリ４の書込アドレスを
順次指定して行く第１アドレスカウンタであり、
７は前述のモデム３から導出される低定速クロツ
クＧでカウントアツプされることによつて前記メ
モリ４の読出アドレスを指定して行く第２アドレ
スカウンタである。この第１第２カウンタ６，７
は何れもリングカウンタで構成されており、その
各出力は前記高速クロツクＢのハイ、ローに応じ
て切換えられるマルチプレクサ８によつて交互に
導出されて前記メモリ４のアドレス入力となる。
また、第１第２カウンタ６，７のこの各出力はコ
ンパレータ９の二入力として導入される。そし
て、この二入力が一致した時に上記コンパレータ
は出力を呈し、それによつて符号化回路１の符号
化動作が一時休止されるようになつている。

一方、前記メモリ４から導出された符号化信号
はＤフリツプ・フロツプ１０によつて一旦ラツチ
される構成となつており、その際、上記フリツ
プ・フロツプ１０のＴ端子には前記高速クロツク
Ｂを一入力とし該クロツクよりも更に高速のクロ
ツクＥを他入力とするオアゲート１１の出力Ｆが
印加されるようになつている。

次に、斯る回路の動作を第２図のタイムチヤー
トに則して説明する。

今、符号化回路１の出力信号Ａが第２図のよう
になつており、t₀時に例えばメモリ４の12番地か
ら書込みが始まるとすると、上記信号Ａ即ち
〔101101001〕がt₃時に至るメモリ４の20番地まで
の間に書込まれ、第１アドレスカウンタ６によつ
て指定される上記メモリ４の書込アドレス（第２
図参照）はt₃直後は21番地となつている。

一方第２アドレスカウンタ７で指定される上記
メモリ４の読み出しアドレスモデム３から供給さ
れるクロツクＧによつて、前述の符号化回路１の
動作とは、非同期にカウントアツプされており、
t₁時点で例えば21番地になつたとすると、次のク
ロツクＧの立上りであるt₄時点で22番地になるま
では、21番地の状態が維持される。

従つて、t₁〜t₄期間は21番地に記憶されている
符号（第２図では“１”）が符号の書き込み状態
でない期間、即ち、クロツクＢがローの期間に読
み出されることになる。第２図Ｄはその読み出さ
れた信号である。ただし、クロツクＢがハイの期
間はメモリ４への書き込み状態であるので、メモ
リーの一般的性質からして高インピーダンスとな
り、正しく読み出される状態でないことを示して
いる（第２図斜線部分参照。） さて、上記メモリ４の出力信号Ｄをモデム３に
与えれば良いのであるが、前述のように、モデム
のクロツクＧは符号化回路１の動作とは非同期で
あるので、符号化回路１がバツフアメモリ４に書
き込みを行なつている期間にモデム３がメモリ４
の出力信号Ｄをサンプリングしてとり込もうとす
ると、不都合が生じることになる。

そこで、符号の書き込みクロツクＢとクロツク
Ｂよりも充分高速のクロツクＥをオアゲート１１
を通して得られるクロツクＦをクロツク入力とす
るＤフリツプフロツプ１０のＤ入力にメモリ４の
出力信号Ｄを接続するのである。

Ｄフリツプフロツプ１０はクロツクＦの立上り
でメモリ４の出力信号Ｄをラツチするので、第２
図で示す出力信号Ｄの斜線部分の高インピーダン
ス状態はその出力信号Ｈにおいては、反映される
ことなく、t₁〜t₄期間にわたつてこの場合の正し
い符号である“１”が保証される。

この出力信号Ｈは一般にモデム３内でクロツク
Ｇの立下り、すなわち、t₂時にサンプリングされ
た後変調されて送出される。

次にt₃直後では、メモリ４の書込アドレス（第
２図参照）が前述の如く21番地になるため、コ
ンパレータ９の出力Ｃがハイとなり、それによつ
て符号化回路１の以後の符号化動作が一旦休止さ
れる。このため、上記コンパレータ９の出力Ｃが
再びローとなるまでメモリ４の書込みも休止する
ことになる。

本実施例では、メモリ４への書き込みが終了し
た後、書き込みアドレスがカウントアツプされる
ようになつているだけであり、その結果書き込み
アドレスが読み出しアドレスに一致したとして
も、そのアドレスでの書き込みは休止されるの
で、まだ読み出されていない符号が書き換えられ
るおそれはない。

そして、t₄時にクロツクＧによつて第２アドレ
スカウンタ７がカウントアツプしてメモリ４の読
出アドレス（第２図Ｇ参照）が22番地になると、
コンパレータ９の出力Ｃがローとなるため、符号
化回路１の動作が再開され、信号Ａの
〔101101001〕の次に導出された〔１〕がt₅時点で
メモリ４の21番地に書込まれることになる。

以後は同様にしてメモリ４から読出された信号
Ｄがモデム３に送られることになる。

このようにしてメモリ４への書込みと読出しが
行なわれて行くが、その書込アドレスと読出アド
レスがそれぞれ最高番地に達すると、第１第２ア
ドレスカウンタ６，７がリングカウンタで構成さ
れていることにより、上記各アドレスはそれぞれ
切めの例えば０番地に戻り、以後、引続いて動作
して行く訳である。

なお、第２図の動作モデルでは、書込アドレス
が一まわり先行して読出アドレスに追いついた場
合を特に示したが、このような状態になるまでは
書込アドレスが常に先行し、これを読出アドレス
が追いかけるようになつており、通常はこのよう
なモードで動作している。

以上の如く本発明の符号速度変換回路では、バ
ツフアメモリの空番地を検出して、その空番地に
符号化回路の出力信号を書込んで行くようにして
いるので、上記メモリには予測される１ライン分
の最大符号長よりも充分小さな容量のものを使用
でき、また、複雑な制御を必要としないため回路
構成も簡単であり、しかも、１ライン当りの符号
化速度を低減できると云う利点がある。

【図面の簡単な説明】

第１図は本発明による符号速度変換回路の一実
施例を示し、第２図はその動作タイムチヤートで
ある。 ２；符号速度変換回路、４；バツフアメモリ、
６；第１カウンタ、７；第２カウンタ、９；コン
パレータ、１０；ラツチ回路。

Claims (1)

1. 【特許請求の範囲】 １ 画信号を高速で圧縮符号化し、その符号化信
   号を低定速変換して送出するようにしたフアクシ
   ミリ送信機に於いて、 前記符号化信号が書込まれるバツフアメモリ
   と、該メモリの書込アドレスを前記符号化信号に
   同期した高速クロツクによつて指定するリングカ
   ウンタからなる第１カウンタと、 前記メモリの読出アドレスを低定速のクロツク
   によつて指定するリングカウンタからなる第２カ
   ウンタと、 前記高速クロツクに応答して前記第１第２カウ
   ンタの出力を交互に前記メモリのアドレス端子に
   印加するマルチプレクサと、 前記第１第２カウンタの出力の一致検出出力に
   よつて前記符号化動作を休止せしめるコンパレー
   タと、 前記メモリから読出された符号化信号をその読
   出期間に供給される前記高速クロツクより更に高
   速のクロツクによつてラツチする回路を備え、 前記ラツチ回路から低定速変換された符号化信
   号を得るようにしたフアクシミリ送信機の符号速
   度変換回路。