SU1485412A1

SU1485412A1 - Кодек факсимильных сигналов

Info

Publication number: SU1485412A1
Application number: SU874287482A
Authority: SU
Inventors: Valentin I Golosnoj; Gennadij F Balkin; Aleksandr G Zajchenko; Vyacheslav S Lyashevich; Mikhail N Sapunkov
Original assignee: Golosnoj Valentin; Gennadij F Balkin; Aleksandr G Zajchenko; Vyacheslav S Lyashevich; Mikhail N Sapunkov
Priority date: 1987-07-20
Filing date: 1987-07-20
Publication date: 1989-06-07

Description

Изобретение относится к вычислительной технике и технике связи.

Его использование в системах передачи изображений, текстов и т.п. дозво²

ляет повысить быстродействие. Кодек состоит из передающей стороны 1, приемной стороны 2 и канала 3 связи. Передающая сторона 1 содержит кодер 4 длин серий, блок 5 буферной памяти, кодер 6 Хаффмена и преобразователь 7 параллельного кода в последовательный, приемная сторона 2 содержит преобразователь 9 последовательного кода в параллельный, декодер 10 Хаффмена, блок 11 буферной памяти и декодер 12 длин серий. Благодаря введению блоков 8, 13 управления и соответствующим включениям блоков 5 и 11 в кодеке обеспечивается параллельная запись безызбыточной информации. 2 з.п ф-лы, 1 ил.

3

1485412

4

Изобретение относится к вычислительной технике и технике связи и. может быть использовано в системах передачи изображений, текстов и т.п.

Цель изобретения - повышение быстродействия.

На чертеже изображена блок-схема кодека.

Кодек факсимильных сигналов со с- ·)θ тоит из передающей стороны 1, приемной стороны 2 и канала 3 связи, передающая сторона 1 содержит кодер 4 длин серий, блок 5 буферной памяти кодер 6 Хаффмена, преобразователь 7 15

параллельного кода в последовательный и блок 8 управления. Приемная сторона 2 содержит преобразователь 9 последовательного кода в параллельный, декодер Ю Хаффмена, блок 11 20

буферной памяти, декодер 12 длин серий и блок 13 управления. На фиг, 1 обозначены информационный вход 14, вход 15 синхронизации передающей стороны 1, вход 16 синхронизации при-25 емной стороны 2, управляющий выход 17 передающей стороны 1, информационный и управляющий выходы Г8, 19 приемной стороны 2,

Кодер 4-длин серий, кодер 6 и де- 30 кодер 10 Хаффмена и декодер 12 длин серий. могут быть выполнены, как в [1,2]. В частности, кодер 6 и декодер 10 Хаффмена реализуются на программируемом ПЗУ. 35

Блок 8 управления передающей стороны 1 содержит формирователь 20 адреса, формирователь 21 сигналов считывания, индикатор 22 недополнения памяти и индикатор 23 переполне- до ния памяти» Блок 13 управления приемной стороны 2 содержит формирователь 24 адреса, формирователь 25 сигналов записи-считывания и индикатор 26 недополнения памяти. Формировате- 45 ли 20 и 24 адреса могут быть выполнены на счетчиках и коммутаторе.

Формирователи 21 и 25 реализуются на триггерах с логическими элементами. Индикаторы 22 и 26 недополнения могут быть выполнены на счетчиках, дешифраторах и триггерах с логическими элементами^, Индикатор 23 переполнения памяти -’ счетчик и дешифратор.

Кодек факсимильных сигналов рабо- 55 тает следующим образом.

С выхода.сканирующего (анализирующего) устройства считывающего аппарата продискретизированный видеосигнал в виде чередующихся белых и черных серий элементов изображения поступает на вход 14 кодера 4 длин серий, который реализует операцию по подсчету длины текущей серии элементов изображения и преобразованию ее <в двоичное η-разрядное слово. Все η разрядов этого слова в параллельном коде поступают на вход блока 5 буферной памяти вместе с маркером конца строки. Кроме того, на вход блока 8 от управляющего выхода кодера 4 поступает сигнал перехода серии единиц в нулевую серию и наоборот, который является сигналом записи, будет формирующим сигнал на первом выходе блока 8 (формирователя 20). Одновременно по мере считывания информации в канал 3 связи осуществляется считывание двоичных кодовых с слов в параллельном коде на информационные входы кодера 6 Хаффмена, Управляется процесс считывания информации с блока 5 по сигналу с управляющего выхода преобразователя 7. Кодер 6 Хаффмена осуществляет операцию по преобразованию равномерного двоичного кода длин серий в неравномерный (безызбыточный) код длин серий в соответствии с кодовыми таблицами, записанными в нем; С информационных выходов кодера 6 Хаффмена кодовые комбинации Хаффмена, дополненные нулями до максимального значения, в параллельном коде поступают на первые информационные входы преобразователя 7.параллельного кода в последовательный. Одновременно на вторые информационные входы преобразователя 7 поступает информация с кодера 6 о действительной длине кодовой комбинации. Процесс считывания информации с кодера 6 Хаффмена осуществляется по сигналу, подаваемому на его разрешающий вход с управляющего выхода преобразователя 7.. С информационного выхода преобразователя 7 кодовые комбинации Хаффмена в последовательном коде считываются в канал 3 связи с канальной частотой

(сигнал считывания в канал на входе 15). На приемной стороне 2 осуществляется обратное преобразование видеосигнала по сигналам записи информации из канала (с входа 16), сигналу записи с декодера 10 и сигналу считывания с декодера 12. Декодированная информация снимается с выхода 18

6

£ 14854

Сигнал на выходе 17 появляется при переполнении блока 5 и служит для остановки развертывающего устройства считывающего аппарата на той же строке. Сигнал с индикатора 22 по- ⁵дается на стробирующий вход кодера 6, разрешая его работу по формированию кодовой комбинации балласта на время опустошения блока 5. -|θ

Сигнал на выходе 19 свидетельствует о том, что блок 11 опустошен, и служит для задержки приемного развертывающего устройства на той же строке. 15

Таким образом, благодаря параллельной записи в памяти передающей и приемной стороны кодов длин серий в рассматриваемом кодеке повышается быстродействие. 20

Claims

Формула изобретения

1. Кодек факсимильных сигналов, содержащий на передающей стороне ко- 25 дер длин серий, вход которого я. ется информационным входом передающей стороны, блок буферной памяти, кодер Хаффмена, первые и вторые выходы которого соединены с одноименным- зд ми информационными входами преобразователя параллельного кода в последовательный, вход синхронизации которого является входом синхронизации передающей стороны, на приемной сто-, роне - преобразователь последовательного кода в параллельный, вход синхронизации которого является входом синхронизации приемной стороны, выходы преобразователя последовательного кода в параллельный подключены к входам декодера Хаффмена, управляющий выход которого соединен с управляющим входом преобразователя последовательного кода в параллельный, блок буферной памяти и декодер длин серий, информационный выход которого является информационным выходом приемной стороны, информационный выход передающей стороны через канал связи подключен к информационному входу приемной стороны, отличающийся тем, что, с целью повышения быстродействия, на передающей стороне введен блок управления, первые информационные выходы кодера длин серий соединены с первыми информационными входами блока буферной памяти, второй информационный выход кодера

,2

длин серий подключен к второму информационному входу блока буферной памяти и первому входу блока 'управления, первый, вторые и третий выходы которого соединены соответственно с входом разрешения записи, адресными входами и входом разрешения считывания блока буферной памяти,первые выходы которого подключены к информационным входам кодера Хаффмена, второй выход блока буферной памяти соединен с входом синхронизации кодера Хаффмена и вторым входом блока управления, четвертый выход которого подключен к стробирующему входу кодера Хаффмена, управляющий выход преобразователя параллельного кода в последовательный соединен с входом разрешения кодера Хаффмена и третьим входом блока управления, управляющий выход кодера длин серий подключен к четвертому входу, блока управления, пятый выход которого и информационный выход преобразователя параллельного кода в последовательный являются соответственно управляющим и информационным выходами передающей стороны, на приемной стороне введен блок управления, информационный вход преобразователя последовательного кода в параллельный является информационным входом приемной стороны, первый вход блока управления подключен к управляющему выходу декодера Хаффмена, информационные выходы которого соединены с информационными входами блока буферной памяти, первые выходы которого подключены к входам декодера длин серий, второй выход блока буферной памяти и управляющий выход декодера длин серий соединены соответственно с вторым и третьим входами блока управления, первые, вторые И третий выходы которого подключены соответственно к адресным входам, входам выбора кристаллов и управляющему входу блока буферной памяти, информационный выход декодера длин серий и четвертый выход блока управления являются соответственно информационным и управляющим выходами приемной стороны.
2. Кодек поп. 1, отличающий с я тем, что блок управле‘ния передающей стороны содержит формирователь адреса, формирователь сигналов считывания, индикатор переполнения памяти и индикатор недополне7 14854

ния памяти, первый и второй входы которого являются одноименными входами блока, первые входы формирователя адреса и формирователя, сигналов счи- $ тывания. объединены и являются третьим входом блока,'/вторые входы формирователя адреса и формирователя сигналов считывания' объединены с первым входом индикатора переполнения памя- ю ти и являются Четвертым входом блока, первый и вторые выходы формирователя адреса являются одноименными выходами блока, выход формирователя сигналов считывания подключен к третье- 15 му входу индикатора недополнения памяти и второму входу индикатора переполнения памяти и является третьим выходом блока, выходы индикаторов не— дополнения и переполнения памяти яв- 20 ляются соответственно четвертым и пятым выходами блока.
3, Кодек поп.1, отличающийся тем, что блок управле- 25 ния приемной стороны содержит индика- .

2 .8

тор недополнения памяти, формирователь адреса и формирователь сигналов записи-считывания, первый вход которого и первый вход индикатора недополнения памяти являются соответственно первым и вторым входами блока, первый и второй выходы формирователя сигналов записи-считывания соединены соответственно с первым входом формирователя адреса и вторым входом индикатора недополнения памяти, вторые входы формирователя адреса и формирователя сигналов записи-считывания объединены и являются третьим входом блока, выходы формирователя адреса ¹и третьи выходы формирователя сигнале записи-считывания являются соответственно первыми и вторыми выходами блока, четвертый выход формирователя сигналов записи-считывания подключен к Третьему входу индикатора недополнения памяти и является третьим выходом блока, выход индикатора недополнения памяти является четвертым выходом блока.