JPS586345B2 - フクゴウカソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は符号変換装置に関し、多段分割符号化方式の復
号化装置に関するものである。

最近、ファクシミリ信号のデータ圧縮と伝送時間の短縮
のために種々の符号化方式が提案されている。

これらの符号化方式の１つとして、コンピュータで処理
するのに適した多段分割符号化方式がある。

（電子通信学会通信方式研究会資料ＣＳ７３−３６（１
９７３−０７）参照） この多段分割符号化方式では１走査領域に相当する信号
を複数個のブロックに分割し、各ブロックにおける黒レ
ベルの有無を検出し、黒レベルがあれば符号“１”を割
当て、無ければ符号“０”を割当てている。

以下、黒レベルが検出されたブロックを更に分割し、前
述した操作を繰り返して最終的に分割された単位ブロッ
クについてはそのブロックにおける黒及び白レベルの状
態をあらわす画像信号をそのまま送出している。

したがって、この方式では前者のように、白及び黒レベ
ルの位置に関する分割符号と、後者のように単位領域に
おける画像信号を示す単位領域符号とが組合わさった形
で伝送されることがわかる。

前述した多段分割符号化方式はブロック単位で白黒レベ
ルの判定を行なうため、１ビットずつ判定を行なう例え
ばランレングス法に比べて、コンピュータ処理を行なう
のに適している。

しかしながら、多段分割符号化方式に適した簡単で実用
的な符号化及び復号化装置は未だ提案されていない。

本発明の目的は多段分割符号化方式に適した僧単な構成
の復号化装置を提供することである。

本発明の他の目的はメモリに復号に必要な変捗符号及び
画像信号を蓄積する復号化装置を提供することである。

本発明のもう一つの目的は送信側から送信されない全ビ
ット０等の情報を容易に再生することができる復号化装
置を提供することである。

本発明によれば画像信号の位置に関するアドレス符号と
所定領域における画像信号をあらわすコード符号とを組
合せた符号列を復号する復号化装置において、各種タイ
ミングを発生するタイミング制御回路と、前記タイミン
グ制御回路により制御され、前記符号列を構成する前記
アドレス符号及び前記コード符号を一時記憶する外部メ
モリ装置と、前記外部メモリ装置から読み出されるｎビ
ット単位の前記アドレス符号又は前記コード符号と、内
部で発生されるｎビット単位の特定パターン符号とを受
け、前記タイミング制御回路からの制御信号により、前
記外部メモリ装置からの符号と前記特定パターン符号と
を選択するゲート手段と、前記ゲート手段によって選択
された符号をｎビット単位の画像信号又は画像信号の位
置に関係する変換符号として記憶するメモリと、前記タ
イミング制御回路により制御され、前記メモリに書き込
み及び読み出しのアドレスを与える手段と、前記メモリ
から読み出された符号を受け、出力信号を生成する手段
とを有し、前記メモリからの符号が変換符号の場合には
、タイミング制御回路は変換符号に応じた制御信号をゲ
ート手段に送出するように構成されている復号化装置が
得られる。

本発明は多段分割符号化方式の場合、分割された領域に
黒レベルが検出されないと、分割符号としてＯを割当て
、以後の細分化された領域については、分割符号及び単
位領域符号は送出されないことを考慮して、変換符号と
して０が検出された場合には、全ビット０のような特定
パターンを装置内部で発生させ、メモリに変換符号又は
画像信号として記憶させるように構成している。

以下、図面を参照して説明する。

第１図は本発明に係る多段分割符号化方式を説明するた
めの図である。

符号化されるべき画像信号Ａとしてファクシミリ信号を
例にとって示しており、ここでは１走査線分に相当する
１０２４ビットの２値符号列をあらわしている。

また、図において、黒レベルの部分は斜線で示されてお
り、且つ、白及び黒レベルのランレングスは数値で示さ
れている。

符号化を行なう場合、まず、１０２４ビットの画像信号
Ａを４分割し、２５６ビット単位でその中における黒レ
ベルの有無を検出し、黒レベルが有れば黒レベルをあら
わす“１”の符号を割当て、ν無ければ白レベルをあら
わす“０”の符号を割当てて、１次分割符号Ｂを生成し
ている。

図に示すような画像信号Ａの場合、１次分割符号Ｂは（
１１１０）となる。

次に、１次分割符号Ｂの中で黒レベルをあらわす“１”
符号が検出されたブロックに対しては、“１”符号の検
出されたブロックを更に４分割して６４ビット単位のブ
ロックについて、黒レベルの有無を検出する。

このとき、黒レベルがあれば“１”の符号を、無ければ
“０”の符号を与え、図に示すような２次分割符号Ｃを
形成する。

更に同様にして、１６ビット単位及び４ビット単位で符
号を形成し、３次分割符号Ｄ及び４次分割符号Ｅを形成
する。

最後に、４次分割符号Ｅが黒レベルをあらわす“１”の
場合には、単位領域における画像信号Ａをそのまま単位
領域符号Ｆとして送出する。

この場合、送信側から受信側に伝送される符号のうち、
１次〜４次分割符号Ｂ−Ｅは伝送されるべき画像信号Ａ
の黒レベル又は白レベルの位置に関するものであるから
、アドレス符号と呼ぶ。

他方、単位領域符号Ｆは単位領域における画像信号Ａの
レベルに関係するものであるから、コード符号と呼ぶ。

したがって、画像信号Ａを伝送する場合、アドレス符号
として、４４ビットの１次〜４次分割符号Ｂ−Ｅが順次
伝送され、続いて、コード符号として２８ビットの単位
領域符号が送られる。

このように、所定の画像信号Ａを伝送するためのアドレ
ス符号とコード符号とは互いに混在することなく区分し
て伝送される。

第２図は本発明の一実施例を示す図であり、ここでは、
一走査線のサンプル数を１０２４とし、且つ、分割の大
きさｎを４とした場合を示している。

今、第１図に示すアドレス符号及びコード符号が復号器
に入力された場合について説明する。

まず、入力端子１０からは走査線の同期信号、アドレス
符号及びコード符号が外部メモリ装置１１に入力され、
他方、端子１２及び１３からはマスタクロック及び復号
化開始信号がタイミング制荷回路１４に与えられる。

外部メモリ装置１１では同期検出を行ない、アドレス符
号の内、１次分割符号４ビット（１１１０）をタイミン
グ制御回斃１４からの制御信号によりゲート１５を介し
て、メモリ１６に送出する。

メモリ１６にはタイミング制御回路１４からの信号によ
って制御されるメモリアドレス制御回路１７からアドレ
ス信号が与えられているから、このアドレス信号により
指定されたアドレス３４０にゲート１５からの１次分割
符号が書き込まれる。

同時に、１次分割符号はメモリ１６から読み出され、符
号変換回路１８に送られ、この符号変換回路１８におい
て並−直列変換が行なわれ、１ビットの符号４個が（１
１１０）の順序でタイミング制御回路１４に送出される
。

符号変換回路１８からの符号を受けたタイミング制御回
路１４では、各符号に応じて、外部メモリ装置１１、ゲ
ート１５及びメモリ１６を制御する。

例えば、符号変換回路１８からの符号が１のときには、
タイミング制御回路１４はデータ転送要求クロツクを外
部メモリ装置１１に送り、２次分割符号を読み出し、ゲ
ート１５を介して、４ビット単位でメモリ１６のアドレ
スに書き込む。

第１図に示した例では、２次分割符号を示すアドレス符
号は（０００１，０１００，０１００）の４ビット×３
の構成を持っており、この符号がメモリ１６の３つのア
ドレス３３９ ，３３８ ，３３７に書き込まれる。

他方、符号変換回路１８からの符号が０のときには、タ
イミング制御回路１４はゲート１５に選択信号を送り、
接地情報即ち４ビットの０符号が内部で発生されメモリ
１６のアドレス３３６に書き込まれる。

したがって、前述した操作によりアドレス３３９〜３３
７に送信側から送られてきた２次分割符号が書き込まれ
るだけでなく、４ビットのＯをもアドレス３３６に書き
込まれ、画像信号の復号に必要な全ての変換符号が書き
込まれたことになる。

次に、各アドレス３３９〜３３６に書き込まれた４ビッ
トずつの変換符号はメモリ１６から順次読み出され、符
号変換回路１８において並−直列変換された形でタイミ
ング制御回路１４に送られる。

タイミング制御回路１４では符号変換回路１８からの信
号に応じて、外部メモリ装置１１からの３次分割符号を
構成するアドレス符号又は全ビット０の符号をメモリ１
６のアドレス３３５〜３２０に書き込むように制御する
。

これによって、３次分割符号は全ビット０の符号も含め
て、アドレス３３５〜３２０に書き込まれたことになる
。

以下同様にして、メモリ１６のアドレス３３５〜３２０
の変換符号を読み出し、この変換符号に応じてアドレス
符号並びに４ビット０の符号をメモリ１６のアドレス３
１９〜２５６に書き込む。

更に、この書き込まれた変換符号を読み出して、送信側
からの単位領域符号に相当するコード符号及び全ビット
Ｏの符号とによって構成する画像信号をメモリ１６のア
ドレス２２５〜０に書き込む。

これによって、アドレス２５５〜０には復号に必要な全
ての画像信号が書き込まれたことになり、この画像信号
をメモリアドレス制御回路１７のアドレス信号により読
み出せば、出力端子１９には復号信号が得られ、これを
並−直列変換することにより、容易に表示面上に表示す
ることができる。

第３図は第２図の実施例で使用したメモリアドレス制御
回路の動作を説明するための図であり、横軸にクロック
、縦軸にメモリのアドレス番号を示している。

直線Ａは書き込みカウンタの動作を示し、アドレス３４
０〜２５６までは変換符号が４ビット単位で書き込まれ
、アドレス２５５〜０では画像信号が４ビット単位で書
き込まれるこさを示している。

また、直線Ｂは読み出しカウンタの動作を示し、メモリ
のアドレス３４０〜２５６の部分の内容を書き込みカウ
ンタの動作周期の１／４で読み出していることがわかる
。

更に、直線Ｃは復号された画像信号の読み出しカウンタ
の動作を示し、クロツク数３４０からメモリのアドレス
０〜２５５の内容を読み出していることを示している。

以上、本発明の復号化装置の回路構成について述べたが
、画像信号の区切りの大きさ及び分割の単位等は１０２
４及び４に制限するものではなく任意の大きさにとれる
ことは勿論であり、また回路構成として機能別に分けて
示したが、マイクロ又はミニコンピュータで置き換えた
場合には、第２図に示したすべての機能が同時に行なえ
ることは勿論である。

【図面の簡単な説明】

第１図は本発明に係る２値画像信号の符号化方式の一実
施例を説明するための図、第２図は本発明の復号化装置
の回路構成を示すためのブロック図、第３図は本発明の
復号化装置内のカウンタの動作を説明するための図であ
る。 記号の説明、１１：外部メモリ装置、１４：タイミング
制御回路、１５：ゲート、１６：メモリ、１７：メモリ
アドレス制御回路、１８：符号変換回路。

Claims (1)

【特許請求の範囲】
1. １ 被伝送符号の位置に関するアドレス符号と所定領域
   における前記被伝送符号をあらわすコード符号とを互い
   に混在させるこさなく組合せた符号列を復号する復号化
   装置において、各種タイミングを発生するタイミング制
   御回路と、前記タイミング制御回路により制御され、前
   記符号列を構成する前記アドレス符号及び前記コード符
   号を一時記憶する外部メモリ装置と、前記外部メモリ装
   置から読み出されるｎビット単位の前記アドレス符号又
   はコード符号と、内部で発生されるｎビット単位の特定
   パターン符号とを受け、前記タイミング制御回路からの
   制御信号により、前記外部メモリ装置からの符号と前記
   特定パターン符号とを選択するゲート手段と、前記ゲー
   ト手段によって選択された符号をｎビット単位の被伝送
   符号又は被伝送符号の位置に関係する変換符号として記
   憶するメモリと、前記タイミング制御回路により制御さ
   れ、前記メモリに書き込み、及び、読み出しのアドバイ
   スを与える手段と、前記メモリから読み出された符号を
   受け、出力信号を生成する出力手段とを備え、前記出力
   手段において、前記メモリから変換符号を受信した場合
   には、該変換符号を前記タイミング制御回路に送り、前
   記変換符号に応じた制御信号により前記ゲート手段を制
   御するように構成し、他方、被伝送符号の場合には、前
   記出力手段から、復号化された形の被伝送符号が送出さ
   れることを特徴とする復号化装置。