JPH01129665A - ファクシミリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ）産業上の利用分野 本発明はファクシミリ装置に関する。

（ロ）従来の技術 ファクシミリ装置は、原稿を光学的に読取って２値化画
信号を形成し、この２値化画信号を符号化した後、符号
化信号を送信するものである（三洋電機技報のＶＯＬ、
１５４２　１９８３に詳しい）。

即ち、原稿の読取動作、２値化画信号の符号化動作及び
符号化信号の送信動作を、夫々行ない、信号の送信をな
すものである。

四　発明が解決しようとする問題点 斯るファクシミリ装置にあって、原稿の読取りから符号
化信号の送信までの動作を迅速に行なわんとする場合に
は、上記３つの動作を略同時進行でスムーズに行なう必
要がある。

また、同時進行で動作を行なう際には、各動作量で整合
を取らなければならない。斯る整合を取る必要性につい
て説明すると、符号化信号の送信速度は送信回線の状態
に応じた適宜の一定速度に設定されるが、符号化信号の
情報−は、２値化画信号の状態によって変化する。従っ
て一定の速度で原稿の読取りを行ない、２値化画信号を
符号化した場合には、符号化信号の情報菫が多すぎて送
信が間に合わなくなったり、逆に送信すべき符号化信号
が跡切れたりして、スムーズな符号化信号の送信が行な
えなくなる。

そこで、本発明の目的は、上記３つの動作をスムーズに
行なうと共に各動作量の整合を容易に取ることにある。

に）問題点を解決するための手段 本発明は、原稿を読取り、２値化された画信号を形成す
る原稿読取部と、上記２値化された画信号を記憶する第
１メモリと、上記原稿読取部の動作を制御する読取制御
用ＣＰＵと、上記第１メモリ内の２値化された画信号を
符号化する符号化部と、この符号化部にて符号化された
信号を順次記憶する第２メモリと、上記符号化部の動作
及び上記第２メモリへの符号化された信号の書込みを制
御する符号化制御用ＣＰＵと、上記第２メモリ内の符号
化された信号を順次送信する送信部と、上記第２メモリ
内からの符号化された信号の読出し及び上記送信部の動
作を制御する送信制御用ＣＰＵとを備えたファクシミリ
装置であって、上記符号化制御用ＣＰＵは、上記第２メ
モリに記憶されている符号化信号の電を監視しており、
この量が所定値以下となった場合、ダミー信号を上記第
２メモリに畳込むと共に、上記符号化信号の搬に応答し
て適宜の読取速度指示信号を上記読取制御用ＣＰＵに対
して出力するものであり、上記送信制御用ＣＰＵは、上
記第２メモリに書込まれたダミー信号を除去して符号化
信号のみを送信するように構成されたことを特徴とする
。

（ホ）作用 本発明によれば、原稿の読取り動作、２値化画信号の符
号化動作及び符号化信号の送信動作を、夫々個別のＣＰ
Ｕにて行なうものであり、符号化制御用ＣＰＵが適宜に
ダミー信号を用いて原稿の読取り動作と符号化信号の送
信動作との間の整合を図る。

（へ）実施例 第１図は本発明の一実施例を示すブロック図である。（
１）は原稿を１ライン毎に走査して読取り、２値化画信
号を形成する原稿読取部、（２）はこの原稿読取部（１
）にて形成された２値化画信号を記憶する第１メモリで
ある。この第１メモリ（２）は５ラインの２値化画信号
を１ライン分づつ記憶する５つの第１〜第５のラインメ
モリ（２ａ）〜（２ｅ）から成っており、原稿読取部（
１）にて形成された２値化画信号を順次第１〜第５のラ
インメモＩＪ（２ａ）〜（２ｅ）にサイクリックに記憶
する。（３）は原稿読取部（２）における原稿の読取り
定食速度の制御及び２値化画信号の第１メモ１月２）へ
の書込み動作制御を行なう読取制御用ＣＰＵ、（４）は
第１メモ１月２）に記憶された２値化画信号を１ライン
分づつ記憶された順に符号化する符号化部、（５）はこ
の符号化部（４）にて形成された符号化信号を記憶する
第２メモリであり、この第２メモリ（５）は８にバイト
の記憶容置を有し、符号化部（４）にて形成された符号
化信号をサイクリックに記憶する。（６）は符号化部（
４）の動作制御及び第２メモリ（５）への符号化信号の
誉込み動作制御を行なう符号化制御用ＣＰＵ、（７）は
第２メモリ（５）に記憶された符号化信号を記憶された
順に所定の速度で送信する送信部、（８）は第２メモリ
（５）からの符号化信号の読出し制御及び送信部（７）
の動作制御を行なう送信制御用ＣＰＵである。

更に、斯る構成に８いて、原稿読取部（１）における原
稿の読取り走＊速度と送信速度との間の整合を取るべく
、符号化制御用ＣＰＵ（６１は、送信制御用ＣＰＵ（８
１が第２メモリ（５）に対して行なっている符号化信号
の読出しアドレスを監視している。そして、符号化制御
用ＣＰＵ（６１は、１ライン分の符号化信号を第２メモ
リ（５）に書込む毎に、第２メモＩＪ　（５１に対する
符号化信号の書込みアドレスと上記読出しアドレスとの
相関関係から第２メモリ（５）内の符号信号のｔを判断
して、Ｆ表の如き読取り走査速度指示信号を読取制御用
ＣＰＵｔ３１に与える。

更に、符号化制御用ＣＰＵ（６１は第２メモ１月５）内
の符号化信号型が２にバイト未満の場合、９６バイトの
“０”信号からなるダミー信号を発生し、これを１ライ
ン分の符号化信号の後尾に付加して第２メモリ（５）に
記録させる。

読取制御用ＣＰＵ（３１は上記読取り走査速度指示信号
に応答して、高運反または低運度の２つの速度を切換え
る。即ち、尚通信号の時第１の速度ｖ１で、また低速信
号の時第２の速度Ｖ２（ただし、Ｖ２＜Ｖｌ　）で、夫
々原稿の読取り定食を行なうように原稿読取部（１）の
動作を制御する５なお、斯る速度制御において、第１の
速ｒ！１ｔｖ１（または第２の速度Ｖ２）から第２の速
度Ｖ２（または第１の速［Ｖｌ）への変化は、滑らかに
（しかし乍ら迅速に）減速（または加速）して行なわれ
るものである。また、停止信号により、読取制御用ＣＰ
Ｕ（３１は原稿読取部ｆｉ＋における原稿の読取りを一
旦停止する。

第２図は本実施例の送信動作を示すシーケンスである。

まず、原稿読取部（１）に原稿を読取可能にセットした
状態で、送信モードとする。これにより、送信制御用Ｃ
ＰＵ（８）は送信先の装置との間で回線接続動作を行な
い、回線接続が確立すると、符号化制御用ＣＰＵ（６］
に対してデータ要求信号を送出する。符号化制御用ＣＰ
Ｕ（６１はデータ要求信号を受け、読取制御用ＣＰＵ（
３）に読取要求信号を送出する。読取制御用ＣＰＵ（３
１は斯る読取要求信号に応答して、原稿読取部（１）を
動作せしめる。これによって、原稿読取部（１）におい
て、原稿の読取りが高速である第１の速度ｖ１で開始さ
れ、読取り形成された２値化画信号が順次第１メモリ（
２）に記憶される。また、原稿読取部（１）が原稿の読
取りを開始した時点で読取制御用ＣＰＵ（３）は符号化
制御用ＣＰＵ（６１に対して応答信号を送出している。

従って符号化制御用ＣＰＵ（６１は第１メモＩＪ　（２
１に順次記憶される２値化画信号を第１のラインメモリ
（２ａ）から順に取出し、符号化部（４）を動作せしめ
て符号化信号を形成する。形成された符号化信号は、符
号化制御ＣＰＵ（６１が第２メモリ（５（に対する書込
み信号及び書込みアドレスを出力することにより、第２
メモ１月５）に順に１バイトづつ記憶される。

こうして、符号化制御用ＣＰＵ（６１は第１メモリ（２
１に記憶される２値化画信号を取出して符号化部（４）
の動作の下に符号化し、この符号化信号を第２メモリ（
５）ｌこ記憶させる。

そして、第２メモリ（５）に２にバイトの符号化信号が
記憶された時点で、符号化制御用ＣＰＵ（６）は送信制
御用ＣＰ　Ｕ　（８）に対して応答信号を送出する。

斯る応答信号を受けて、送信制御用ＣＰ　Ｕ（８）は、
第２メモリ（５１に対する読出し信号及び読出しアドレ
ス溌寺を出力することにより、第２メモリ（５）から記
憶された順に符号化信号を読出し、送信部（７）を動作
させて符号化信号を送出する。

このように、符号化制御用ＣＰＵ（６１の制御の下に、
原稿読取部（１）にて原稿を読取り形成した２値化画信
号を符号化して、この符号化信号を第２メモリ（５）に
記憶させながら、送信制御用ＣＰＵ（８）の制御によっ
て第２メモリ（５）から符号化信号を読出して送信する
。即ち、原稿の読取り及び符号化と符号化信号の送信と
が、略同時進行で行なわれる。

そこで、本実施例によれば、既述の如く、符号化制御用
ＣＰＵ（６１は、送信制御用ＣＰＵ（８）が第２メモリ
（５）から送出している符号化信号の読出しアドレスを
監視している。そして、符号化制御用ＣＰＵ（６１は第
１メモリ（２）から１ライン分の２値化画信号を取出し
て符号化し、この符号化信号を第２メモリ（５）に書込
む毎ｔこ、誓込みアドレスと読出しアドレスとの比較を
行なうことによって、第２メモＩＪ　（５１内の符号化
信号の崖を判断し、既述の表に示す条件で、読取制御用
ＣＰＵ（３１に対し、読取り走査速度指示信号を出力す
る。読取制御用ＣＰＵ（３）はこの読取走査速度指示信
号に応答して、原稿読取部（１）における読取走査速度
を、高速である第１の速度ｖ１または低速である第２の
速度ｖ２のどちらかに設定する。なお、速度が第１の速
度ｖ１（または第２の速度Ｖ２）から第２の速度Ｖ２（
または第１の速ＫＶ＋）へ変化する場合には、滑らかに
（しかし乍ら迅速に）減速（または加速）される。こう
して、原稿読取部（１）における読取り走置速度を調整
することにより、符号化制御用ＣＰＵ（６１により第２
メモ１月５）に書込まれる符号化信号の書込み速度を増
減し、第２メモＩＪ　（５１内に記憶されている符号化
信号の量を常に略４にバイトに維持する。

また、第２メモＩＪ　（５１に６にバイト以上の符号化
信号が記憶された場合、これ以上符号化信号が第２メモ
リ（５）に書込まれ続けると、また読出されていない符
号化信号のうえに新たな符号化信号が書込まれる（即ち
、オーバーラツプが生じる）虞れが生じる。そこで、符
号化制御用ＣＰＵ（６１は読取制御用ＣＰＵ（３１に対
して停止信号を送出し、原稿読取部（１）における原稿
の読取りを一旦停止し、上記オーバーラツプの発生を防
止している。

更ζこ、本発明における大きな特徴は、第２メモＩＪ　
（５１内の符号化信号の虚か２にバイト未満になった場
合、符号化制御用ＣＰＵ（６１は既述の如くダミー信号
を発生し、第２メモリ（５）に書込むと共に、送信制御
用ＣＰＵ（８）は斯るダミー信号を第２メモ１月５）か
ら読出した場合、送信制御用ＣＰＵ（８）はダミー信号
を送信することなく除去することにある。

第２メモリ（５）内の符号化信号の虚が２にバイト未満
と非常に少なくなった場合、符号化制御用ＣＰＵ（６）
読取走食速ｌ１ｌｌ：指示信号として高速信号を出すこ
とにより、読取制御用ＣＰＵ（３）は原稿読取部＋１１
を高速の第１の速度ｖ１で動作されたものの、読取って
いる原稿の画像が白黒変化の少ないものであると、符号
化信号の情報源は多くならない。

従って、送信制御用ＣＰＵ（８）の送信動作によって所
定時間内ｌこなされる第２メモリ（５）からの符号化信
号の読出し菫が符号化制御用ＣＰ　Ｕ（６１によってな
される第２メモリ（５）への符号化信号の書込み蓋を上
回り、第２メモＩＪ　（５１内の符号化信号がなくなっ
てしまう虞れがある。

このような場合、原稿読取部（１）の読取定食速度をよ
り高速にすればよいが、これには限界がある。

そこで、第２メモ１月５）内の符号化信号の−が２にバ
イト未満になった場合、符号化制御用ＣＰＵ（６）は、
第２メモリ（５１にダミー信号を書込む。これにより、
送信制御用ＣＰＵ（８１による第２メモリ（５）し からの信号の読出しに要する時間を長いものと、ハ この間に原稿読取部（１）における原稿の読取りを進行
させ、２値化画信号を第１メモ１月２）に記憶させて８
く。そして、送信制御用ＣＰ　Ｕ（８）が第２メモ１月
５）から所定鼠の符号化信号を読出し、これを送信して
いる間に、符号化制御用ＣＰＵ（６１は符号化部（４）
を動作せしめて第１メモ１月２）内に記憶されている２
値化画信号を符号化し、この符号化信号を第２メモリ＜
５１に書込む、従って、Ｍ２メモリ（５）内で符号化信
号が途切れることがない。

なお、送信制御用ＣＰＵ（８）は第２メモリ（５）から
続出した信号を監視しており、ダミー信号が検出される
と、このダミー信号を除去し、送信しないようにする。

これによって、原稿の画像に無関係のダミー信号送信に
よる伝送効率の低下を防止している。

以上のようにして符号化信号の送信が進み、原稿読取部
（１）における原稿の読取りが終了すると、読取制御用
ＣＰＵ（３１は符号化制御用ＣＰＵ（６１に対して読取
終了信号を送出する。斯る信号を受けて符号化制御用Ｃ
ＰＵ（６）は第１メモ１月２）に記憶されている全ての
２値化画信号を符号化して、この符号化信号を第２メモ
リ（５）に記憶した後、送信制御用ＣＰＵ（８）に対し
て第２メモ１月５）への書込みアドレスの最終アドレス
を含む符号化終了信号を送出する。これによって、送信
制御用ＣＰＵ（８１は、第２メモＩＪ　（５１内の全て
の符号化信号を読出し、送信することによって、送信動
作を終了する。

（ト）　　発明の効果 本発明によれば、原稿の読取り動作、２値化画信号の符
号化動作及び符号化信号の送信動作を夫々個別のＣＰＵ
にて制御しているため、各動作をスムーズに行なうこと
ができる。また、符号化制御用ＣＰＵによって、更にダ
ミー信号を適αに用いて、原稿の読取り動作と符号化信
号の送信動作との間の整合を図っているので、効率良く
、高速に信号の送信を行なうことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
その動作を示すシーケンスである。

Claims (1)

【特許請求の範囲】
1. （１）原稿を読取り、２値化された画信号を形成する原
   稿読取部と、上記２値化された画信号を記憶する第１メ
   モリと、上記原稿読取部の動作を制御する読取制御用Ｃ
   ＰＵと、上記第１メモリ内の２値化された画信号を符号
   化する符号化部と、この符号化部にて符号化された信号
   を順次記憶する第２メモリと、上記符号化部の動作及び
   上記第２メモリへの符号化された信号の書込みを制御す
   る符号化制御用ＣＰＵと、上記第２メモリ内の符号化さ
   れた信号を順次送信する送信部と、上記第２メモリ内か
   らの符号化された信号の読出し及び上記送信部の動作を
   制御する送信制御用ＣＰＵとを備えたファクシミリ装置
   であつて、上記符号化制御用ＣＰＵは、上記第２メモリ
   に記憶されている符号化信号の量を監視しており、この
   量が所定値以下となつた場合、ダミー信号を上記第２メ
   モリに書込むと共に、上記符号化信号の量に応答して適
   宜の読取速度指示信号を上記読取制御用ＣＰＵに対して
   出力するものであり、上記送信制御用ＣＰＵは、上記第
   ２メモリに書込まれたダミー信号を除去して符号化信号
   のみを送信するように構成されたことを特徴とするファ
   クシミリ装置。