JPS6051069A

JPS6051069A - 画信号の縮小処理回路

Info

Publication number: JPS6051069A
Application number: JP58157163A
Authority: JP
Inventors: Kenichi Kageyama; 蔭山　賢一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-08-30
Filing date: 1983-08-30
Publication date: 1985-03-22
Anticipated expiration: 2009-10-12
Also published as: JPH0681244B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、例えばファクシミリ装置のように、画信号
を扱う装置において、副走査ライン方向に両信号を縮小
する場合に用いられる画信号の縮小方式に閂するもので
ある。

〔発明の技術的背景とその問題点〕

例えば、ファクシミリ装置等においては、第１図に示す
ように、原稿１を矢印２の方向にフィードし、一定量Ｕ
ＩＪ３をもって図示せぬ光電変換素子（例えば、ＣＣＤ
：Ｃｈａｒｇｅ　Ｑｏｕｐｌｅｄ　Ｄ。

ｖｉｃｅ）により主走査を行なって、画信号を取シ込む
。この場合、一定間隔３は、通常、副走査方向の線密度
が１闘当り７．７本（７，７１／ｙｓｍ　）であるとい
う基準で定まっている。

このようＫして得られた画信号を副走査方向の線密度７
．７　Ｊ　／ｍ＊で送信する場合にｔま、各ライン毎に
符号化圧縮を行なって得られた圧縮化画信号を送信する
ことになる。

しかし、通信時間を短縮したい場合や、受信機の記録紙
のサイズにより原稿を縮小して送信しなければならぬ場
合には、例えば、副走査方向の線密度を７．７１７闘か
ら３．８５１　／ｒａｍへ変換する必要がある。このよ
うな変換の手法として、従来は１ラインおきに画信号を
抽出する手法や、第２図のように第２ｎラインの画信号
４Ａと第２ｎ＋１ラインの画信号４ＢとのＷ１理和を作
り、これを縮小画信号５として得る手法が知られている
。

しかしながら、前者の手法によると、副走査方向に細長
い線が原稿上に描かれていた場合には、この細長い線が
消失することがあった。また、後者の手法は、第２図か
らも明らかな如く、論理和が作られる原画信号の少なく
とも一方のビットが黒ビットであるときには、黒ビット
を縮小画信号とするものであるから、縮小画信号が全般
的に黒っぽくなり、白がつぶれてしまう欠点があった。

〔発明の目的〕

本発明は、上記のような従来の手法の欠点を除去せんと
してなされたもので、その目的は、原画信号を縮小する
ことＫよって副走査方向に細長い線が消失したり、縮小
画信号が黒っぽくなったりすることがなく、従来以上に
原画信号和忠実な縮小画信号を得ることができる画信号
の縮小方式を提供することである。

〔発明の概要〕

そこで本発明では、与えられた原画信号を複数ライン毎
に１ライン消去することにより縮小画信号を得る画信号
の縮小方弐忙おいて、上記消去される１ラインの画信号
の前または後の１ラインの両信号の各ビットと上記消去
される１ラインの画信号の対応する各ビットとを比較し
、変化があるビットについては、上記消去される１ライ
ンの画信号のビットを残し、変化がない♂ツ）Ｋついて
は上記消失される１ラインの両信号の前または後の１ラ
インの両信号のビットを残すことにより縮小画信号を得
るようＫして、上記目的を達成した。

これによりても、従来以上には原画信号に忠実な縮小画
信号を得ることができる。しかし、より原画信号に忠実
か縮小画信号を得るために、上記構成に加えて、上記比
較の結果、与えられた画信号の各ラインの同一位置のビ
ットに所足回連続した変化があった場合には、上記消去
される１ラインの画信号の前または後の１ラインの画信
号のビットを残すことにより、縮小画信号を得るように
した。

〔発明の実施例〕

以下図面を参照して本発明の詳細な説明する。

第３図は、本発明により２ライン毎に１ラインを消去す
る場合を説明するための図である。

この図において、６け原画信号を示し、７は縮小画信号
を示す。原画信号６の第１ラインが先頭ラインであると
、このラインの画信号を無条件に縮小画信号７における
先頭ライン（第１ライン）の画信号として残す。次に、
偶数ラインを消去するラインとし、奇数ラインを残すラ
インとするが、偶数ラインとその前の奇数ラインとを比
較し、各々の対応するビット間に変化（黒ピットから白
ビットへ、または、白ビットから黒ビットへの変化をい
う）がある場合には、偶数ラインのビットを残し、各々
の対応するピット間に変化がない場合にけ、上記偶数ラ
インの後の奇数ラインのビットを残すようＫする。即ち
、第２ライン、Ｍ４ライン、第６ライン、・・・が偶数
ラインであシ消去するラインを示し、第３ライン、第５
ライン、第７ライン、・・・が奇数ラインであり、残す
ラインを示す。

この場合、第２ラインを消去するとき忙は、第２ライン
と、その前のラインである第１ラインとの排他的ｍ理和
（以下、ＥＸ−ＯＲという）を作力、その結果のビット
が「１」である−即ち、変化があることを示す一場合に
は、第２ラインのビットを残し、上記結果のビットが「
０」である→ｌち、変化がないことを示す１合にけ、第
３ラインのビットを残し、縮小画信号７における第２ラ
インの画信号とする。

また、第４ラインを消去するときには、その前のライン
である第３ラインと、第４ラインとのＥＸ−０几を作り
、その結果のビットが「１」である場合忙は、第４ライ
ンのビットを残し、上記結果のビットが「０」である場
合には、第５ラインのぜットを残し、縮小画信号７にお
ける第３ラインの画信号とする。

以下、第６ラインを消去するときも、図示していない第
８ライン、・・・、第２ｎ−２ラインを消去する場合忙
も、同様和処理して、縮小画信号７の第４ライン、第５
ライン、・・・、第ｎラインを得る。

尚、原画信号６の第２ｎラインは、消去することにする
。

以上のようにして画信号を縮小することＫよって副走査
方向に細長い線があっても、この細長い線によるライン
の各ビットは前のラインの各ぎットと変化があることに
よって残され、また、論理和によらない手法であるから
、縮小画信号７が黒っぽくなることはない。しかし、第
４図のように、同一位置のビットが３回連続して変化す
るような各ラインからなる原画信号８の場合、第３図の
ようにして縮小を行なうと、縮小画信号９が得られ、原
画信号８に忠実でなくなる。そこで本発明では、このよ
うな場合、本来残すラインをそのまま残すようにする。

即ち、第４図においては、奇数ラインが残すラインであ
り、偶数ラインが消去するラインである。そこで、先頭
ラインである第１ラインをそのまま、次に比較によシ、
第２ラインを、更に第５ラインをそのまま縮小画信号１
０の夫々第１ライン、第２ライン、第３ライン、・・・
とする。

これによって、上記のような場合にも、原画信号８によ
り忠実な縮小画信号１０を得ることができる。

第５図に、本発明の方式が採用されたファクシミリ装置
の画信号の縮小装置を示す。同図において、１１は原稿
を示し、原稿１１は矢印Ｘ方向にフィートされる。１８
Ｆｉ光源であり、光源１８から射出された光は原稿１１
上で反射されて、光電変換素子１２上に像を結ぶ。この
光は、光電変換素子１２により光電変換されて電気信号
とされ、２値化回路１３へ送出される。２値化回路１３
で２値化され、黒ピットと白ピットとに変換された画信
号は、画信号処理部１４の画信号ラインバッファ１５に
送出され、画信号変換制御部１７の制御によ９画信号ラ
インバッファ１５に格納される。この画信号ラインノで
ツファ１５１Ｃ格納された画信号は、画信号変換制御部
１７により読み出され、前述のような縮小処理が施され
て、画信号書込バッフ丁１６へ送出され、ここに格納さ
れる。格納された画信号は、適当な符号化圧縮の処理が
施されて送信される。

第６図に第５図の画信号処理部１４の具体例のブロック
図を示す。同図において、＃１〜＃６は画信号ラインノ
々ツファを示し、画信号ラインバッファ＃１．　＃２．
＃：４．：＃５には、順次に原画信号ａが入力される。

画信号ラインノツファ＃３け画信号ラインノマツファ：
＃１．＃２の画信号のＢＸ−ＯＲを作った信号を格納す
るもので、また、画信号ラインバッファ＃６は、画信号
ラインバッファ：＃４．＄５の画信号のＥＸ−ＯＲを作
った信号を格納するものである。

また、１９Ａは入カアＰレスカウンタを示し、１９Ｂは
出力ア「レスカウンタを示し、夫々図示上ぬ制御回路か
ら与えられる原画信号ａの入力クロックｂにＬＭして、
画信号ラインバッファ＃１〜＃６ヘアＰレスを与える。

ここで、アＰレスカウンタ１９Ａは、実際上２個から構
成され、同時に画信号ラインバッファ＃３　（−＃６　
）、　＃−５（＃２　）ヘアドレスを出力し得るものと
する。また、出力アドレスカウンタ１９Ｂは、実際上４
個から構成され、夫々が、画信号ライソノ９ツフア＃１
（＃：４’）、−＃’２（＃５　）　、　＃４　（−１
１＝１　）、　：＃６　［３）の対応するビットを同時
に指定可能であるとする。

画信号ラインバッファ＃１の出力は、ＥＸ−ＯＲゲート
２１Ａ１セレクタ２０ＢのＡ端子、セレクタ２０ＣのＣ
Ｏ端子へ与えられる。画信号ラインノ々ツファ＃２の出
力は、ＥＸ−ＯＲゲー）　２１Ａ、セレクタ２ＯＡのＳ
端子へ与えられる。画信号ライン、Ｓツファ＃３は、Ｅ
Ｘ−ＯＲゲート２１Ａの出力を取り込み、画信号ライン
バッファ＃３の出力Ｔ／１ＥＸ−〇Ｒゲート２１Ｄへ与
えられる０画信号ラインバッファ＃４の出力は、ＥＸ−
ＯＲゲート２１Ｂ１セレクタ２０ＡのＡ端子へ与えられ
る。画信号ラインバッファ＃５の出力け、ＥＸ−０几ゲ
ート２１Ｂ１セレクタ２０ＢのＳ端子へ与えられる０画
信号ラインバッファ＃６け、ＥＸ−ＯＲゲート２１Ｂの
出力を取り込み、画信号ライン／９ツフア＃６の出力は
ＥＸ−ＯＲゲート２１Ｃへ与えられる。更に、ＥＸ−Ｏ
Ｒゲート２１Ａの出力けＥＸ−ＯＲゲート２１Ｃへ与え
られるとともに、アンドゲート２２Ａに与えられ、アン
ドゲート２２Ａの他の入力端子にはＥＸ−〇Ｒゲー）２
１Ｃの出力が与えられる。また、ＥＸ−Ｏ１Ｎゲート２
１Ｂの出力はＥＸ−ＯＲゲート２１Ｄへ与えられるとと
もに、アンドゲート２２Ｂに与えられ、アンｒゲー）　
２２Ｂの他の入力端子にはＥＸ−ＯＲゲート２１Ｄの出
力が与えられる。アンドゲート２２Ａ、　２２Ｂの出力
は、夫々セレクタ２０Ａ、　２０ＢのＳ端子に与えられ
、セレクタ２０Ａ、　２０ＢでけＳ端子に力えられる信
号が、ハイレベルであればＳ端子から、ロウレベルであ
ればＡ端子から、夫々入力される画信号をＹ端子から出
力する。セレクタ２０Ａ、　２０ＢのＹｉ子からの出力
は、夫々セレクタ２０ＣのＣ１婦子、Ｃ２端子へ与えら
れる。セレクタ２０Ｃ＃′ｉＣＯ〜Ｃ２端子から入力さ
れる画信号を、図示せぬ制御回路からＡ、Ｓ端子へ与え
られる信号がロウレベルであるかハイレベルであるかに
制御されて、Ｙ端子から出力する。

尚、セレクタ２０ＣのＡ、Ｓ端子に与えられる信号と、
選択される入力端子との関係は、以下の表のようである
。

表セレクタ２０Ｃから出力された縮小画信号。は、書込み
アドレスカウンタ１９Ｃから出力される画信号書込みバ
ッファ１６のアドレスへ格納される。

この書込みアドレスカウンタ１９０も、甲示せぬ制御回
路から与えられる原画信号ａの入力クロックｂに同期し
て、アドレスを出方するものとする。

以上の構成において、第５図の画信号変換制御部１７に
相当する構成要素は、第６図の構成から、両信号ライン
／マッファ＃１〜＃６と両信号書込みバッファ１６とを
除いた各部である。

この実施例では、２ライン分の画信号が書き込まれてか
ら、画信号書込みノ々ツファ１６へ出力を開始するもの
として、動作を説明する。

原画信号ａが、入カアｒレスカウンタ１９Ａに与えられ
る入力クロックｂに同期して入カアＰレスカウンタ１９
Ａから出力される画信号ライン／マッファ＃１のアドレ
スへ１ビツトづつ、更に画信号ラインノ々ツファ＃２．
４４へ順次に格納される。このようにして画信号ライン
バッファ＃１．＋２ＫＪＵ画信号が格納されると、出力
アドレスカウンタ１９Ｂは画信号ライン・ζツファ＃１
ヘアｒレスを与え、順次に画信号を読み出す。このとき
、図示せぬ制御回路はセレクタ２０ＣのＡ、Ｓ端子へ例
えば、ともにハイレベルの信号を出力し、端子ＣＯから
入力される画信号をＹ端子から出力させるようにする。

これによって画信号ツインバッファ＃１に格納されてい
た先頭ラインの原画信号は、そのまま縮小画信号Ｃとし
て、画信号書込みノ々ツファ１６へ出力され、書込みア
ドレスカウンタ１９Ｃが出力するアドレスへ格納される
。このような画信号の読み出しが行なわれている間にも
、両信号ラインノマツファ＃４以降へ、入カアｒレスカ
ウンタ１９Ａによる両信号の格納がなされている。

次に、出力アｒレスカウンタ１９Ｂ　Ｈ、画信号ライン
バッファーｆ＋１．＄２．−１４．＃６の対応するビッ
トを賎み出すために、ア「レスを出力する。

すると、ＥＸ−ＯＲゲート２１Ａからの出力は、入カア
ｒレスカウンタ１９Ａ　Ｋより画信号ラインノ９ツファ
＃３へ格納されるとともに、ＥＸ−ＯＲゲー）　２ＩＣ
，アントゲ−）２２ＡＫ与えられる。一方、当初画信号
ライツノ９ツフア＃１〜＃６には白ビット（ロウレベル
）の信号が全ピットに格納されていることにすると、Ｅ
Ｘ−ＯＲゲー）　２１Ｃの他方の端子には、画信号ライ
ンノ９ツファ＃６からロウレベルの信号が与えられるこ
とになＪ、ＥＸ−０几ゲート２１Ｃの出力はハイレベル
となる。このため、アンドゲート２２Ａは、ＥＸ−ＯＲ
ゲート２１Ａの出力に制御されてその出力を変化させる
。セレクタ２０Ａは、Ｓ端子の入力信号がハイレベルで
あるときには、Ｂ＠子の画信号をＹ端子から出力させ、
Ｓ端子の入力信号がロウレベルであるときには、Ａ端子
の画信号をＹｆａ子から出力させる。このため、セレク
タ２０Ａ１７）Ｙ端子からは、第３図で説明した場合と
同様に、画信号ラインノ々ツファ＃２のあるビットと画
信号ラインノツファ＃１内の対応するビットとを比較し
て、変化があるときは画信号ラインバッファ＃２のビッ
トが出力され、変化がないときには画信号ラインバッフ
ァ＃４内の対応するビットが出力される。一方、図示せ
ぬ制御回路は、セレクタ２０ＣのＡ端子にハイレベルの
信号を与え、Ｓ端子にロウレベルの信号を与える。

すると、セレクタ２０ＣＦｉＣ１端子から入力された画
信号をＹ端子から出力する。このようにして縮小された
縮小画信号Ｃは書込みアＰレスカウンタ１９Ｃが出力す
る画信号書込みバッファ１６のアドレスへ格納される。

次に、出力アｒレスカウンタ１９Ｂは、画信号ラインバ
ッファ＄４．　＃５．　＃１．＃６の対応するぎットを
読み出すために１アｒレスを出力する。

尚、画信号ラインノマツファ＃ＩＫは、このとき既に新
しい画信号が格納されているか、少なくとも読み出され
るビットは既に新しくなっているものとする。すると、
ＥＸ−ＯＲゲート２１Ｂからの出力は、入カアＰレスカ
ウンタＩＳＡにより、画信号ラインノ々ツファ＃６へ格
納されるとともに、ＥＸ−０Ｒゲー）　２１Ｄ、アンド
ゲート２２Ｂへ与えられる。また、ＥＸ−ＯＲゲート２
１Ｄの他の入力端子には画信号ラインバッファ＃３の対
応するビットが与えられるから、ＥＸ−ＯＲゲート２１
Ｄの出力は、同一位置のビットが３ライン連続して変化
するときには、ロウレベルとな郵、２ラインまでの変化
であれば、ハイレベルとなる。

今、２テインまでの変化であるとすれば、アンドゲート
２２Ｂは、ＥＸ−ＯＲゲート２１Ｂの出力に制御されて
その出力を変化させる。セレクタ２０ＢはＳｇｓ子の入
力信号がハイレベルであるときには、Ｓ端子の画信号を
Ｙ端子から出力させ、Ｓ端子の入力信号がロウレベルで
あるときには、Ａ端子の画信号をＹ端子から出力させる
。このため、セレクタ２０Ｂの７Ｍ４子からは、第３図
で説明した場合と同様に、画信号ラインノセッ７ア＃５
のあるビットと画信号ラインノリファ＃４の対応するビ
ットとを比較して、変化あるときＫは画信号ライン／マ
ッファ＃５のビットが出力され、変化がないときには画
信号ラインバッファ＃１の対応するビットが出力される
。

また、順次入力された原画信号の同一位置のビットが３
ライン連続して変化している場合には、ＥＸ−０几ゲー
ト２１Ｄの出力がロウレベルとなるからアン「ゲート２
２Ｂの出力は、ＥＸ−ＯＲゲート２１Ｂの出力にかかわ
らずロウレベルとなる。このため、セレクタ２０ＨのＳ
端子にはロウレベルの信号ガ与えられるから、Ａ端子か
ら入力される画信号′７５ＩＹ端子から出力される。こ
れにより、セレクタ２０ＢのＹ端子からは、第４図で説
明した場合と同様に、画信号ラインノ署ツファ＃１の対
応するビットが出力される。

一方、図示せぬ制御回路は、セレクタ２０ＣのＡ端子に
ロウレベルの信号を与え、Ｓ端子にノ１イレペルの信号
を与える。すると、セレクタ２０ＣＶｉＣ２端子から入
力された画信号をＹ端子から出力する。このようにして
縮小された縮小画信号Ｃけ、書込みアＰレスカウンタ１
９Ｃが出力する画信号書込みノマツファ１６のアドレス
へ格納される。

以下、同様にして入力された原画信号ａは縮小される。

ただし、図示せぬ制御回路は、セレクタ２０ＣのＡ、Ｓ
端子へ与える信号を変化させるが、両方の端子へロウレ
ベルの信号を与えることはない。

このようにして本実施例では、２ライン毎に１ライ／が
消去され、原画信号ａに忠実な縮小画信号Ｃを得ること
ができる。

尚、上記実施例忙おいては、消去するラインの前のライ
ンと消去するラインの比較を行なったが、消去する後の
ラインと消去するラインの比較を行なうようＫしても良
い。このようにする場合、原画信号の先頭ラインを無条
件に消去し、最終ラインを無条件に残す手法を併せて用
いても良い。

また、実施例及び上記尚書きの記述は、２ラインを１ラ
インＫｍ小する場合についての記述であるが、一般的に
ｎライン毎に１ラインを消去する場合にも適用可能であ
る。

更に１上記実施例では、第４図で説明したような特殊な
ケースまでも、想定しているものである。

しかし、一般的には一枚の原稿において数ラインにわた
って第４図のような原画信号が得られることは少なく、
むしろこのような場合を考慮しなくても良い場合がある
。そこで、第６図の画信号７　イン”　ツファ＃　３　
ｒ　＃　６　＋　Ｂ　Ｘ　ＯＲｌ’　）　２１Ｃ，２１
Ｄ　、７　ｙ　）　’ｌ　）　２２Ａ＋　２２Ｂヲ取す
去ッテ、ＥＸ−ＯＲゲート２１Ａの出力をセレクタ２０
Ａの８端子へ与えＥＸ−ＯＲゲート２１Ｂの出力をセレ
クタ２０ＢのＳ端子へ力えた回路が考えられる。この場
合、入力子「レスカウンタ１９Ａ、１９Ｂには、両信号
ライン／マッファ＃３．−＃’６へのアドレス出力機能
は不要である。

このように構成すると、原画信号の先頭ラインはそのま
ま残され、次に、画信号ラインノマツファ＃ｔ、＃２に
格納された画信号のＥＸ−ＯＲに基づいて、ピットに変
化があるときは画信号ラインノ９ツファ＃２のぜットが
残され、ピットに変化がないときにＨ画信号ラインノ々
ツファ＃４のピットが残される。更に、ＷｆｒＭ号ライ
ンうζツファ＃４゜＃５に格納された画信号のＥＸ−Ｏ
Ｒに基づいて、ピットに変化があるときは画信号ライン
ノマツファ＃５０ビットが残され、ピットに変化がない
ときには画信号ラインバッファ＃１０ピットが残される
。以下同様な動作が行なわれ、第３図で説明したような
縮小画信号が得られる。これによっても、副走査方向の
長す線が消失されることも、縮小画信号が黒っぽくなる
こともなく、従来以上に原画信号に忠実な縮小画信号を
得ることができる。

更に、実施例では、光電変換して得た画信号について述
べたが、他のシステムから送出された画信号を縮小する
場合にも適用でき、その応用範囲は極めて広いものであ
る。

〔発明の効果〕

以上説明したように本発明によれば、得られる縮小画信
号において、原画信号の副走査方向に長い線が消失され
ることがなく、縮小画信号が黒つほくなることもなく、
原画信号に従来以上に忠実な縮小画信号を得ろことがで
きる。

【図面の簡単な説明】

第１図は原稿の走査を示した平面図、第２図は従来の画
信号の縮小方式を説明するための図、第３図は本発明の
詳細な説明するための図、第４図は第３図を改良した本
発明の詳細な説明するための図、第５図は本発明が適用
されたファクシミリＩ装置の要部ブロック図、第６図は
本発明による縮小装置のブロック図である。１１・・・原稿　１２・・・光電変換素子　１３・・・
２値化回路１４・・・画信号処理部１５・・・画信号ラ
インバッファ１６・・・画信号書込み／？ツファ　１７
・・・画信号処理部ｍｕ　＃１〜＃６・・・画信号ライ
ンーセツファ１９Ａ・・・入力子ｒレスカウンタ　１９
Ｂ・・・出力アＰレスカウ／タ　１９Ｃ・・・書込みア
ｒレスカウンタ２０Ａ〜２００・・・セレクタ　２１Ａ
〜２１Ｃ・・・Ｅ　Ｘ−０Ｒゲート　２２Ａ、　２２Ｂ
・・・アンｒゲート代理人　弁理士　則　近　憲　佑（ほか１名）

Claims

【特許請求の範囲】

（１）−り見られた原画信号を複敷ライン毎に１ライン
消去することＫより縮小画信号を樽る画信号の縮小方式
において、前記消去される１ラインの画信号の前または後の１ライ
ンの両信号の各ビットと、前記消去される１ラインのｐ
ｉ倍信号対応する各ビットとを比較し、変化があるビッ
トについては、前記消去される１ラインの両信号のビッ
トを残し、変化がないピッ）Ｋついては前記消去される
１ラインの画信号の前または後の１ラインの画信号のビ
ットを残すことにより縮小画信号を得ることを特徴とす
る両信号の縮小方式。
（２）２ライン毎に１ラインを消去して縮小画信号を得
る場合にＶｒ１偶数ラインの両信号を消去するラインと
するとともに１先頭ラインを無条件に残すことを４”￥
微とする特許請求の範囲第（１）項記載の画信号の縮小
方式。
（３）力えられたＷｉｉｌｉ＋信号を複数ライン毎に１
ライン消去することにより縮小両信号をイ）る画信号の
　（縮小方式において、前記消去されるＪラインの両信号の前または後の１ライ
ンの画信号の各ビットと前記消去されろ１ラインの画信
号の対応する各ビットとを比較し、変化があるビットに
ついては、前記消去される１ラインの両信号のビットを
残し、変化がないビットについては前記消去される１ラ
インの両信号の前または後の１ラインの画信号のビット
を残すとともに、比較の結果同一位置のビットが所定回
連続して変化した場合には、前記消去される１ラインの
画信号の前または後の１ラインの画信号のビットを残す
こと忙よシ縮小画信号を得ることを特徴とする両信号の
縮小方式。
（４）　２ライン毎に１ラインを消去して縮小画信号を
得る場合には、６数ラインの両信号を消去するラインと
するとともに、先頭ラインを無条件に残すことを特徴と
する特許請求の範囲第（３）項記載の画信号の縮小方式
。