JPS62213384A - フアクシミリ符号化器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ファクシミリ装置に関し、特に、ファクシミ
リ符号化器に関する。

従来の技術 従来、この種の符号器については、白ラインスキップ等
の白ラインそのものを符号化せずにフラグに置換えてし
まう方法、あるいはそのまま白ラインをラインメモリか
ら読出して変化点検出を行いながら符号化していく方法
が提案されている。

発明が解決しようとする問題点 しかしながら、白ラインスキップ等の処理を行うことに
より符号化の処理速度は速くなるが、白ラインスキップ
フそのものは非標準の符号化方式に含まれるでおり、フ
ァクシミリの相互交信性という観点から見ると不利な方
法である。

また、ラインメモリから画信号を１ラインづつ読出して
変化点を検出し符号化を行う方法では、白１ラインを符
号化する場合でも、変化点検出という処理の性質上、あ
る程度の処理速度の低下をまぬがれない。

本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸問
題点を解決することを可能とした新規なファクシミリ符
号化器を提供することにある。

問題点を解決するための手段 上記目的を達成する為に、本発明に係るファクシミリ符
号化器は、１ライン分の画信号と１ビットのフラグを記
憶し読出すことができるラインメモリと該ラインメモリ
中の画信号の状態を判断し判定結果をフラグとしてライ
ンメモリに符加する判定符加回路との組合せを複数もつ
マルチラインメモリ回路と、該ラインメモリ回路内のラ
インメモリのフラグ情報をみてこのラインメモリから画
信号を読出して符号化を行うかあるいは読出さずに符号
化を行うかを判断して１ラインの符号化を行う符号化回
路と、ラインメモリへの画信号の入力状態及びラインメ
モリからの画信号の出力状態を制御する制御回路とを具
備して構成される。

実施例 次に本発明をそま好ましい一実施例について図面を参照
して詳細に説明する。

第１図は本発明に係るファクシミリ符号化器の一実施例
を示すブロック構成図、第２図、第３図、第４図は本発
明の詳細な説明する為のタイムチャートである。説明の
便宜上、マルチラインメモリ回路内のラインメモリの数
を２個とする。第１図において、参照番号１は判定符加
回路、２は第１のラインメモリ、３は第２のラインメモ
リ、４はラインメモリへの画信号の入力、及びラインメ
モリからの画信号の出力のそれぞれの状態を管理、制御
する制御回路、５は符号化回路、１１は画信号。

１２は画信号書込クロック、１３は１ラインの区切りを
示す同期信号、１４は判定結果信号、２１はラインメモ
リ１読出完了信号、３１はラインメモリ２読出完了信号
、４！はラインメモリ書込／読出指定信号、４２は画信
号転送要求信号、４３は符号化要求信号、５１は読出画
信号、５２はフラグ出力、５３は画信号続出クロック、
５４は符号出力をそれぞれ示す。

次にこの実施例の動作を第２図〜第４図までのタイムチ
ャートを使用して説明する。先ず準備として、制御回路
４は、ラインメモリ書込／読出指定信号４１によりライ
ンメモリの状態を決め、該指定信号４Ｉが“１”のとき
に第１のラインメモリ２が書込状態で第２のラインメモ
リ３が続出状態、信号レベル“０”のときに第１のライ
ンメモリ２が読出状態、第２のラインメモリ３が書込状
態となる。また、制御回路４は、それぞれのラインメモ
リの状態を管理しており、書込完了を同期信号！３カレ
ベル“１”になるのを見て、また読出し完了を読出完了
信号２１．３１がレベル“１”になるのを見て知り、そ
れぞれがレベル“１″の時にラインメモリ状態を信号４
１にて切替え、同時に符号化回路５に対して符号化要求
信号４３を１パルス出力する。また、画信号転送要求信
号４２を“ＯＮ”　（レベル“Ｏ”）にして画信号１ラ
インの入力を制御し、画信号区間を示す同期信号１３が
レベル“１”になるときに、１ラインの要求を“ＯＦＦ
”（レベル“１”）にする。

第２図、第３図は第２のラインメモリ３に画信号を書込
中、そのラインが白ラインであることを判定して、判定
結果信号！４をレベル“１”にし、これがラインメモリ
にセットされるタイムチャートである。判定符加回路１
は同期信号１３の“ＯＮ”区間（レベル“Ｏ”）中の画
信号１１を画信号書込クロックでサンプリングして変化
点がないかを監視し、１つでも変化点がある時には、判
定結果信号１４を“ＯＦＦ”　（レベル“０”）として
保持している。今、第１のラインメモリ２は、信号４１
により書込に指定され、同期信号１３の“０「区間中の
画信号を画信号書込クロックの立上りによって記憶し同
時に同期信号が“ＯＦＦ”　（レベル“１”）になる時
に、判定結果信号１４を白ラインか否かを示すフラグと
して記憶する。制御回路４は、同期信号１３がレベル“
１”になるのを見て画信号転送要求信号４２を“ＯＦＦ
”　（レベル“１”）にし、書込／読出指定信号４１の
レベルを反転し、符号化回路５に対して、令書込んだラ
インの符号化を要求し、符号化要求信号４３を出力し、
次に画信号転送信号を“ＯＮ”　（レベル“０”）にす
る。すると同期信号１３が“ＯＮ”し、第２のラインの
画信号の入力が開始される。第２ライン目は白ラインで
あるから判定符加回路１は最後の画信号書込クロックで
サンプリング後に判定結果信号１４をレベル“１“にす
る。信号１４は同期信号１３の立上りでフラグとして第
２のラインメモリ３へ取込まれ、第２のラインメモリ３
が読出しに指定された時にフラグ出力５２となって出力
される。この後信号１４は同期信号の立下がりでクリア
される。

第３図は符号化回路５がラインメモリから画信号を読出
す場合と白ラインで読出さない場合のタイムチャートを
示している。符号化要求信号４３が１パルス出力される
と、符号化回路５は、フラグ出力５２のレベルを判断し
　＆ｌＱ”であるから画信号読出しクロック５３を出力
して画信号の読出しを行い、変化点検出を行ないながら
符号化していく１ライン画信号の出力が終ると、第１の
ラインメモリ２は、制御回路４に対して第１のラインメ
モリ読出完了信号２１をレベル“１”にして知らせ、そ
の後信号２１は書込／読出指定信号４１の反転時にクリ
アされる。制御回路４は、信号２１と信号１３が両方と
もレベル“１”であると判定すると、信号４１のレベル
を反転させ、符号化回路５に対して信号４３を１パルス
出力する。信号４１が反転されて第２のラインメモリ３
が読出しに指定された時には第２のラインメモリ３は、
制御回路４に対して第２のラインメモリ読出完了信号３
Ｉをレベル“１″にして出力し、符号回路５へはフラグ
信号５２がレベル“１”となって入力される。符号化回
路５は信号４３の１パルスを受けて、フラグ信号５２の
レベルを判断し、レベル“１”であるから第２のライン
メモリ３から画信号の読出しは行なわず、白１ラインの
符号を直ぐに符号出力５４として出力できる。

制御回路４は、第２のラインメモリ読出完了３１がレベ
ル“１”であるから同期信号１３のレベルが“１”にな
り次第、書込／読出指定信号４Ｉを反転し、次の書込ラ
インメモリ、読出ラインメモリの指定をする。第２のラ
インメモリ読出完了信号３１は信号４１の立下がりでク
リアされる。

ラインメモリへの書込処理とラインメモリからの読出し
処理（符号化時間も含む）は、パイプライン処理で行な
われており、このパイプラインはどちらか処理時間の長
い方が直列につながって全体としての処理時間を決定し
ている。通常、書込処理よりも続出処理の方が変化点検
出、符号化処理を含むので長い。

以上述べた方法により、白ライン時の続出処理を書込処
理よりも短くすることができる。

発明の詳細 な説明したように、本発明によれば、ラインメモリへの
画信号の書込時に、画データといっしょに画データがす
べて白であるかどうかを示すフラグを符加し、ラインメ
モリ内の画データを符号化する時にこのフラグを見るこ
とで、白ラインの符号化を高速に行うことができ、符号
化速度を上げることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図〜第４図は本発明の一実施例の動作を示すタイムチャ
ートである。 １０００判定符加回路。２０１．第１のラインメモリ、
３００．第２のラインメモリ、４．、。 制御回路、５９０．符号化回路

Claims (1)

【特許請求の範囲】
1. １ライン分の画信号と１ビットのフラグを記憶し読出す
   ことができるラインメモリと該ラインメモリ中の画信号
   状態を判定し判定結果をフラグとしてラインメモリに符
   加する判定符加回路との組合せを複数もつマルチライン
   メモリ回路と、該マルチラインメモリ回路内のラインメ
   モリに対してフラグ情報をみてこのラインメモリ中の画
   信号の符号化を行なうか否かを判断して処理を行う符号
   化回路とを有し、該符号化回路がラインメモリのフラグ
   検査をしてラインメモリ中の画データがすべて白と判断
   した時には画データの読出しを行なわずに白１ライン分
   を符号化することを特徴としたファクシミリ符号化器。