JPS6242190A - フレ−ムメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ラスタスキャン型グラフィックディスプレイ
装置の高速書込み及び読出しを行うフレームメモリに関
するものである。

従来の技術 従来、ラスタスキャンのグラフィックディスプレイにお
いては表示画面に対応して縦方向及び横方向の二次元の
アドレスを持つフレームメモリヲ備え、直線等の表示は
、一旦フレームメモリの該当する画素にデータを書き込
み、これを表示画面のラスタ走査に同期して順次読み出
すことにより行っている。

第２図は従来のフレームメモリ２示している。

第２図において１はアドレス発生回路であり、表示画面
のラスタ走査に同期して横方向のＨアドレス及び縦方向
のＶアドレスを出力する。２はＤＤＡ（ｄａｇｒｔａｌ
　ｄｉｆｆｅｒｅｎｔｉａ１人ｎａｌｉｚｅｒ　）であ
り描画直線全点列に変換しその横方向の座標をＸアドレ
ス、縦方向の座標をｙアドレスとして出力する。

３はマルチプレクサであり、１のアドレス発生回路から
のアドレス信号と２のＤＤＡからのアドレス信号とを切
換える。４はメモリであり、３のマルチプレクサの出力
するアドレスによりデータの書込み及び読出し？行う。

５ばＣＲＴでありラスタスキャンの表示全行う。６はゲ
ート回路であり、１のアドレス発生回路からラスタ走査
の帰線時に発生する信号によりメモリ４に対しデータの
書込み全可能とする。

次に上記従来例の動作について説明する。第２図におい
てアドレス発生回路１は表示画面の左上のラスク走査開
始点からのラスク走査に従ってＨアドレスは順次０，１
．２，３．・・・・・、５１０，６１１と変化する。こ
の間Ｖアドレスは０を保つ。次にラスク走査の水平帰線
時間を待って再びＨアドレスは順次０，１．２，３．・
・・・・・６１０，５１１と変化する。この間Ｖアドレ
スは１全保つ。

このようにしてＨアドレスが０から６１１まで変化しな
からＶアドレスは順次大きな値となり最後５１１になる
と垂直帰線時間を待って０となり一画面の走査を終了す
る。マルチプレクサ３はこの走査期間はアドレス発生器
２の出力するＨアドレス及びＶアドレスを選択しメモリ
４のアドレスとして与え、メモリ４の記憶内容を順次読
み出してＣＲＴ５に送る。次にフレームメモリに直線を
書き込む動作について説明する。直線の端点ムの座標ｋ
（ｘ、、、ｙａ）とし端点Ｂの座標’ｔ（Ｘｂ、７ｂ）
とすると直線の描画は第３図に示すように端点Ａと端点
Ｂの間を多くの点列に変換しこの点列座標１ＤＤＡ回路
２から順次出力する。アドレス発生回路が水平帰線期間
及び垂直帰線期間に出力する書込み許可信号はマルチプ
レクサ３に与えられ書込み許可信号が１の時はマルチプ
レクサ３をＤＤ人回路２の出力を選択するように切換え
る。一方書込み許可信号はゲート回路６によりＤＤム回
路２の出力する書込要求信号が１の時メモリ４にデータ
を書込むための書込信号を有効にしてＩ）ＤＡ回路２の
発生する点列をメモリに書込む。

発明が解決しようとする問題点 しかしながら、上記従来例においてはＤＤ人回路２の発
生する点列を書込む時間は水平帰線期間又は垂直帰線期
間内に限られ通常この時間は全体の走査時間の１０％以
下であり描画速度を低くする原因となっている。

本発明は、上記従来例の欠点を除去するものであり、Ｄ
ＤＡの発生する点列を高速にメモリに書込むこと金目的
とするものである。

問題点全解決するための手段 本発明は、上記目的を達成するためにメモリ全１組に分
割し、メモリの内容を読み出すＶアドレスとＨアドレス
の和の値により読み出しメモリを決定し、メモリにデー
タを書込むＤＤＡの出力するｙアドレスとＸアドレスの
和の値により書込みメモＩＪ　ｆ決定、する構成全具備
したものである。

作用 本発明は上記構成により、ＤＤＡが比較的多く出力する
水平又は垂直に近い傾きを持つ直線の点列を高速にメモ
リに書込むことを可能とするものである。

実施例 以下に本発明の一実施例としてｎ＝＝４組の構成につい
て、図面とともに説明する。第１図において１０はアド
レス発生回路であり、表示画面のラスク走査に同期して
横方向のＨアドレス及び縦方向のＶアドレスを出力する
。１１はＤＤＡであり描画直線を点列に変換しその横方
向の座標ｆｘＸアドレス縦方向の座標をｙアドレスとし
て出力する。１２，１３，１４．１５はマルチプレクサ
であり、アドレス発生回路１０からの下位２ビツトを除
くＨアドレス及びＶアドレスから構成されるアドレス信
号とＤＤム１１からの下位２ビット金除くＸアドレス及
びｙアドレスから構成されるアドレス信号と全切換える
。１６，１了、１８゜１９はメモリであり、各々１２，
１３，１４゜１５のマルチプレクサの出力するアドレス
に従ってデータの書込み及び読出しを行う。２０は加算
器であり、アドレス発生回路１０の発生するＨアドレス
とＶアドレスを加算し信号Ｓ１　ｆ出力する。

２１はデコーダであり加算器２０の出力信号Ｓ。

のうち下位の２ビツトの信号Ｓ２ｆデコードしＳ２が０
の時読出選択信号Ｓ３．Ｓ２が１の時読出選択信号Ｓ４
．Ｓ２が２の時読出選択信号Ｓ５．Ｓ２が３の時読出選
択信号Ｓ６’ｉ１とする。２２はマルチプレクサであり
メモリ１６，１了、１８．１９の出力全加算器２ｏの出
力信号Ｓ２　により選択する。

２３はＣＲＴでありマルチプレクサ２２の出力をラスク
スキャンの走査により表示する。

２４は加算器であり、ＤＤム１１の発生するＸアドレス
とｙアドレスを加算し信号ｔ１　ｋ出力する。

２６はデコーダであり加算器２４の出力信号ｔ。

のうち下位２ビツトの信号ｔ２全デコードしｔ２が０の
時書込選択信号ｔ３．ｔ２が１の時書込選択信号１４．
１２が２の時書込選択信号１５．１２が３の時書込選択
信号ｔ６１１とする。２６はゲート回路でありデコーダ
２１の出力する読出選択信号Ｓ３　が○、デコーダ２６
の出力する書込選択信号ｔ、が１、ＤＤ人１１の発生す
る書込要求信号が１の時書込信号をメモリ１６に出力す
る。

２アはゲート回路でありデコーダ２１の出力する読出選
択信号Ｓ４　が０、デコーダ２５の出力する書込選択信
号ｔ４　が１、ＤＤム１１の発生する書込要求信号が１
の時書込信号をメモリ１７に出力する。

２８はゲート回路でありデコーダ２１の出力する読出選
択信号Ｓ５が０、デコーダ２５の出力する書込選択信号
ｔ５が１、ＤＤＡｌｌの発生する書込要求信号が１の時
書込信号全メモリ１８に出力する。

２９はゲート回路でありデコーダ２１の出力する読出選
択信号Ｓ６が○、デコーダ２５の出力する書込選択信号
ｔ６が１、ＤＤＡｌ　１の発生する書込終了信号が１の
時書込信号全メモリ１９に出力する。

３０はゲート回路であり、ゲート回路２６゜２７．２８
．２９の出力する書込信号のいずれかが１の時、書込終
了信号−１ＤＤＡ１１に送出する。

次に上記実施例の動作について説明する。第１図におい
てアドレス発生回路１０はＣＲＴ、　２３の左上のラス
ク走査開始点からのラスク走査に従ってＨアドレス及び
Ｖアドレスを出力する。Ｖアドレスが０の場合はＨアド
レスが０．１．２，３゜４．５と順次増加するに従って
デコーダ２１の出力する読出選択信号は順次Ｓ３が１、
Ｓ４が１、Ｓ５が１、Ｓが１、Ｓ　が１、Ｓ４が１とな
る。次にＶアドレスが１の場合はＨアドレスが０．１．
２，３゜４．５と順次増加するに従ってデコーダ２１の
出力する読出選択信号は順次Ｓ４が１、Ｓ、が１、Ｓ６
が１、Ｓ５が１、Ｓ４が１、Ｓ５が１となる。

更にＶアドレスが１づつ増加するに従って同じＨアドレ
スに対応するデコーダ２１の出力する読出選択信号は順
次シフトしていく。

読出選択信号Ｓ３が１の時はマルチプレクサ１２はアド
レス信号発生器１０の出力を選択してＶアドレスとＨア
ドレスをメモリ１６に与え、更にマルチプレクサ２２は
メモリ１６の出力を選択してＣＲＴ２３に送る。同様に
読出選択信号Ｓ４　が１の時はメモリ１７、読出選択信
号Ｓ５　が１の時はメモリ１８、読出選択信号Ｓ６　が
１の時はメモリ１９の内容がＣＲＴ２３に送られる。

以上によりＨアドレスがラスク走査に従って増加するに
従ってメモリ１６．１７，１８．１９の順に内容が読み
出され、しかもＶアドレスが１増・加する毎に読出され
るメモリの順が１づつシフトすることになる。

次にフレームメモリに直線全書き込む動作について説明
する。第３図に示すように直線ＡＢの描画は端点Ａと端
点Ｂの間全多くの点列に変換し、この魚類１座標ｉＤＤ
人回路１１から順次出力する。

この点列座標の下位２ビノトヲ除くＸアドレスとｙアド
レスは加算器２４にて加えられその結果によりデコーダ
２５の書込選択信号１．．１４，１５゜ｔ６のいずれか
が１となる。ＤＤＡｌ　１からの書込要求信号及び書込
選択信号ｔ５が共に１でありかつ読出選択信号Ｓ３が０
の時メモリ１６に対してデータの書込みが行なわれる。

同様にしてＤＤＡｌ　１からの書込要求信号が１の状態
において、書込選択信号ｔ４が１かつ読出選択信号Ｓ４
が０の時メモリ１了、書込選択信号ｔ５　が１かつ読出
選択信号Ｓ５　が０の時メモリ１８、書込選択信号ｔ６
　が１かつ読出選択信号Ｓ６　が０の時メモリ１９に対
してデータの書込みが行なわれる。

本実施例においては、フレームメモリ１６゜１７．１８
．１９は各々１ビツトのメモリにより構成されているが
読出速度を上げるため各々２ビツト、４ビツトのメモリ
を用い並列読出しに行うことが有効である。この場合は
水平方向に並列読出しを行うため加算器２０．２４に辱
えられるＨアドレス及びＸアドレスは下位３ピツトもし
くは下位４ピノｌ除いたものを使用することになる。

発明の効果 本発明は上記のような構成であり直線の描画時のＤＤＡ
Ｏフレームメモリへの書込速度が高い。

直線描画については水平又は垂直に近い傾きをもったも
のが多い０本発明の横方向及び縦方向について一画素ず
れる毎にアクセスされるメモリが異なる方式により、水
平方向のみでなく垂直方向への直線描画時もｎ組のメモ
リに対し順次書込みを行うことができるため従来の方式
に比べ高い書込速度金得ることができる。

【図面の簡単な説明】

第１図は本発明の実施例によるフレームメモリのブロッ
ク図、第２図はＤＤ人の動作を説明するための直線の点
列座標図、第３図は従来例によるフレームメモリのブロ
ック図である。 １０・・・・・・アドレス発生器、１１・・・・・・Ｄ
Ｄ人、１２．１３，１４．１６・・・・・・マルチプレ
クサ、１６．１７．１８．１９・・・・・・メモリ、２
０・・・・・・加算器、２１・・・・デコーダ、２２・
・・・・・マルチプレクサ、２３・・・・・・ＣＲＴ、
２４・・・・・加算器、２５・・・・・・デコーダ、２
６，２７，２８．２９・・・・・・ゲート回路、３０・
・・・・・ゲート回路。

Claims (1)

【特許請求の範囲】
1. 縦方向のアドレス及び横方向のアドレスをもつｎ組のメ
   モリを設け、メモリの内容を読み出す縦方向のアドレス
   と横方向のアドレスの和の値によりｎ組のメモリの１組
   を指定して読み出しを行い、メモリにデータを書込む縦
   方向のアドレスと横方向のアドレスの和の値によりｎ組
   のメモリの１組を指定して書込みを行うことを特徴とす
   るフレームメモリ。