JPS6237263Y2 - - Google Patents

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JPS6237263Y2
JPS6237263Y2 JP9906181U JP9906181U JPS6237263Y2 JP S6237263 Y2 JPS6237263 Y2 JP S6237263Y2 JP 9906181 U JP9906181 U JP 9906181U JP 9906181 U JP9906181 U JP 9906181U JP S6237263 Y2 JPS6237263 Y2 JP S6237263Y2
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JP
Japan
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refresh
crt
memory
output
address
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JP9906181U
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JPS585083U (ja
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Description

【考案の詳細な説明】 本考案は、CRTの画素の数より容量の大きい
リフレツシユメモリを有する図形表示装置におい
て、リフレツシユメモリからCRT一画面分を切
り出して表示させる切り出し回路に改良を加えて
簡単な構成にした図形表示装置に関する。
ラスタスキヤン形の図形表示装置で画像を表示
する場合、CRTの画素と1対1に対応したメモ
リ即ちリフレツシユメモリを持ち、このリフレツ
シユメモリの内容を変更することによりCRTの
表示内容を変更している。従つて、通常は全表示
画素数とリフレツシユメモリの全ビツト数は等し
いか若しくはほとんど近い値となる。一方、半導
体技術の進歩によりメモリ容量は格段に大容量化
したが、CRT表示部の方はそれほど高密度化し
ていない。このため、リフレツシユメモリの容量
をCRTの画素数よりも多くして、その一部を
CRTの一画面分取り出して表示することも行わ
れるようになつてきている。
ところで、大容量のリフレツシユメモリから一
部を切り出して表示する場合、その切り出し回路
は複雑な構成になつているものが多い。回路が複
雑になると、リフレツシユメモリを大容量にした
メリツトも生かせなくなる。
本考案は、このような点に鑑みてなされたもの
で、切り出し回路を簡単な構成にした図形表示装
置を実現したものである。以下、図面を参照して
本考案を詳細に説明する。
第1図は、本考案の一実施例を示す構成図であ
る。同図において、1はCPUである。B1はデー
タバスである。2は、前記したリフレツシユメモ
リである。該メモリの容量は、CRTの画素の数
よりも多くなつている。20は、CRT一画面分
に相当する容量の大きさを示し、この部分が切り
出されてCRTに表示されることになる。3は、
CPU1からのタイミング信号を受けて、リフレ
ツシユメモリ2にアドレス信号を与えると共に、
CRTに垂直帰線信号VSYNC及び水平帰線信号
HSYNCを印加するCRTインターフエイス回路で
ある。前記した切り出し回路は、該インターフエ
イス回路3に含まれる。B2は、リフレツシユメ
モリ2にアドレスを入力するためのアドレスバス
である。4は、CRTである。リフレツシユメモ
リ2中の切り出し部20の内容が順次読み出され
て該CRTに表示される。このときの表示のタイ
ミングは、垂直帰線信号VSYNCと水平帰線信号
HSYNCにより行われる。
第2図は、リフレツシユメモリ2のアドレス割
当ての例を示す図である。図に示すリフレツシユ
メモリの容量を、例えば1024×1024ビツトとす
る。一方、CRTの表示容量は、横方向を512ビツ
トとする。1ワードが166ビツトとすると、リフ
レツシユメモリ2は横方向64ワードで構成される
ことになる。一方、CRTの表示容量は、横方向
32ワードとなる。
これらワードに対して、図に示すように0から
順に番号を付す。このうち、切り出し部分20が
図に示すように設定されているものとする。この
切り出し部分をCRT4に表示させるためには、
リフレツシユメモリ2に正しいアドレスを入力し
てやる必要がある。ここでは、先頭アドレス66か
ら始まり順次カウントアツプしていき、右端のア
ドレス97の次になつたら、1行分の表示ワード数
分即ち32ワードだけ加算してやることが必要であ
る。
第3図は、上述の動作を行わしむるための切り
出し回路の一実施例を示す電気的接続図である。
同図において、10は表示開始用メモリの先頭ア
ドレスを記憶する表示開始レジスタである。該レ
ジスタには、第2図に示す例の場合66が記憶され
る。11は#0から#15までの16個のリプルカウン
タで構成されるリフレツシユカウンタである。前
記16個のリプルカウンタは、その一の出力が次段
の入力に接続された縦続接続構造となつている。
更に、該リプルカウンタはその途中で2分されて
いる。即ち、#4リプルカウンタと#5リプルカ
ウンタの間で2分されている。
#4リプルカウンタの出力Qと、#5リプルカ
ウンタの入力CK間には排他的論理和ゲート12
が接続されている。一方、ゲート12の他方の入
力には、水平帰線信号HSYNCが接続されてい
る。また、#0リプルカウンタの入力CKには、
リフレツシユカウンタ11を動作させるためのク
ロツクパルスCPが印加されている。更に、各リ
プルカウンタのデータ入力INには、表示開始レ
ジスタ10に設定された先頭番地(この場合66)
の値が各ビツトごとに接続されている。また、各
リプルカウンタのラツチ入力Lには、垂直帰線信
号VSYNCが印加されている。そして、各リプル
カウンタの出力D0,D1……,D14,D15は、リフ
レツシユメモリ22のアドレス信号となりそのビ
ツト数は16である。このように構成された回路の
動作を以下に説明する。
表示開始レジスタ10には、CPU1(第1図参
照)より先頭アドレス66が、2進数で設定され
る。設定されたアドレスデータは、各ビツトごと
にリプルカウンタに入力する。これら入力された
データは、垂直帰線信号パルスVSYNCによつて
リプルカウンタにラツチされる。しかる後、クロ
ツクパルスCPが入力するたびごとに、リフレツ
シユカウンタ11の内容は1ずつ更新される。一
方、リフレツシユカウンタ11のアドレス出力
は、リフレツシユメモリ2のアドレス入力に入力
している。従つて、リフレツシユカウンタ11の
出力が変化するたびに、リフレツシユメモリ2の
出力も変化し、CRT4(第1図参照)には、切
り出し部分20の内容が順次表示されていく。
ここで、表示が右端(この時点ではリフレツシ
ユカウンタの内容は98にセツトされている)に達
するとリフレツシユカウンタ11の内容を+32し
てアドレス130に移行させる必要がある。表示が
CRT4の右端に達すると、水平帰線信号パルス
HSYNCが発生する。そこで、このHSYNCをゲ
ート12に入力してやれば、#4ゲートのQ出力
からキヤリー信号が出力されたのと同一の効果を
奏することができる。即ち、リフレツシユカウン
タ11の内容に+32を加えたことになる。ここ
で、ゲート12を排他的論理和としたのは、前段
のリプルカウンタの出力あるいはHSYNC信号の
うち何れか一方の出力で次段のリプルカウンタを
確実に動作せしめるためである。
上述の操作により、表示アドレスを97から130
にスキツプさせることができる。130以降は、
131,132……と順次増加し、161までくると再び
194までスキツプする。以下、このような操作を
くり返して切り出し部20の内容がCRTに表示
されることになる。このように、本考案装置によ
れば、リフレツシユカウンタ11をラツチ端子付
きのリプルカウンタで構成したことにより、その
表示領域の切り出し回路が、表示開始レジスタ1
0、リフレツシユカウンタ及排他的論理和ゲート
12という極めて簡単な回路になる。また、表示
開始レジスタ10の内容を垂直帰線信号VSYNC
でラツチするため、表示開始レジスタ10の内容
を変えても画面が乱れることがない。一方、リプ
ルカウンタを用いると伝播時間が問題となる。伝
播時間の遅れの影響を少くするためには、1ワー
ドのビツト数をその分だけ多くしてやればよい。
特に、CPUとCRTの使用の時分割で行うトラン
スペアレント(TRANSPARENT)方式では、
CPUのためにとられる時間帯で伝播を行わせる
ようにすればよい。また、上述の説明では切り出
し部の先頭アドレスが66の場合について説明した
が、これに限る必要がないことはいうまでもな
い。先頭アドレスは、CPUからの指令により任
意に設定することができる。
以上、詳細に説明したように、本考案によれば
切り出し回路を簡単な構成にした図形表示装置を
実現することができる。
【図面の簡単な説明】
第1図は、本考案装置の一実施例を示す構成図
である。第2図はリフレツシユメモリ2のアドレ
ス割当ての例を示す図、第3図は切り出し回路の
一実施例を示す電気的接続図である。 1……CPU、2……リフレツシユメモリ、3
……CRTインターフエイス、4……CRT、10
……表示開始レジスタ、11……リフレツシユカ
ウンタ、12……排他的論理和ゲート、20……
切り出し回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. CRTの画素の数より多いメモリ容量をもつリ
    フレツシユメモリを具えた図形表示装置におい
    て、前記リフレツシユメモリの表示開始用先頭ア
    ドレスを記憶する表示開始レジスタと、該レジス
    タの並列出力を受け垂直帰線信号によりその出力
    を取込むと共に、そのキヤリー出力が次段の入力
    に接続されるように構成された複数個のリプルカ
    ウンタとによりなるリフレツシユカウンタをその
    途中から第1群及び第2群に2分し、第1群のキ
    ヤリー出力と水平帰線信号との排他的論理和出力
    を第2群の入力部に入力するように構成されたリ
    フレツシユカウンタをもち、該リフレツシユカウ
    ンタの出力を前記リフレツシユメモリのアドレス
    入力としたことを特徴とする図形表示装置。
JP9906181U 1981-07-02 1981-07-02 図形表示装置 Granted JPS585083U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9906181U JPS585083U (ja) 1981-07-02 1981-07-02 図形表示装置

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Application Number Priority Date Filing Date Title
JP9906181U JPS585083U (ja) 1981-07-02 1981-07-02 図形表示装置

Publications (2)

Publication Number Publication Date
JPS585083U JPS585083U (ja) 1983-01-13
JPS6237263Y2 true JPS6237263Y2 (ja) 1987-09-22

Family

ID=29893807

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JP9906181U Granted JPS585083U (ja) 1981-07-02 1981-07-02 図形表示装置

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JPS585083U (ja) 1983-01-13

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