JPS6235672A - ダ−リントントランジスタ - Google Patents

ダ−リントントランジスタ

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Publication number
JPS6235672A
JPS6235672A JP17555585A JP17555585A JPS6235672A JP S6235672 A JPS6235672 A JP S6235672A JP 17555585 A JP17555585 A JP 17555585A JP 17555585 A JP17555585 A JP 17555585A JP S6235672 A JPS6235672 A JP S6235672A
Authority
JP
Japan
Prior art keywords
region
transistor
emitter
base
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP17555585A
Other languages
English (en)
Inventor
Jiro Terajima
寺嶋 二郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP17555585A priority Critical patent/JPS6235672A/ja
Publication of JPS6235672A publication Critical patent/JPS6235672A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【発明の属する技術分野】
本発明は、同一半導体基板内にベース・エミッタ間に抵
抗の内蔵されたダーリントントランジスタに関する。
【従来技術とその問題点】
第2図に示すようにダーリントン接続されたトランジス
タ11.12のベース・エミッタ間にそれぞれ抵抗R1
R工を挿入することは知られている。この前段トランジ
スタ11のベース・エミッタ間に挿入される抵抗R+を
ダーリントントランジスタと同一の半導体基板に内蔵す
るため、第3図に示すように、例えばn形のシリコン基
板l中に形成される前段トランジスタのp形ベース領域
21と後段トランジスタのp形ベース領域22とをn形
分離帯3の側方で連結し、前段トランジスタのベース領
域21と後段トランジスタのベース領域22の間の連結
部のp層に形成される抵抗4をR4として利用していた
。第3図(blは第3図(alのA−A線断面において
、表面絶縁膜6.前段トランジスタのベース電極71.
前段トランジスタのエミッタ電極と後段トランジスタの
ベース電極を兼ねる電極72および後段トランジスタの
エミッタ電極73を共に示した図である。なお符号51
.52はそれぞれ前段および後段トランジスタのエミッ
タ領域を示す、ところで、この内蔵抵抗4が小さすぎる
と、ベース電流がこの抵抗を通じて流れてしまい、高い
電流増幅が望めない。またこの抵抗4が大きくなれば、
耐圧(コレクタ・エミッタ間電圧)が不安定となるので
抵抗値の精度のよい調整が必要になる。そのためにはベ
ース領域21.22のパターン・エミッタ領域51.5
2のパターン、各電極?1.72.73  接触のため
の絶縁膜6のコンタクト・ホールパターンを内蔵抵抗の
大きさに応じて変えなければならなかった。
【発明の目的】
本発明は、上述の欠点を除き、前段トランジスタのベー
ス・エミッタ間に挿入される抵抗値の調整が簡単にでき
るダーリントントランジスタを提供することを目的とす
る。
【発明の要点】
本発明によれば、それぞれ第一導電形の前段トランジス
タおよび後段トランジスタのベース領域が第二導電形の
両トランジスタ分II 8i域の側方で連結され、その
連結部に表面から第二導電形の領域が形成され、その領
域の周囲の第一導電形の領域の抵抗値が所定に調整され
ることによって上記の目的が達成される。
【発明の実施例】
第1図は本発明の一実施例を示し、(bl、(C1はそ
れぞれ(81図におけるB−B&ll、C−C線矢視断
面図である。第1図において、第2図と共通の部分には
同一の符号が付されている。この場合は前段トランジス
タのp形ベース領域21と後段トランジスタのp形ベー
ス領域22の連結部にドーピングしてハンチングして示
したn影領域8が形成されている。この領域8により連
結部の内蔵抵抗4は高くなる。しかもこの領域の長さX
9幅、yを変えることにより、抵抗4の値を調整するこ
とができる。 このn影領域8は、各トランジスタのエミッタ領域51
.52の形成の際同時に形成できるので工程の数は増加
せず、抵抗4の調整はエミッタ領域形成のパターンを変
更するのみででき、他のパターンの変更は必要がない、
なおn影領域8をエミッタ領域51と連結してもよい。 【発明の効果] 本発明は、ダーリントントランジスタの前段。 後段トランジスタのベース領域連結部に内蔵される抵抗
の値を、同領域の表面から形成される逆導電形のドーピ
ング領域によって調整するもので、この領域は各トラン
ジスタのエミッタ領域と同時に形成でき、ベース領域形
成のパターン、コンタクトホール形成のパターンを変更
する必要がないので、ダーリントントランジスタの電流
増幅率あるいは耐圧の改善のための内蔵ベース・エミッ
タ間抵抗の微調整が容易になる。
【図面の簡単な説明】
第1図は本発明の一実施例の要部を示し、(a)は平面
図、(b)、(C1はそれぞれ(alのB−B線、 C
−C線矢視断面図、第2図は本発明の対象であるダーリ
ントントランジスタの等価回路図、第3図は従来例の要
部を示し、(a)は平面図、山)は(alのA−A線矢
視断面図である。 21:前段トランジスタベース領域、22:後段トラン
ジスタベース領域、3:分1lllIN域、4:内蔵抵
抗、8ニド−ピング領域。 ・ゼ理人弁理と 山 口   1匂ん 箆1図

Claims (1)

    【特許請求の範囲】
  1. 1)それぞれ第一導電形の前段トランジスタおよび後段
    トランジスタのベース領域が第二導電形の両トランジス
    タ分離領域の側方で連結され、該連結部に表面から第二
    導電形の領域が形成されて該領域の周囲の第一導電形の
    領域の抵抗値が所定に調整されたことを特徴とするダー
    リントントランジスタ。
JP17555585A 1985-08-09 1985-08-09 ダ−リントントランジスタ Pending JPS6235672A (ja)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5575261A (en) * 1978-12-01 1980-06-06 Nec Corp Semiconductor device
JPS5817667A (ja) * 1981-07-24 1983-02-01 Hitachi Ltd 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5575261A (en) * 1978-12-01 1980-06-06 Nec Corp Semiconductor device
JPS5817667A (ja) * 1981-07-24 1983-02-01 Hitachi Ltd 半導体装置

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