JPS6235658A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6235658A JPS6235658A JP60175558A JP17555885A JPS6235658A JP S6235658 A JPS6235658 A JP S6235658A JP 60175558 A JP60175558 A JP 60175558A JP 17555885 A JP17555885 A JP 17555885A JP S6235658 A JPS6235658 A JP S6235658A
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- JP
- Japan
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- side walls
- container
- conductors
- conductor
- embedded
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、金属基板と絶縁物からなる側壁を備えた容器
内に収容される半導体素子に接続される主端子および制
御用端子が容器外部へ導出される半導体装置に関する。
内に収容される半導体素子に接続される主端子および制
御用端子が容器外部へ導出される半導体装置に関する。
例えば複数のトランジスタおよび他の半導体素子から構
成される回路を一つの容器内に収容したトランジスタモ
ジュールにおいては、容器外の主回路および制御用回路
との接続が便利なように制御用端子を主端子の一方の側
に集めて配置することが行われる。第２図（ａ）、（ｂ
ｌに示したトランジスタモジュールは、金属基板１の上
に固着された絶縁板２の上に金属支持板３を介してのト
ランジスタチップ４および導体片５が支持されている。 チップ４の上の電極と導体片５とは導線６によって接続
される。主端子７は金属基板３および導体片５から直接
容器１０の上に引き出されるが、主端子７の一方の側（
図では左側）に設けられ、ファストン端子が用いられる
制御用端子８は、導体片５とリード線９によって接続さ
れている。しかしこの場合、制御用端子８を固定する手
段が必要であり、配線に手間が要するなど組立工数が大
きくなる欠点がある。第３図（４）、山）に示したトラ
ンジスタモジュールにおいては、絶縁基板２の上に配線
パターン１１を導体層で形成し、制御用端子８の端部を
その上にろう付けなどで固着し、電気的接続と同時に基
板２に支持させる。しかしこの場合は、配線パターン１
１を形成する面積骨、絶縁基板２を大きくしなければな
らず半導体装置の外形が大きくなる欠点がある。
成される回路を一つの容器内に収容したトランジスタモ
ジュールにおいては、容器外の主回路および制御用回路
との接続が便利なように制御用端子を主端子の一方の側
に集めて配置することが行われる。第２図（ａ）、（ｂ
ｌに示したトランジスタモジュールは、金属基板１の上
に固着された絶縁板２の上に金属支持板３を介してのト
ランジスタチップ４および導体片５が支持されている。 チップ４の上の電極と導体片５とは導線６によって接続
される。主端子７は金属基板３および導体片５から直接
容器１０の上に引き出されるが、主端子７の一方の側（
図では左側）に設けられ、ファストン端子が用いられる
制御用端子８は、導体片５とリード線９によって接続さ
れている。しかしこの場合、制御用端子８を固定する手
段が必要であり、配線に手間が要するなど組立工数が大
きくなる欠点がある。第３図（４）、山）に示したトラ
ンジスタモジュールにおいては、絶縁基板２の上に配線
パターン１１を導体層で形成し、制御用端子８の端部を
その上にろう付けなどで固着し、電気的接続と同時に基
板２に支持させる。しかしこの場合は、配線パターン１
１を形成する面積骨、絶縁基板２を大きくしなければな
らず半導体装置の外形が大きくなる欠点がある。
本発明は、上述の欠点を除去して内部配線の手間を省き
、内部空間を有効に利用できる半導体装置を提供するこ
とを目的とする。
、内部空間を有効に利用できる半導体装置を提供するこ
とを目的とする。
本発明によれば、制御用端子が容器側壁に密着して支持
さる帯状導体と一体に形成され、その導体の端部が半導
体素子に接、続されていることによって上記の目的が達
成される。
さる帯状導体と一体に形成され、その導体の端部が半導
体素子に接、続されていることによって上記の目的が達
成される。
第１図（ａ）５．（ｂ）は本発明の一実施例を示すもの
で、第２．第３図と共通の部分には同一の符号が付され
ており、第２．第３図と同様トランジスタモジュールの
トランジスタ１個についてのみ図示している。この場合
はファストン端子を用いた制御用端子８は絶縁性側壁１
２に埋め込まれた帯状導体１３の一端に形成されている
。このような導体１３は、側壁１２を樹脂より成形する
ときに一体に埋め込むことにより容易に作成できる。導
体１３の他端は側壁１２より内側に突出しており、この
突出部１４を容器基板１上の絶縁板上に第２図の場合と
同様に固着された導体片５の立上がり部と接続する。 これにより制御用端子８は容器側壁に支持され、導体突
出部１４とそれに対向する導体片５の立上がり部とを接
続するだけで基板上の半導体素子との接続ができる。な
お帯状導体１３は必ずしも容器側壁１２に埋め込む必要
はなく、側壁の内面上に接着などの方法で固定してもよ
い。
で、第２．第３図と共通の部分には同一の符号が付され
ており、第２．第３図と同様トランジスタモジュールの
トランジスタ１個についてのみ図示している。この場合
はファストン端子を用いた制御用端子８は絶縁性側壁１
２に埋め込まれた帯状導体１３の一端に形成されている
。このような導体１３は、側壁１２を樹脂より成形する
ときに一体に埋め込むことにより容易に作成できる。導
体１３の他端は側壁１２より内側に突出しており、この
突出部１４を容器基板１上の絶縁板上に第２図の場合と
同様に固着された導体片５の立上がり部と接続する。 これにより制御用端子８は容器側壁に支持され、導体突
出部１４とそれに対向する導体片５の立上がり部とを接
続するだけで基板上の半導体素子との接続ができる。な
お帯状導体１３は必ずしも容器側壁１２に埋め込む必要
はなく、側壁の内面上に接着などの方法で固定してもよ
い。
本発明は、制御用端子と半導体素子との接続を容器側壁
に埋め込み、固着などの方法で支持した帯状導体を介し
て行なうもので、従来用いられた内部に張りめぐらされ
る配線、絶縁板上に設けられた配線パターンあるいは制
御用端子支持手段を必要とせず、容器内部空間を有効に
利用でき、組立工数も削減できるなど得られる効果は極
めて大きい。
に埋め込み、固着などの方法で支持した帯状導体を介し
て行なうもので、従来用いられた内部に張りめぐらされ
る配線、絶縁板上に設けられた配線パターンあるいは制
御用端子支持手段を必要とせず、容器内部空間を有効に
利用でき、組立工数も削減できるなど得られる効果は極
めて大きい。
第１図は本発明の一実施例、第２図、第３図は異なる従
来例の要部をそれぞれ示し、いずれもｆａｌが側面図、
山）は平面図である。 に金属基板、２：絶縁板、４：トランジスタチップ、５
：導体片、 ６：導線、７：主端子、８：制御用端子、
１２：容器側壁、１３：帯状導体。 １．（ ・５）・、４１１．ひ山Ｏ詐−１゛５９゛、〉、ニー 第１図
来例の要部をそれぞれ示し、いずれもｆａｌが側面図、
山）は平面図である。 に金属基板、２：絶縁板、４：トランジスタチップ、５
：導体片、 ６：導線、７：主端子、８：制御用端子、
１２：容器側壁、１３：帯状導体。 １．（ ・５）・、４１１．ひ山Ｏ詐−１゛５９゛、〉、ニー 第１図
Claims (1)
- １）金属基板と絶縁物からなる側壁を備えた容器内に収
容される半導体素子に接続される主端子および制御用端
子が容器外部へ導出されるものにおいて、制御用端子が
容器側壁に密着して支持される帯状導体と一体に形成さ
れ、該帯状導体の端部が半導体素子に接続されたことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175558A JPS6235658A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175558A JPS6235658A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235658A true JPS6235658A (ja) | 1987-02-16 |
Family
ID=15998178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60175558A Pending JPS6235658A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506447A (en) * | 1993-06-15 | 1996-04-09 | Fuji Electric Co., Ltd. | Hybrid integrated circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893358A (ja) * | 1981-11-30 | 1983-06-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPS5931048A (ja) * | 1982-08-12 | 1984-02-18 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6184047A (ja) * | 1984-09-29 | 1986-04-28 | Mitsubishi Electric Corp | 樹脂封止形モジユ−ル |
-
1985
- 1985-08-09 JP JP60175558A patent/JPS6235658A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893358A (ja) * | 1981-11-30 | 1983-06-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPS5931048A (ja) * | 1982-08-12 | 1984-02-18 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6184047A (ja) * | 1984-09-29 | 1986-04-28 | Mitsubishi Electric Corp | 樹脂封止形モジユ−ル |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506447A (en) * | 1993-06-15 | 1996-04-09 | Fuji Electric Co., Ltd. | Hybrid integrated circuit |
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