JPS6234452Y2 - - Google Patents

Info

Publication number
JPS6234452Y2
JPS6234452Y2 JP6424882U JP6424882U JPS6234452Y2 JP S6234452 Y2 JPS6234452 Y2 JP S6234452Y2 JP 6424882 U JP6424882 U JP 6424882U JP 6424882 U JP6424882 U JP 6424882U JP S6234452 Y2 JPS6234452 Y2 JP S6234452Y2
Authority
JP
Japan
Prior art keywords
lead frame
semiconductor device
pellet
metal
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP6424882U
Other languages
English (en)
Other versions
JPS58166051U (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP6424882U priority Critical patent/JPS58166051U/ja
Publication of JPS58166051U publication Critical patent/JPS58166051U/ja
Application granted granted Critical
Publication of JPS6234452Y2 publication Critical patent/JPS6234452Y2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【考案の詳細な説明】 この考案は、樹脂モールド型半導体装置に用い
られるリードフレームの改良に関するものであ
る。
現在、トランジスタやサイリスタあるいはIC
やLSI等のほとんどすべての半導体素子やその応
用装置は、量産性向上等の理由から、樹脂モール
ド型とするものが圧倒的である。そしてこの樹脂
モールド型のものは、一般に第１図及び第２図に
平面図及び側面図を示すように、薄肉の外部導出
リード部１と厚肉で通常放熱板を兼る基板部２と
からなるリードフレーム３を用いている。
ところで、上述した半導体装置は、より一層の
量産性向上を図ろうとすれば、リードフレーム３
を対象とする必要がある。すなわち、リードフレ
ーム３は、半導体装置の熱特性や良好な導電性を
備えていることが必要条件であり、従来より素材
として銅板を使用して、外部導出リード部１は圧
延加工を施したり、あるいは薄肉銅板から打抜き
形成した外部導出リード部１と、厚肉銅板から同
様に形成した基板部２とを、かしめ接続するなど
の加工を行つているが、いづれの場合でも全て銅
を使用するので、原価高は免れ得なかつた。しか
も、最近の樹脂モールド型半導体装置の傾向とし
て、基板部を絶縁処理するために、従来半導体装
置取付面に露出していた基板部を、樹脂で完全被
覆するものが多いが、これは、量産性の点では好
都合であつても、当然のことながら熱特性は犠牲
にしてしまうので、改良すべき課題となつてい
た。
この考案は上記諸事情に鑑み提案されたもの
で、熱容量が十分かつ表面保護膜形成が容易な金
属よりなる基板部と、熱伝導性が良好な金属より
なる外部導出リードとを、クラツド接合させたリ
ードフレームを用いた半導体装置とすることを特
徴としている。以下この考案の一実施例を説明す
る。
第３図は、この考案の一実施例を示す樹脂モー
ルド型パワートランジスタの被覆樹脂を除いたペ
レツトマウント配線構体の平面図、第４図は、樹
脂を被覆したまま第３図におけるＹ−Ｙ線にて切
断した断面図である。第３図及び第４図におい
て、４は、薄板の銅板を打抜き形成した外部導出
リード板で、リードフレーム５の状態では第３図
に一点鎖線で示すようにタイバー６で、小さなワ
イヤ接続尖頭部７，８を有するリード９，１０及
びペレツト固着板兼基板接続部となる大きな拡開
部１１を設けたリード１２を、夫々一組として多
連接続したものである。１３は厚肉のアルミニウ
ム板を、外部導出リード板４の拡開部１１とほぼ
同じ大きさに打抜きして、拡開部１１とクラツド
接合させた放熱板兼用の基板で、クラツド接合面
と反対側面は、完成品となつたパワートランジス
タ取付面へ露出させる露出面となり、アルマイト
処理等によつて酸化アルミニウムの絶縁保護膜１
４を形成させたものである。破線で示した１５は
拡開部１１上に半田１６にて固着されたパワート
ランジスタペレツト、１７，１８はアルミニウム
線などの内部金属細線で、ペレツト１５上の電極
と各尖頭部７，８との間に架設接続してある。さ
らに、１９は、ペレツト１５、内部金属細線１
７，１８、尖頭部７，８、そして拡開部１１を完
全に包囲して封止させた熱硬化性樹脂である。
上述したパワートランジスタに用いられるリー
ドフレーム５の外部導出リード板４と基板１３と
のクラツド接合は、公知の冷間圧接法を利用し
て、予め両者を常温中で圧延接着させて後、両者
の再結晶温度近くまで昇温させると良好に行え
る。
以上説明した樹脂モールド型パワートランジス
タは、基板として熱容量が十分かつ表面保護膜形
成が容易なアルミニウムを、外部導出リードとし
て熱伝導性が良好な銅を使用してクラツド接合さ
せたリードフレームを用いたことによつて、従来
よりのリードフレームを用いたものよりも、基板
部において、高価な銅より安価なアルミニウムへ
変更される分だけ材料費低減が行えることは勿
論、さらにクラツド接合によるので、基板部とペ
レツトとの熱伝導性は喪失することがなく、パワ
ートランジスタとして熱特性を犠牲にしないで済
む。またリードフレーム自身は、基板と外部導出
リードとをクラツド接合したことによつて、従来
かしめ接続によつていたため機械的な歪みや衝撃
に弱かつた点が是正される利点もある。
尚上記実施例は、リードフレームの外部導出リ
ードが基板と拡い面積でクラツド接合されたもの
であるが、この考案は、これに限定するものでは
なく、第５図に示すように微少面積でクラツド接
合させ、したがつてペレツトが直接基板へ固着さ
れる構成としてもよく、この場合効果の程度がや
や低いが、同じ実施態様を備えている。またこの
考案は、上記実施例中のリードフレーム以外に例
えば基板材料として、アルミニウム合金系、例え
ばジユラルミン等の金属を設定してもよく、同様
な効果が期待できる。
この考案を実施すれば、半導体装置の量産性向
上に沿つて、原価低減を図りながら、同時に熱特
性改善が行え信頼性向上にも寄与する優れた長所
がある。
【図面の簡単な説明】
第１図及び第２図は、従来の半導体装置のリー
ドフレームの平面図及び側面図、第３図はこの考
案の一実施例を示す半導体装置のペレツトマウン
ト配線構体の平面図、第４図はそのＹ−Ｙ線に関
する断面図、第５図はその他の実施例を示す半導
体装置の断面図である。 ４……外部導出リード、５……リードフレー
ム、１３……基板、１５……ペレツト、１９……
樹脂。

Claims (1)

    【実用新案登録請求の範囲】
  1. 基板部と電極の外部導出リード部とからなるリ
    ードフレームの基板部にペレツトを固着し、少く
    ともペレツトを囲む部分を樹脂モールド被覆する
    半導体装置において、熱容量が十分かつ表面保護
    膜形成が容易な金属よりなる基板部と、熱伝導性
    が良好な金属よりなる外部導出リードとを、クラ
    ツド接合させたリードフレームを用いたことを特
    徴とする半導体装置。
JP6424882U 1982-04-30 1982-04-30 半導体装置 Granted JPS58166051U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6424882U JPS58166051U (ja) 1982-04-30 1982-04-30 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6424882U JPS58166051U (ja) 1982-04-30 1982-04-30 半導体装置

Publications (2)

Publication Number Publication Date
JPS58166051U JPS58166051U (ja) 1983-11-05
JPS6234452Y2 true JPS6234452Y2 (ja) 1987-09-02

Family

ID=30074288

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6424882U Granted JPS58166051U (ja) 1982-04-30 1982-04-30 半導体装置

Country Status (1)

Country Link
JP (1) JPS58166051U (ja)

Also Published As

Publication number Publication date
JPS58166051U (ja) 1983-11-05

Similar Documents

Publication Publication Date Title
JPH08213536A (ja) パッケージの一面に露出した半導体ダイ取付けパッドを有するダウンセットされたリードフレームおよびその製造方法
JPH06209054A (ja) 半導体装置
US6841865B2 (en) Semiconductor device having clips for connecting to external elements
US4314270A (en) Hybrid thick film integrated circuit heat dissipating and grounding assembly
JP2905609B2 (ja) 樹脂封止型半導体装置
JPS6234452Y2 (ja)
JPH04174547A (ja) 表面実装型電力用半導体装置
JP2564771B2 (ja) 放熱板付き半導体装置及びその製造方法
JPS5925384B2 (ja) 電子装置
JPS61198658A (ja) 樹脂封止型半導体装置
JP3855941B2 (ja) 凸型ヒートシンク付き半導体装置の製造方法
JPH0522391B2 (ja)
JPS635250Y2 (ja)
JPH08236679A (ja) 半導体装置用リードフレーム
JPH0831986A (ja) 放熱板付半導体装置
JPS60206673A (ja) サ−マルヘツド
JPS6056309B2 (ja) リ−ドフレ−ムおよびその製造方法
JPS5918685Y2 (ja) 混成厚膜集積回路装置
JPS6023974Y2 (ja) 半導体装置
JPS59134857A (ja) 半導体装置
JPS5812455Y2 (ja) 半導体装置用リ−ドフレ−ム
JPS59208765A (ja) 半導体装置用パツケ−ジ
JPH041502B2 (ja)
JPH0897346A (ja) 半導体装置
JPS5827345A (ja) レジンモ−ルド半導体装置