JPS6233527B2 - - Google Patents
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- JPS6233527B2 JPS6233527B2 JP54118283A JP11828379A JPS6233527B2 JP S6233527 B2 JPS6233527 B2 JP S6233527B2 JP 54118283 A JP54118283 A JP 54118283A JP 11828379 A JP11828379 A JP 11828379A JP S6233527 B2 JPS6233527 B2 JP S6233527B2
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- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
- Length Measuring Devices With Unspecified Measuring Means (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
本発明は測長器の多分割回路、特にデジタル測
長器における高精度の多分割回路に関するもので
ある。 リニアエンコーダあるいはロータリエンコーダ
等の検出器を用いて被測定物の長さを電気的に検
出し、この検出信号に基づいて測長値をデジタル
表示する波長器が周知であり、３次元測定機、工
作機械の位置決め装置あるいは小型のデジタルノ
ギス、デジタルマイクロメータ等に利用されてい
る。しかしながら、この種の測長器において、検
出器から得られる電気的検出信号はその繰返し周
期が検出器の機械的構造から制約され、例えばリ
ニアエンコーダにおいてはスケール上に形成され
る光電変換用スリツトのスリツト幅により測定最
小目盛が決定されることとなる。このために、通
常の精密測長器においては、検出器から得られた
電気的検出信号を電気的に多分割処理して測長精
度の向上を図ることが行われている。このような
多分割処理は、通常の場合、検出器から得られる
位相の異なる少なくとも２種類の電気的検出信号
を組合せ演算することにより得られるが、従来装
置においてはこの分割数は20分割程度に制限さ
れ、これ以上に分割数を増加させた場合には装置
の応答速度との関係から誤作動が生じるという欠
点があつた。また、従来装置においては、分割数
を高めるために著しく複雑な回路構成を必要とす
るという欠点があつた。 本発明は上記従来の課題に鑑みなされたもので
あり、その目的は、簡単な回路構成で分割数を著
しく増加することのできる高精度の多分割回路を
提供することにある。 上記目的を達成するために、本発明は、検出器
から得られる少くとも２種類の位相の異なる電気
的検出信号を組合せて検出信号を所定周期毎に多
分割する測長器の多分割回路において、検出信号
の繰返し数を計数する繰返し計数部と、検出信号
の繰返し周期内における位相を検出する位相検出
部と、繰返し計数部の計数値と位相検出部の位相
値とを合成してデジタル測長値を表示する合成表
示部と、を含み、前記位相検出部は、測長時の位
相の異なる各検出信号をあらかじめ定められた比
率で順次所定の分割回数だけ信号変換する信号変
換回路と、信号変換回路の出力である各検出信号
に対応した複数の変換信号を合成する合成回路
と、合成回路の合成信号と基準信号とを比較する
比較回路と、位相分割信号を出力する位相計数回
路と、位相計数回路の位相分割信号で信号変換回
路の位相値として出力されることを特徴とする。 以下図面に基づいて本発明の好適な実施例を説
明する。 第１図には本発明に係る多分割回路の好適な実
施例が示され、リニアエンコーダ等の検出器１０
から２種類の位相の異なる電気的検出信号１０
０，２００が検出され、実施例においては検出信
号１００はsinxそして検出信号２００はsin（ｘ
＋π／２）なる波形を有する。本発明においては、前 記両検出信号１００，２００を組合せることによ
り検出信号が所定周期毎に多分割される。 本発明においては、多分割回路は検出信号の繰
返し数を計数する繰返し計数部１２と検出信号の
繰返し周期内における位相を検出する位相検出部
１４とを含み、更に前述した繰返し計数部１２の
計数値と位相検出部１４の位相値とを合成してデ
ジタル測長値を表示する合成表示部１６が設けら
れている。実施例において、繰返し計数部１２は
検出信号１００，２００の１周期を従来周知の構
成により４分割する回路から成り、検出信号の１
周期毎に４個の繰返し数が合成表示部１６へ供給
され、このために、繰返し計数部１２は４分割回
路１８及びカウンタ２０を含む。 以上のようにして、繰返し計数部１２にて４分
割された繰返し周期は更にその周期内の位相が位
相検出部１４により検出され、その出力である位
相値が繰返し計数部１２の計数値とともに合成表
示部１６にて合成されデジタル表示される。 前述した検出信号１００，２００は繰返し計数
部１２に供給されるとともに位相検出部１４のホ
ールド回路２２，２４に供給され、測長時の検出
信号１００，２００がホールド回路２２，２４に
それぞれホールドされる。各ホールド回路２２，
２４のホールド信号はそれぞれ信号変換回路２
６，２８に供給され、測長時の位相の異なる各検
出信号が予め定められた比率で順次所定の分割回
数だけ信号変換される。すなわち、各信号変換回
路２６，２８は、後述するように、複数の並列接
続された抵抗器を含み、所定の選択された抵抗器
が順次ホールド回路２２，２４の出力に走査接続
され、このようにして予め定められた比率でその
電圧値が変換された変換信号が順次合成回路３０
に供給される。合成回路３０は両変換信号を所定
の演算式に従つて合成し、その合成信号が比較回
路３２において基準信号と比較される。 位相検出部１４は検出信号の繰返し周期内を位
相分割するために位相分割信号を出力する位相計
数回路３４と、この位相計数回路３４の位相分割
信号で前述した両信号変換回路２６，２８の変換
比率を所定の組合せで順次走査する走査制御回路
３６とを含む。位相計数回路３４は、実施例にお
いて、25進カウンタから成り、繰返し計数部１２
で４分割された繰返し周期内を25分割し、この結
果、本実施例における多分割回路は検出器１０か
ら得られる検出信号の１周期を100分割すること
が可能となる。走査制御回路３６は位相計数回路
３４の計数出力に応じて信号変換回路２６，２８
の変換比率を走査制御し、この結果信号変換回路
２６，２８及び合成回路３０から得られた合成信
号が所定の基準信号と一致し比較回路３２から出
力が得られた時に位相計数回路３４の位相分割信
号が位相検出部１４の位相値して出力され、この
位相値が合成表示部１６において繰返し計数部１
２の計数値と合成される。 実施例における位相検出部１４は検出信号１０
０，２００の1/4周期を繰返し周期としてこの繰
返し周期を25分割し、このために、1/4周期毎に
繰返し計数部１２の４分割回路１８からは切換信
号３００が位相検出部１４に供給され、ホールド
回路２２，２４の出力がその極性を任意に切換制
御されて信号変換回路２６，２８へ供給される。 第２図には本発明に係る位相検出部１４の詳細
な構成が示されている。すなわち、信号変換回路
２６は複数の並列接続された抵抗器３８−１，３
８−２，３８−３……３８−ｎと各抵抗器３８に
直列接続されたスイツチ素子４０−１，４０−
２，４０−３……４０−ｎとを含み、また並列接
続された抵抗器３８の共通端子は可変利得増幅器
を形成するオペアンプ４２の反転入力端子に接続
されている。オペアンプ４２の非反転入力端子は
接地され、またその入出力端子には抵抗４４が接
続されている。前記各スイツチ素子４０のオンオ
フ作動は第１図に示した走査制御回路３６の走査
制御信号４００により順次走査制御され、この結
果選択された抵抗器３８の抵抗値により信号変換
回路２６の出力Ｖ1aは各走査タイミング毎に所定
比率で増幅又は減衰された変換信号となる。従つ
て、所定比率が１より小さい時は上述の可変利得
増幅器は信号減衰器として作用する。 同様に、信号変換回路２８も複数の並列接続さ
れた抵抗器４６−１，４６−２，４６−３……４
６−ｎとこれに直列接続されたスイツチ素子４８
−１，４８−２，４８−３……４８−ｎを含み、
抵抗器４６の共通端子はオペアンプ５０と抵抗５
２とから成る増幅器に接続されている。信号変換
回路２８の各スイツチ素子４８にも第１図の走査
制御回路から走査制御信号４００が供給され、所
定の選択されたスイツチ素子のオン作動により入
力信号２００が予め定められた比率でその電圧値
が増幅又は減衰され、変換信号Ｖ1bとして出力さ
れる。両信号変換回路２６，２８の各抵抗値は抵
抗器３８がR11，R12，R13，……Ｒ1o、そして抵
抗器４６がR21，R22，R23，……Ｒ2o、そして抵
抗４４及び５２の抵抗値がＲに設定されている。 前述した両変換信号Ｖ1a，Ｖ1bは合成回路３０
に供給され、実施例において、合成回路３０は抵
抗５４，５６及びオペアンプ５８を含み、またオ
ペアンプ５８の入出力端子には抵抗６０が接続さ
れている。合成回路３０の各抵抗５４，５６，６
０はその抵抗値がＲに設定され、両変換信号Ｖ1
ａ，Ｖ1bが合成されて合成信号V2が出力される。
この合成信号V2は比較回路３２により基準信号
と比較されるが、実施例における比較回路３２は
ゼロクロス回路から成り、オペアンプ６２、抵抗
６４そしてコンデンサ６６を含む。従つて、比較
回路３２は合成信号V2がゼロ値を横切つた時に
出力V3を第１図の位相計数回路３４へ供給し、
この時の位相計数回路３４の位相分割信号が位相
検出部１４の位相値として出力される。 本実施例における多分割回路は以上の構成から
成り、以下にその作用を説明する。 走査制御回路３６からの走査制御信号により信
号変換回路２６，２８の予め定められたスイツチ
素子４０，４８がオンオフ走査制御されること、
この時選択された抵抗器３８，４６の抵抗値の組
合せにより変換信号Ｖ1a，Ｖ1bは以下の式から与
えられる。 Ｖ1a＝−Ｒ／Ｒ１ｘSINx＝−ASINx ……(1)式 Ｖ1b＝−Ｒ／Ｒ２ｘSIN（Ｘ−π／２）＝−BSIN（Ｘ−
π／２）… …(2)式 但しＲ1xは抵抗器３８からスイツチ素子４０に
より選択された抵抗値の合成抵抗値であり、また
Ｒ2xは抵抗器４６からスイツチ素子４８により選
択された抵抗の合成抵抗値を示し、更に上式にお
いて、 と定義される。 以上のように走査制御の都度信号変換された変
換信号Ｖ1a，Ｖ1bは合成回路３０により合成さ
れ、その合成信号V2は次式にて示される。 但し、 α＝tan-1B／Ａ ……(5)式 ここで(3)式のＡ、Ｂを(5)式のαに代入すると、 α＝tan-1Ｒ１ｘ／Ｒ２ｘ ……(6)式 が得られる。従つて、合成回路３０の出力V2と
しては所望の分割数に対応した比率でＢ／Ａ＝Ｒ１ｘ／
Ｒ２ｘを Ｏ≦Ｂ／Ａ＜＋∞の間で変化させることにより所望の 位相を有する波形として合成可能であることが理
解される。この合成信号V2は走査制御回路３６
による走査制御の都合変化し、この合成信号が比
較回路３２により基準信号と比較されて、例えば
ゼロ値を横切つた時に出力V3が位相計数回路３
４へ供給され、測長時の位相を位相分割信号とし
て出力することができる。 前述した本発明の使用を更に検出信号１００，
２００の１周期を20分割する例で以下に説明す
る。 20分割の場合、第１図の繰返し計数部１２がま
ず４分割を行い、次にその４分割繰返し周期が位
相検出部１４により５分割される。従つて、位相
計数回路３４の位相分割信号は18゜毎に位相分割
信号を出力する５進カウンタから形成することが
でき、同時に18゜毎に走査制御回路３６から走査
制御信号が出力される。この時の変換信号波形が
第３図に示され、sin ｘなる検出信号が18゜づつ
進み位相となつた変換波形信号となることが理解
される。このような変換信号波形を得るために、
信号変換回路２６，２８の各抵抗値はほぼ以下の
表に示される値に設定される。
長器における高精度の多分割回路に関するもので
ある。 リニアエンコーダあるいはロータリエンコーダ
等の検出器を用いて被測定物の長さを電気的に検
出し、この検出信号に基づいて測長値をデジタル
表示する波長器が周知であり、３次元測定機、工
作機械の位置決め装置あるいは小型のデジタルノ
ギス、デジタルマイクロメータ等に利用されてい
る。しかしながら、この種の測長器において、検
出器から得られる電気的検出信号はその繰返し周
期が検出器の機械的構造から制約され、例えばリ
ニアエンコーダにおいてはスケール上に形成され
る光電変換用スリツトのスリツト幅により測定最
小目盛が決定されることとなる。このために、通
常の精密測長器においては、検出器から得られた
電気的検出信号を電気的に多分割処理して測長精
度の向上を図ることが行われている。このような
多分割処理は、通常の場合、検出器から得られる
位相の異なる少なくとも２種類の電気的検出信号
を組合せ演算することにより得られるが、従来装
置においてはこの分割数は20分割程度に制限さ
れ、これ以上に分割数を増加させた場合には装置
の応答速度との関係から誤作動が生じるという欠
点があつた。また、従来装置においては、分割数
を高めるために著しく複雑な回路構成を必要とす
るという欠点があつた。 本発明は上記従来の課題に鑑みなされたもので
あり、その目的は、簡単な回路構成で分割数を著
しく増加することのできる高精度の多分割回路を
提供することにある。 上記目的を達成するために、本発明は、検出器
から得られる少くとも２種類の位相の異なる電気
的検出信号を組合せて検出信号を所定周期毎に多
分割する測長器の多分割回路において、検出信号
の繰返し数を計数する繰返し計数部と、検出信号
の繰返し周期内における位相を検出する位相検出
部と、繰返し計数部の計数値と位相検出部の位相
値とを合成してデジタル測長値を表示する合成表
示部と、を含み、前記位相検出部は、測長時の位
相の異なる各検出信号をあらかじめ定められた比
率で順次所定の分割回数だけ信号変換する信号変
換回路と、信号変換回路の出力である各検出信号
に対応した複数の変換信号を合成する合成回路
と、合成回路の合成信号と基準信号とを比較する
比較回路と、位相分割信号を出力する位相計数回
路と、位相計数回路の位相分割信号で信号変換回
路の位相値として出力されることを特徴とする。 以下図面に基づいて本発明の好適な実施例を説
明する。 第１図には本発明に係る多分割回路の好適な実
施例が示され、リニアエンコーダ等の検出器１０
から２種類の位相の異なる電気的検出信号１０
０，２００が検出され、実施例においては検出信
号１００はsinxそして検出信号２００はsin（ｘ
＋π／２）なる波形を有する。本発明においては、前 記両検出信号１００，２００を組合せることによ
り検出信号が所定周期毎に多分割される。 本発明においては、多分割回路は検出信号の繰
返し数を計数する繰返し計数部１２と検出信号の
繰返し周期内における位相を検出する位相検出部
１４とを含み、更に前述した繰返し計数部１２の
計数値と位相検出部１４の位相値とを合成してデ
ジタル測長値を表示する合成表示部１６が設けら
れている。実施例において、繰返し計数部１２は
検出信号１００，２００の１周期を従来周知の構
成により４分割する回路から成り、検出信号の１
周期毎に４個の繰返し数が合成表示部１６へ供給
され、このために、繰返し計数部１２は４分割回
路１８及びカウンタ２０を含む。 以上のようにして、繰返し計数部１２にて４分
割された繰返し周期は更にその周期内の位相が位
相検出部１４により検出され、その出力である位
相値が繰返し計数部１２の計数値とともに合成表
示部１６にて合成されデジタル表示される。 前述した検出信号１００，２００は繰返し計数
部１２に供給されるとともに位相検出部１４のホ
ールド回路２２，２４に供給され、測長時の検出
信号１００，２００がホールド回路２２，２４に
それぞれホールドされる。各ホールド回路２２，
２４のホールド信号はそれぞれ信号変換回路２
６，２８に供給され、測長時の位相の異なる各検
出信号が予め定められた比率で順次所定の分割回
数だけ信号変換される。すなわち、各信号変換回
路２６，２８は、後述するように、複数の並列接
続された抵抗器を含み、所定の選択された抵抗器
が順次ホールド回路２２，２４の出力に走査接続
され、このようにして予め定められた比率でその
電圧値が変換された変換信号が順次合成回路３０
に供給される。合成回路３０は両変換信号を所定
の演算式に従つて合成し、その合成信号が比較回
路３２において基準信号と比較される。 位相検出部１４は検出信号の繰返し周期内を位
相分割するために位相分割信号を出力する位相計
数回路３４と、この位相計数回路３４の位相分割
信号で前述した両信号変換回路２６，２８の変換
比率を所定の組合せで順次走査する走査制御回路
３６とを含む。位相計数回路３４は、実施例にお
いて、25進カウンタから成り、繰返し計数部１２
で４分割された繰返し周期内を25分割し、この結
果、本実施例における多分割回路は検出器１０か
ら得られる検出信号の１周期を100分割すること
が可能となる。走査制御回路３６は位相計数回路
３４の計数出力に応じて信号変換回路２６，２８
の変換比率を走査制御し、この結果信号変換回路
２６，２８及び合成回路３０から得られた合成信
号が所定の基準信号と一致し比較回路３２から出
力が得られた時に位相計数回路３４の位相分割信
号が位相検出部１４の位相値して出力され、この
位相値が合成表示部１６において繰返し計数部１
２の計数値と合成される。 実施例における位相検出部１４は検出信号１０
０，２００の1/4周期を繰返し周期としてこの繰
返し周期を25分割し、このために、1/4周期毎に
繰返し計数部１２の４分割回路１８からは切換信
号３００が位相検出部１４に供給され、ホールド
回路２２，２４の出力がその極性を任意に切換制
御されて信号変換回路２６，２８へ供給される。 第２図には本発明に係る位相検出部１４の詳細
な構成が示されている。すなわち、信号変換回路
２６は複数の並列接続された抵抗器３８−１，３
８−２，３８−３……３８−ｎと各抵抗器３８に
直列接続されたスイツチ素子４０−１，４０−
２，４０−３……４０−ｎとを含み、また並列接
続された抵抗器３８の共通端子は可変利得増幅器
を形成するオペアンプ４２の反転入力端子に接続
されている。オペアンプ４２の非反転入力端子は
接地され、またその入出力端子には抵抗４４が接
続されている。前記各スイツチ素子４０のオンオ
フ作動は第１図に示した走査制御回路３６の走査
制御信号４００により順次走査制御され、この結
果選択された抵抗器３８の抵抗値により信号変換
回路２６の出力Ｖ1aは各走査タイミング毎に所定
比率で増幅又は減衰された変換信号となる。従つ
て、所定比率が１より小さい時は上述の可変利得
増幅器は信号減衰器として作用する。 同様に、信号変換回路２８も複数の並列接続さ
れた抵抗器４６−１，４６−２，４６−３……４
６−ｎとこれに直列接続されたスイツチ素子４８
−１，４８−２，４８−３……４８−ｎを含み、
抵抗器４６の共通端子はオペアンプ５０と抵抗５
２とから成る増幅器に接続されている。信号変換
回路２８の各スイツチ素子４８にも第１図の走査
制御回路から走査制御信号４００が供給され、所
定の選択されたスイツチ素子のオン作動により入
力信号２００が予め定められた比率でその電圧値
が増幅又は減衰され、変換信号Ｖ1bとして出力さ
れる。両信号変換回路２６，２８の各抵抗値は抵
抗器３８がR11，R12，R13，……Ｒ1o、そして抵
抗器４６がR21，R22，R23，……Ｒ2o、そして抵
抗４４及び５２の抵抗値がＲに設定されている。 前述した両変換信号Ｖ1a，Ｖ1bは合成回路３０
に供給され、実施例において、合成回路３０は抵
抗５４，５６及びオペアンプ５８を含み、またオ
ペアンプ５８の入出力端子には抵抗６０が接続さ
れている。合成回路３０の各抵抗５４，５６，６
０はその抵抗値がＲに設定され、両変換信号Ｖ1
ａ，Ｖ1bが合成されて合成信号V2が出力される。
この合成信号V2は比較回路３２により基準信号
と比較されるが、実施例における比較回路３２は
ゼロクロス回路から成り、オペアンプ６２、抵抗
６４そしてコンデンサ６６を含む。従つて、比較
回路３２は合成信号V2がゼロ値を横切つた時に
出力V3を第１図の位相計数回路３４へ供給し、
この時の位相計数回路３４の位相分割信号が位相
検出部１４の位相値として出力される。 本実施例における多分割回路は以上の構成から
成り、以下にその作用を説明する。 走査制御回路３６からの走査制御信号により信
号変換回路２６，２８の予め定められたスイツチ
素子４０，４８がオンオフ走査制御されること、
この時選択された抵抗器３８，４６の抵抗値の組
合せにより変換信号Ｖ1a，Ｖ1bは以下の式から与
えられる。 Ｖ1a＝−Ｒ／Ｒ１ｘSINx＝−ASINx ……(1)式 Ｖ1b＝−Ｒ／Ｒ２ｘSIN（Ｘ−π／２）＝−BSIN（Ｘ−
π／２）… …(2)式 但しＲ1xは抵抗器３８からスイツチ素子４０に
より選択された抵抗値の合成抵抗値であり、また
Ｒ2xは抵抗器４６からスイツチ素子４８により選
択された抵抗の合成抵抗値を示し、更に上式にお
いて、 と定義される。 以上のように走査制御の都度信号変換された変
換信号Ｖ1a，Ｖ1bは合成回路３０により合成さ
れ、その合成信号V2は次式にて示される。 但し、 α＝tan-1B／Ａ ……(5)式 ここで(3)式のＡ、Ｂを(5)式のαに代入すると、 α＝tan-1Ｒ１ｘ／Ｒ２ｘ ……(6)式 が得られる。従つて、合成回路３０の出力V2と
しては所望の分割数に対応した比率でＢ／Ａ＝Ｒ１ｘ／
Ｒ２ｘを Ｏ≦Ｂ／Ａ＜＋∞の間で変化させることにより所望の 位相を有する波形として合成可能であることが理
解される。この合成信号V2は走査制御回路３６
による走査制御の都合変化し、この合成信号が比
較回路３２により基準信号と比較されて、例えば
ゼロ値を横切つた時に出力V3が位相計数回路３
４へ供給され、測長時の位相を位相分割信号とし
て出力することができる。 前述した本発明の使用を更に検出信号１００，
２００の１周期を20分割する例で以下に説明す
る。 20分割の場合、第１図の繰返し計数部１２がま
ず４分割を行い、次にその４分割繰返し周期が位
相検出部１４により５分割される。従つて、位相
計数回路３４の位相分割信号は18゜毎に位相分割
信号を出力する５進カウンタから形成することが
でき、同時に18゜毎に走査制御回路３６から走査
制御信号が出力される。この時の変換信号波形が
第３図に示され、sin ｘなる検出信号が18゜づつ
進み位相となつた変換波形信号となることが理解
される。このような変換信号波形を得るために、
信号変換回路２６，２８の各抵抗値はほぼ以下の
表に示される値に設定される。
【表】
そして、走査制御回路３６からは各位相分割信
号毎にスイツチ素子４０，４８へオン作動信号が
供給され、すなわち位相零の場合スイツチ素子４
０−１と４８−１がオン作動され、この結果、検
出信号１００と等しい変換信号波形ａが得られ
る。次に２個目の位相分割信号によりスイツチ素
子４０−２と４８−２がオン作動され、この結果
18゜の位相を有する変換信号波形ｂが得られる。
以上のようにして、順次36゜、54゜及び72゜の位
相を有する変換信号ｃ，ｄ，ｅが合成回路３０の
出力V2として得られ、この合成信号V2がゼロ値
を横切るタイミングが比較回路３２から出力され
る。すなわち、第３図において測長時のホールド
回路２２，２４にホールドされた検出信号１０
０，２００の位相がπ/6（30゜）であつた場合に
は、第２番目の位相分割信号から第３番目の位相
分割信号による走査制御が行われた時に信号変換
波形ｂからｃへの変換時に合成信号V2はゼロ値
を横切り、この時の位相計数回路３４の位相分割
信号が位相値として検出される。 以上のようにして、位相検出部１４からはまず
1/4分割とされた繰返し周期すなわち０〜π/2ま
での検出信号までの第１象限における位相分割が
行われ、以下、測長時の検出信号が繰返し計数部
１２のいずれかの分割周期すなわちいずれかの象
限にあるかにより第１図の切換信号３００にホー
ルド回路２２，２４のホールド信号の極性が切換
られて前述と同様の位相分割作用を得ることが可
能となる。 以上のようにして、実施例においては並列接続
された抵抗器の数及びその抵抗値を任意の設定す
ることにより所望の位相分割を行うことができ、
例えば検出信号１周期を100分割する場合には位
相計数回路３４を25進カウンタから形成し、25種
類の組合せを信号変換回路に与えることにより従
来不可能であつた100分割の分割作用を極めて容
易に行うことが可能となる。各信号変換回路にお
ける並列抵抗の数は必ずしも位相計数回路の位相
分割数と一致することなく、抵抗器の組合せによ
り所望数の分割作用を得ることが可能となる。 以上説明したように、本発明によれば、位相計
数分割と同期制御される走査制御回路を用いて複
数の並列接続された抵抗値を任意に選択組合せる
ことにより所望の多分割作用を得ることができ、
所定の位相差を有する複数の変換信号を得るため
に各位相差毎の変換回路を必要とすることなく、
単なる抵抗器とスイツチ素子の組合せにより簡単
な回路構成にて多分割作用を得ることのできる利
点を有する。また、本発明によれば、検出器から
高速度の繰返し検出信号が入力される場合におい
ても、その繰返し数は繰返し計数部１２により計
数されているので、この高速検出信号を位相検出
部がミスカウントした場合においても、誤動作を
生じることなく、精度の高い測長作用を得ること
が可能となる。また、本発明において、測長時の
検出信号をホールド回路にてホールドすることに
より、位相分割を容易にすることが可能となる。 以上のように、本発明はリニアエンコーダある
いはロータリエンコーダ等を用いたデジタル測長
器において簡単な回路構成で高精度の多分割作用
を得ることが可能となり、種々の測長器に有用な
回路を提供することが可能となる。
号毎にスイツチ素子４０，４８へオン作動信号が
供給され、すなわち位相零の場合スイツチ素子４
０−１と４８−１がオン作動され、この結果、検
出信号１００と等しい変換信号波形ａが得られ
る。次に２個目の位相分割信号によりスイツチ素
子４０−２と４８−２がオン作動され、この結果
18゜の位相を有する変換信号波形ｂが得られる。
以上のようにして、順次36゜、54゜及び72゜の位
相を有する変換信号ｃ，ｄ，ｅが合成回路３０の
出力V2として得られ、この合成信号V2がゼロ値
を横切るタイミングが比較回路３２から出力され
る。すなわち、第３図において測長時のホールド
回路２２，２４にホールドされた検出信号１０
０，２００の位相がπ/6（30゜）であつた場合に
は、第２番目の位相分割信号から第３番目の位相
分割信号による走査制御が行われた時に信号変換
波形ｂからｃへの変換時に合成信号V2はゼロ値
を横切り、この時の位相計数回路３４の位相分割
信号が位相値として検出される。 以上のようにして、位相検出部１４からはまず
1/4分割とされた繰返し周期すなわち０〜π/2ま
での検出信号までの第１象限における位相分割が
行われ、以下、測長時の検出信号が繰返し計数部
１２のいずれかの分割周期すなわちいずれかの象
限にあるかにより第１図の切換信号３００にホー
ルド回路２２，２４のホールド信号の極性が切換
られて前述と同様の位相分割作用を得ることが可
能となる。 以上のようにして、実施例においては並列接続
された抵抗器の数及びその抵抗値を任意の設定す
ることにより所望の位相分割を行うことができ、
例えば検出信号１周期を100分割する場合には位
相計数回路３４を25進カウンタから形成し、25種
類の組合せを信号変換回路に与えることにより従
来不可能であつた100分割の分割作用を極めて容
易に行うことが可能となる。各信号変換回路にお
ける並列抵抗の数は必ずしも位相計数回路の位相
分割数と一致することなく、抵抗器の組合せによ
り所望数の分割作用を得ることが可能となる。 以上説明したように、本発明によれば、位相計
数分割と同期制御される走査制御回路を用いて複
数の並列接続された抵抗値を任意に選択組合せる
ことにより所望の多分割作用を得ることができ、
所定の位相差を有する複数の変換信号を得るため
に各位相差毎の変換回路を必要とすることなく、
単なる抵抗器とスイツチ素子の組合せにより簡単
な回路構成にて多分割作用を得ることのできる利
点を有する。また、本発明によれば、検出器から
高速度の繰返し検出信号が入力される場合におい
ても、その繰返し数は繰返し計数部１２により計
数されているので、この高速検出信号を位相検出
部がミスカウントした場合においても、誤動作を
生じることなく、精度の高い測長作用を得ること
が可能となる。また、本発明において、測長時の
検出信号をホールド回路にてホールドすることに
より、位相分割を容易にすることが可能となる。 以上のように、本発明はリニアエンコーダある
いはロータリエンコーダ等を用いたデジタル測長
器において簡単な回路構成で高精度の多分割作用
を得ることが可能となり、種々の測長器に有用な
回路を提供することが可能となる。
第１図は本発明に係る多分割回路の概略構成を
示すブロツク回路図、第２図は第１図における位
相検出部１４の要部を示す詳細な回路図、第３図
は第２図における位相分割作用の一例を示す波形
図である。 １０……検出器、１２……繰返し計数部、１４
……位相検出部、１６……合成表示部、２２，２
４……ホールド回路、２６，２８……信号変換回
路、３０……合成回路、３２……比較回路、３４
……位相計数回路、３６……走査制御回路、３８
……抵抗器、４０……スイツチ素子、４６……抵
抗器、４８……スイツチ素子。
示すブロツク回路図、第２図は第１図における位
相検出部１４の要部を示す詳細な回路図、第３図
は第２図における位相分割作用の一例を示す波形
図である。 １０……検出器、１２……繰返し計数部、１４
……位相検出部、１６……合成表示部、２２，２
４……ホールド回路、２６，２８……信号変換回
路、３０……合成回路、３２……比較回路、３４
……位相計数回路、３６……走査制御回路、３８
……抵抗器、４０……スイツチ素子、４６……抵
抗器、４８……スイツチ素子。
Claims (1)
- 【特許請求の範囲】 １ 検出器から得られる少なくとも２種類の位相
の異なる電気的検出信号を組合せて検出信号を所
定周期毎に多分割する測長器の多分割回路におい
て、 検出信号の繰返し数を計数する繰返し計数部
と、 検出信号の繰返し周期内における位相を検出す
る位相検出部と、 繰返し計数部の計数値と位相検出部の位相値と
を合成してデジタル測長値を表示する合成表示部
と、を含み、 前記位相検出部は、測長時の位相の異なる各検
出信号を所定の複数の信号に分割すると共にこの
分割された信号をあらかじめ定められた比率で順
次増幅又は減衰する信号変換回路と、 信号変換回路の出力である各検出信号に対応し
た複数の変換信号を合成する合成回路と、 合成回路の合成信号と基準信号とを比較する比
較回路と、 位相分割信号を出力する位相計数回路と、 位相計数回路の位相分割信号で信号変換回路の
変換比率を所定の組合せで順次走査する走査制御
回路と、を含み、 比較回路から出力が得られたときの位相計数回
路の位相分割信号を位相検出部の位相値として出
力することを特徴とする測長器の多分割回路。 ２ 特許請求の範囲１の装置において、信号変換
回路は各検出信号毎に設けられた複数の並列接続
された抵抗器と各抵抗器に接続されてたスイツチ
素子とを含み、各スイツチ素子のオンオフ作動が
走査制御回路により走査制御されることにより可
変利得の増幅回路となつていることを特徴とする
測長器の多分割回路。 ３ 特許請求の範囲１又は２のいずれかの装置お
いて、検出器の検出信号は測長時にホールド回路
にてホールドされた後に信号変換回路に供給され
ることを特徴とする測長器の多分割回路。 ４ 特許請求の範囲１、２、３のいずれかの装置
において、比較回路はゼロクロス回路から成り、
合成回路の合成信号がゼロ値を横切つたときの位
相計数回路の位相分割信号が位相検出部の位相値
として出力されることを特徴とする測長器の多分
割回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11828379A JPS5643506A (en) | 1979-09-17 | 1979-09-17 | Multidivided circuit of length measuring machine |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11828379A JPS5643506A (en) | 1979-09-17 | 1979-09-17 | Multidivided circuit of length measuring machine |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5643506A JPS5643506A (en) | 1981-04-22 |
| JPS6233527B2 true JPS6233527B2 (ja) | 1987-07-21 |
Family
ID=14732827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11828379A Granted JPS5643506A (en) | 1979-09-17 | 1979-09-17 | Multidivided circuit of length measuring machine |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5643506A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0711974A2 (en) | 1994-11-08 | 1996-05-15 | Mitutoyo Corporation | Interpolation pulse generating device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5826217A (ja) * | 1981-08-10 | 1983-02-16 | Kawaguchiko Seimitsu Kk | 信号分割装置 |
| JPS58218603A (ja) * | 1982-06-15 | 1983-12-19 | Nippon Fuenoole Kk | リニヤスケ−ル |
| JPS597210A (ja) * | 1982-07-06 | 1984-01-14 | Kawaguchiko Seimitsu Kk | 信号分割装置 |
| JPS6017364A (ja) * | 1983-07-11 | 1985-01-29 | Fanuc Ltd | 電動機速度検出方式 |
| JPS60188852A (ja) * | 1984-03-09 | 1985-09-26 | Sony Corp | 回転検出装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614903A (en) * | 1979-07-18 | 1981-02-13 | Nippon Kogaku Kk <Nikon> | Interpolation method in digital length measuring or angle measuring system |
-
1979
- 1979-09-17 JP JP11828379A patent/JPS5643506A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614903A (en) * | 1979-07-18 | 1981-02-13 | Nippon Kogaku Kk <Nikon> | Interpolation method in digital length measuring or angle measuring system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0711974A2 (en) | 1994-11-08 | 1996-05-15 | Mitutoyo Corporation | Interpolation pulse generating device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5643506A (en) | 1981-04-22 |
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