JPS6231850B2 - - Google Patents
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- Publication number
- JPS6231850B2 JPS6231850B2 JP6682080A JP6682080A JPS6231850B2 JP S6231850 B2 JPS6231850 B2 JP S6231850B2 JP 6682080 A JP6682080 A JP 6682080A JP 6682080 A JP6682080 A JP 6682080A JP S6231850 B2 JPS6231850 B2 JP S6231850B2
- Authority
- JP
- Japan
- Prior art keywords
- differential amplifier
- output
- differential
- amplifier
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements in emitter-coupled or cascode amplifiers
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は利得制御された、対称性を有する非反
転信号と反転信号とを発生することができる差動
増幅回路に関するものである。
転信号と反転信号とを発生することができる差動
増幅回路に関するものである。
PCM信号を使用する通信システム等において
は、入力信号のマークとスペースを判定するため
に、一定振幅を有する入力信号と、これを反転し
たレベルシフトした信号との差の極性を識別する
方法が行なわれている。このような識別を行なう
ためには、入力として対称性を有し、かつ利得制
御が行なわれた非反転信号および反転信号を必要
とする。
は、入力信号のマークとスペースを判定するため
に、一定振幅を有する入力信号と、これを反転し
たレベルシフトした信号との差の極性を識別する
方法が行なわれている。このような識別を行なう
ためには、入力として対称性を有し、かつ利得制
御が行なわれた非反転信号および反転信号を必要
とする。
第１図は非反転信号および反転信号を得るため
の従来の差動増幅回路の構成を示す回路図であ
る。同図において１，２は差動増幅器を示し、
T1，T2，T3，T4，T5，T6はトランジスタ、R1，
R2は負荷抵抗、Ｓは電流源である。
の従来の差動増幅回路の構成を示す回路図であ
る。同図において１，２は差動増幅器を示し、
T1，T2，T3，T4，T5，T6はトランジスタ、R1，
R2は負荷抵抗、Ｓは電流源である。
また第２図は第１図の回路における各入力信号
を示す図であつて、ＶINは入力信号、ＶDCは基準
電圧である。
を示す図であつて、ＶINは入力信号、ＶDCは基準
電圧である。
第１図の回路において、トランジスタT5，T6
は差動対を構成しており、トランジスタT5，T6
のベースにそれぞれ入力信号ＶIN，基準電圧ＶDC
が加えられると、電流源Ｓの電流Ｉは、両ベース
電圧の差に応じた比で分割されて、両トランジス
タT5およびT6のコレクタ回路にそれぞれ電流
I1，I2を生じる。
は差動対を構成しており、トランジスタT5，T6
のベースにそれぞれ入力信号ＶIN，基準電圧ＶDC
が加えられると、電流源Ｓの電流Ｉは、両ベース
電圧の差に応じた比で分割されて、両トランジス
タT5およびT6のコレクタ回路にそれぞれ電流
I1，I2を生じる。
さらに電流I1，I2は、それぞれ差動対を構成す
るトランジスタT1，T2およびT3，T4において、
互に接続されたそれぞれのベースに加えられてい
る利得制御信号ＶAGCおよび基準電圧ＶRAGCに差
に応じた比で分割されて、トランジスタT2，T3
のコレクタにそれぞれ接続された負荷抵抗R1，
R2にそれぞれ利得制御された反転出力ＶOUT1+，
非反転出力ＶOUT1-を生じる。
るトランジスタT1，T2およびT3，T4において、
互に接続されたそれぞれのベースに加えられてい
る利得制御信号ＶAGCおよび基準電圧ＶRAGCに差
に応じた比で分割されて、トランジスタT2，T3
のコレクタにそれぞれ接続された負荷抵抗R1，
R2にそれぞれ利得制御された反転出力ＶOUT1+，
非反転出力ＶOUT1-を生じる。
反転出力ＶOUT1+および非反転出力ＶOUT1-はさ
らに差動増幅器２に加えられて増幅されて、所要
の反転出力ＶOUT2+および非反転出力ＶOUT2-を得
ることができる。
らに差動増幅器２に加えられて増幅されて、所要
の反転出力ＶOUT2+および非反転出力ＶOUT2-を得
ることができる。
この場合、入力信号ＶINが基準電圧ＶDCよりも
十分大きくなると、トランジスタT1，T2で構成
される電流分割回路に流れる電流量と、トランジ
スタT3，T4で構成される電流分割回路に流れる
電流量とが大きく異なり、そのため両電流分割回
路における出力振幅と応答速度とが異なるように
なる。このため、差動増幅器１の反転出力ＶOUT1
＋と非反転出力ＶOUT1-とにおける対称性が損なわ
れる。
十分大きくなると、トランジスタT1，T2で構成
される電流分割回路に流れる電流量と、トランジ
スタT3，T4で構成される電流分割回路に流れる
電流量とが大きく異なり、そのため両電流分割回
路における出力振幅と応答速度とが異なるように
なる。このため、差動増幅器１の反転出力ＶOUT1
＋と非反転出力ＶOUT1-とにおける対称性が損なわ
れる。
本発明はこのような従来技術の欠点を除去しよ
うとするものであつて、その目的は、利得制御さ
れた非反転出力と反転出力とにおける対称性が常
に保たれ得る回路を提供することにある。この目
的を達成するため、本発明の差動増幅回路におい
ては、入力信号と基準電圧とを入力とする第１の
差動対と、利得制御電圧と利得制御基準電圧とを
入力として第１の差動対の出力電流を分割する第
２の差動対とを具えた利得制御機能を有する第１
の差動増幅器と、前記基準電圧を入力とする第１
の差動増幅器の同相入力に対する等価半回路から
なり前記第１の差動増幅器の同相利得と同一の利
得と同一の利得制御機能とを有する増幅器と、前
記第１の差動増幅器の非反転出力と前記増幅器の
出力とを入力として非反転出力と反転出力とを取
り出す第２の差動増幅器とを具えたことを特徴と
している。
うとするものであつて、その目的は、利得制御さ
れた非反転出力と反転出力とにおける対称性が常
に保たれ得る回路を提供することにある。この目
的を達成するため、本発明の差動増幅回路におい
ては、入力信号と基準電圧とを入力とする第１の
差動対と、利得制御電圧と利得制御基準電圧とを
入力として第１の差動対の出力電流を分割する第
２の差動対とを具えた利得制御機能を有する第１
の差動増幅器と、前記基準電圧を入力とする第１
の差動増幅器の同相入力に対する等価半回路から
なり前記第１の差動増幅器の同相利得と同一の利
得と同一の利得制御機能とを有する増幅器と、前
記第１の差動増幅器の非反転出力と前記増幅器の
出力とを入力として非反転出力と反転出力とを取
り出す第２の差動増幅器とを具えたことを特徴と
している。
以下、図面に基づいて本発明を詳細に説明す
る。
る。
第３図は本発明の差動増幅回路の基本原理を示
すブロツク図である。同図において１１は増幅
器、１２，１３は差動増幅器である。
すブロツク図である。同図において１１は増幅
器、１２，１３は差動増幅器である。
第３図において、増幅器１１は差動増幅器１２
の同相入力に対する等価半回路であつて、差動増
幅器１２の同相利得と同一の利得を有している。
従つて入力信号ＶINが基準電圧ＶDCに等しいと
き、増幅器１１の出力ＶOUT1DCは差動増幅器１２
の非反転出力ＶOUT1+に等しい出力ＶODCとなる。
の同相入力に対する等価半回路であつて、差動増
幅器１２の同相利得と同一の利得を有している。
従つて入力信号ＶINが基準電圧ＶDCに等しいと
き、増幅器１１の出力ＶOUT1DCは差動増幅器１２
の非反転出力ＶOUT1+に等しい出力ＶODCとなる。
信号ＶINが入力されると、差動増幅器１２の非
反転出力ＶOUT1+には信号ＶINと基準電圧ＶDCと
の差を増幅した信号があらわれる。このとき増幅
器１１の出力ＶOUT1DCの値は、ＶODCであつて変
化しない。
反転出力ＶOUT1+には信号ＶINと基準電圧ＶDCと
の差を増幅した信号があらわれる。このとき増幅
器１１の出力ＶOUT1DCの値は、ＶODCであつて変
化しない。
増幅器１１と差動増幅器１２とは、いずれも利
得制御電圧ＶAGCおよび基準電圧ＶRAGCによつて
利得制御されており、それぞれの利得制御特性は
等しいので、出力信号ＶOUT1+と出力信号ＶOUT1D
Ｃとは等しく利得制御されている。
得制御電圧ＶAGCおよび基準電圧ＶRAGCによつて
利得制御されており、それぞれの利得制御特性は
等しいので、出力信号ＶOUT1+と出力信号ＶOUT1D
Ｃとは等しく利得制御されている。
差動増幅器１３は出力信号ＶOUT1+と出力信号
ＶOUT1DCとを入力されて、その差を増幅して非反
転出力ＶOUT2+および反転出力ＶOUT2-を得る。
ＶOUT1DCとを入力されて、その差を増幅して非反
転出力ＶOUT2+および反転出力ＶOUT2-を得る。
このように第３図の差動増幅回路においは差動
増幅器１２の出力信号として非反転信号のみ用い
ているので、第１図に示された差動増幅回路にお
けるごとき、電流の不平衡に基づく反転出力と非
反転出力との非対称性を生じることがない。
増幅器１２の出力信号として非反転信号のみ用い
ているので、第１図に示された差動増幅回路にお
けるごとき、電流の不平衡に基づく反転出力と非
反転出力との非対称性を生じることがない。
第４図は本発明の差動増幅回路の一実施例の構
成を示す回路図である。同図において第３図と同
一部分は同一番号で示されており、T11，T12，
T13，T14，T15，T16，T17，T18，T19，T20，T21
はトランジスタ、R11，R12，R13，R14，R15，R16
は抵抗、S1，S2，S3，S4，S5は電流源である。
成を示す回路図である。同図において第３図と同
一部分は同一番号で示されており、T11，T12，
T13，T14，T15，T16，T17，T18，T19，T20，T21
はトランジスタ、R11，R12，R13，R14，R15，R16
は抵抗、S1，S2，S3，S4，S5は電流源である。
第４図の差動増幅器１２において、入力信号Ｖ
INと基準電圧ＶDCとは差動対をなすトランジスタ
T14，T15を制御して、電流源S1の電流２I0を両電
圧の差に応じた比で分割する。トランジスタT15
の電流はさらに差動対をなすトランジスタT16，
T17において、利得制御信号ＶAGCと基準電圧ＶR
ＡＧＣとの差に応じた比で分割されて、トランジス
タT17のコレクタ回路における負荷抵抗R12に出力
信号ＶOUT1+を生じる。
INと基準電圧ＶDCとは差動対をなすトランジスタ
T14，T15を制御して、電流源S1の電流２I0を両電
圧の差に応じた比で分割する。トランジスタT15
の電流はさらに差動対をなすトランジスタT16，
T17において、利得制御信号ＶAGCと基準電圧ＶR
ＡＧＣとの差に応じた比で分割されて、トランジス
タT17のコレクタ回路における負荷抵抗R12に出力
信号ＶOUT1+を生じる。
一方、基準電圧ＶDCは差動増幅器１２の同相入
力に対する等価半回路である増幅器１１に入力さ
れる。電流源S2の電流I0は差動対をなすトランジ
スタT12，T13において、利得制御信号ＶAGCと基
準電圧ＶRAGCの差に応じた比で分割されて、トラ
ンジスタT13のコレクタ回路における負荷抵抗R11
に出力信号ＶOUT1DCを生じる。
力に対する等価半回路である増幅器１１に入力さ
れる。電流源S2の電流I0は差動対をなすトランジ
スタT12，T13において、利得制御信号ＶAGCと基
準電圧ＶRAGCの差に応じた比で分割されて、トラ
ンジスタT13のコレクタ回路における負荷抵抗R11
に出力信号ＶOUT1DCを生じる。
出力信号ＶOUT1+と出力信号ＶOUT1DCとは差動
増幅器１３において、それぞれトランジスタ
T18、低抗R13、電流源S3およびトランジスタ
T19、抵抗R14、電流源S4からなるエミツタフオロ
ア回路を経てレベルシフトされたのち差動対をな
すトランジスタT20，T21のベースに加えられ
る。これによつてトランジスタT20，T21は電流
源S5の電流を両ベース電圧の差に応じた比に分割
して、それぞれのコレクタ回路における負荷抵抗
R15，R16にそれぞれ非反転出力ＶOUT2+および反
転出力ＶOUT2-を生じる。差動増幅器１２の利得
制御機能により、差動増幅器１３はその両出力信
号ＶOUT2+，ＶOUT2-の振幅と応答特性速度が異な
らない様なレベル範囲で使用することが可能であ
る。
増幅器１３において、それぞれトランジスタ
T18、低抗R13、電流源S3およびトランジスタ
T19、抵抗R14、電流源S4からなるエミツタフオロ
ア回路を経てレベルシフトされたのち差動対をな
すトランジスタT20，T21のベースに加えられ
る。これによつてトランジスタT20，T21は電流
源S5の電流を両ベース電圧の差に応じた比に分割
して、それぞれのコレクタ回路における負荷抵抗
R15，R16にそれぞれ非反転出力ＶOUT2+および反
転出力ＶOUT2-を生じる。差動増幅器１２の利得
制御機能により、差動増幅器１３はその両出力信
号ＶOUT2+，ＶOUT2-の振幅と応答特性速度が異な
らない様なレベル範囲で使用することが可能であ
る。
このように第４図の差動増幅回路によれば、常
に対称性を有する利得制御された非反転出力と反
転出力とを得ることができる。なお第４図の差動
増幅回路において、非反転出力ＶOUT2+または反
転出力ＶOUT2-のいずれかからその大きさに応じ
た直流信号を抽出し、これを図示されない制御用
増幅器において基準電圧と比較して差の信号を増
幅した出力を利得制御信号ＶAGCとして負帰還す
ることによつて自動利得制御を行ない得ることは
言うまでもない。
に対称性を有する利得制御された非反転出力と反
転出力とを得ることができる。なお第４図の差動
増幅回路において、非反転出力ＶOUT2+または反
転出力ＶOUT2-のいずれかからその大きさに応じ
た直流信号を抽出し、これを図示されない制御用
増幅器において基準電圧と比較して差の信号を増
幅した出力を利得制御信号ＶAGCとして負帰還す
ることによつて自動利得制御を行ない得ることは
言うまでもない。
なお第４図に示された差動増幅回路を実現する
場合、各差動対を構成する素子における整合性と
ともに、増幅器１１を構成する素子と差動増幅器
１２を構成する素子との整合性が要求されるが、
これは集積回路技術を用いることによつて容易に
達成することができる。
場合、各差動対を構成する素子における整合性と
ともに、増幅器１１を構成する素子と差動増幅器
１２を構成する素子との整合性が要求されるが、
これは集積回路技術を用いることによつて容易に
達成することができる。
以上説明したように本発明の差動増幅回路によ
れば対称性を有する利得制御された非反転出力と
反転出力とを得ることができて、優れた効果が得
られる。
れば対称性を有する利得制御された非反転出力と
反転出力とを得ることができて、優れた効果が得
られる。
第１図は従来の差動増幅回路の構成を示す回路
図、第２図は第１図の回路における各入力信号を
示す図、第３図は本発明の差動増幅回路の基本原
理を示すブロツク図、第４図は本発明の差動増幅
回路の一実施例の構成を示す回路図である。 １，２…差動増幅器、１１…増幅器、１２，１
３…差動増幅器、T1〜T6，T11〜T21…トランジ
スタ、R1，R2，R11〜R16…抵抗、Ｓ，S1，〜S5
…電流源。
図、第２図は第１図の回路における各入力信号を
示す図、第３図は本発明の差動増幅回路の基本原
理を示すブロツク図、第４図は本発明の差動増幅
回路の一実施例の構成を示す回路図である。 １，２…差動増幅器、１１…増幅器、１２，１
３…差動増幅器、T1〜T6，T11〜T21…トランジ
スタ、R1，R2，R11〜R16…抵抗、Ｓ，S1，〜S5
…電流源。
Claims (1)
- １ 入力信号と基準電圧とを入力とする第１の差
動対と、利得制御電圧と利得制御基準電圧とを入
力として第１の差動対の出力電流を分割する第２
の差動対とを具えた利得制御機能を有する第１の
差動増幅器と、前記基準電圧を入力とする第１の
差動増幅器の同相入力に対する等価半回路からな
り前記第１の差動増幅器の同相利得と同一の利得
と同一の利得制御機能とを有する増幅器と、前記
第１の差動増幅器の非反転出力と前記増幅器の出
力とを入力として非反転出力と反転出力とを取り
出す第２の差動増幅器とを具えたことを特徴とす
る差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6682080A JPS56162520A (en) | 1980-05-19 | 1980-05-19 | Differential amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6682080A JPS56162520A (en) | 1980-05-19 | 1980-05-19 | Differential amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56162520A JPS56162520A (en) | 1981-12-14 |
| JPS6231850B2 true JPS6231850B2 (ja) | 1987-07-10 |
Family
ID=13326865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6682080A Granted JPS56162520A (en) | 1980-05-19 | 1980-05-19 | Differential amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56162520A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824250B2 (ja) * | 1985-12-18 | 1996-03-06 | 松下電器産業株式会社 | 演算増幅器 |
| TWI275243B (en) * | 2005-09-14 | 2007-03-01 | Princeton Technology Corp | Voltage controlled amplifier for a signal processing system |
-
1980
- 1980-05-19 JP JP6682080A patent/JPS56162520A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56162520A (en) | 1981-12-14 |
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