JPS62285Y2 - - Google Patents
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- Publication number
- JPS62285Y2 JPS62285Y2 JP1977172223U JP17222377U JPS62285Y2 JP S62285 Y2 JPS62285 Y2 JP S62285Y2 JP 1977172223 U JP1977172223 U JP 1977172223U JP 17222377 U JP17222377 U JP 17222377U JP S62285 Y2 JPS62285 Y2 JP S62285Y2
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- JP
- Japan
- Prior art keywords
- output
- gate
- supplied
- binary
- signal
- Prior art date
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- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
【考案の詳細な説明】
本考案はフアクシミリ装置の中速機等に使用さ
れる２値−３値変換回路の改良に関する。
れる２値−３値変換回路の改良に関する。
フアクシミリ装置では、電話回線の限定された
帯域内で高速伝送を行なう為、原稿の白黒レベル
の２値信号を３値信号に変換して伝送するAM−
PM−VSB方式が採用されており、従来は演算増
幅器を使用した第１図に示すような２値−３値変
換回路が使用されている。
帯域内で高速伝送を行なう為、原稿の白黒レベル
の２値信号を３値信号に変換して伝送するAM−
PM−VSB方式が採用されており、従来は演算増
幅器を使用した第１図に示すような２値−３値変
換回路が使用されている。
即ち白黒レベルを示す２値信号の入力信号IN
をインバーター１を通した信号e1と、Ｄフリツプ
フロツプ２とNORゲート３を通した信号e2に変
換した後、両信号e1，e2を演算増幅器４で2e2−e1
の演算処理をし、出力に第２図OUTのように白
レベルの度に交互に反転した３値信号を発生させ
るものである。而してこのように演算増幅器を使
用するものでは、演算増幅器の温度変化、零調整
等の問題及び３値信号のレベルが上下対称になる
ようにする為に可変抵抗器５で調整する必要があ
つた。
をインバーター１を通した信号e1と、Ｄフリツプ
フロツプ２とNORゲート３を通した信号e2に変
換した後、両信号e1，e2を演算増幅器４で2e2−e1
の演算処理をし、出力に第２図OUTのように白
レベルの度に交互に反転した３値信号を発生させ
るものである。而してこのように演算増幅器を使
用するものでは、演算増幅器の温度変化、零調整
等の問題及び３値信号のレベルが上下対称になる
ようにする為に可変抵抗器５で調整する必要があ
つた。
従つて本考案はこの点に鑑みなされたもので、
無調整化を実現した２値−３値変換回路を提供す
るものである。
無調整化を実現した２値−３値変換回路を提供す
るものである。
以下本考案の実施例を図面と共に説明する。
６は原稿の白黒レベルに対応した第４図Ａに示
すような２値信号が加えられる入力端子、７は入
力信号Ａと入力信号のＤフリツプフロツプ８を経
た出力の一致を検出する第1NORゲートで、Ｄフ
リツプフロツプ８は反転出力をＤ入力端子Ｄと
接続し、クロツク入力端子Ｃに二値信号の入力信
号Ａが供給され、出力端子Ｑより第1NORゲート
７に出力を供給している。９は入力信号Ａのイン
バーター出力と第1NORゲート７の出力の一致を
検出するNANDゲートで、その出力が電源接地間
に相補型に直列接続されたＰチヤンネルFET１
０のゲートに接続されている。１１は入力信号Ａ
と第1NORゲート７の出力の一致を検出する第
2NORゲートで、その出力がＮチヤンネルFET１
２のゲートに接続されている。そして夫々の
FET１０，１２のドレイン・ソース間には並列
に同一値の抵抗１３，１４が接続され、FET１
０，１２の接続点から出力が取り出されてるよう
になつている。
すような２値信号が加えられる入力端子、７は入
力信号Ａと入力信号のＤフリツプフロツプ８を経
た出力の一致を検出する第1NORゲートで、Ｄフ
リツプフロツプ８は反転出力をＤ入力端子Ｄと
接続し、クロツク入力端子Ｃに二値信号の入力信
号Ａが供給され、出力端子Ｑより第1NORゲート
７に出力を供給している。９は入力信号Ａのイン
バーター出力と第1NORゲート７の出力の一致を
検出するNANDゲートで、その出力が電源接地間
に相補型に直列接続されたＰチヤンネルFET１
０のゲートに接続されている。１１は入力信号Ａ
と第1NORゲート７の出力の一致を検出する第
2NORゲートで、その出力がＮチヤンネルFET１
２のゲートに接続されている。そして夫々の
FET１０，１２のドレイン・ソース間には並列
に同一値の抵抗１３，１４が接続され、FET１
０，１２の接続点から出力が取り出されてるよう
になつている。
次に斯る構成よりなる本考案回路の動作につき
説明する。
説明する。
先ず白レベル信号について考えると、最初の白
レベル信号W1の到来で、NANDゲート９の出力
が第４図Ｅのようにローレベルになる為、Ｐチヤ
ンネルFET１０が導通しＮチヤンネルFET１２
はOFFでＧに示すように出力には電源電圧ＶDD
が現われる。そして次の白レベル信号W2では第
2NORゲート１１の出力がハイレベルになり今度
はＮチヤンネルFET１２が導通し出力も接地電
位になる。このようにして白レベル信号では、交
互にＶDDと接地電位が出力に得られる。
レベル信号W1の到来で、NANDゲート９の出力
が第４図Ｅのようにローレベルになる為、Ｐチヤ
ンネルFET１０が導通しＮチヤンネルFET１２
はOFFでＧに示すように出力には電源電圧ＶDD
が現われる。そして次の白レベル信号W2では第
2NORゲート１１の出力がハイレベルになり今度
はＮチヤンネルFET１２が導通し出力も接地電
位になる。このようにして白レベル信号では、交
互にＶDDと接地電位が出力に得られる。
次に黒レベル信号について考えると、黒レベル
信号時はNANDゲート９の出力はハイレベル、第
2NORゲート１１の出力はローレベルで両FET１
０，１２ともにオフ状態でハイインピーダンス状
態にあり、出力には抵抗１３，１４により1/2ＶD
Ｄの出力が得られる。かくして出力にはＧに示す
ような３値信号が得られる。
信号時はNANDゲート９の出力はハイレベル、第
2NORゲート１１の出力はローレベルで両FET１
０，１２ともにオフ状態でハイインピーダンス状
態にあり、出力には抵抗１３，１４により1/2ＶD
Ｄの出力が得られる。かくして出力にはＧに示す
ような３値信号が得られる。
尚、前述の説明では一電源の場合を示したが、
第５図のように二電源で構成してもよい。
第５図のように二電源で構成してもよい。
上述の如く本考案の２値−３値変換回路は、相
補型に直列接続したFETのゲートを、２値の入
力信号より作成した出力により制御し、３値出力
を無調整で容易に得ることができるもので極めて
実用的価値大なるものである。
補型に直列接続したFETのゲートを、２値の入
力信号より作成した出力により制御し、３値出力
を無調整で容易に得ることができるもので極めて
実用的価値大なるものである。
第１図は２値−３値変換回路の従来例を示す
図、第２図は第１図の要部の波形図、第３図は本
考案の２値−３値変換回路を示す図、第４図は第
３図の要部の波形図、第５図は他の実施例を示す
図、 ７，１１……NORゲート、８……Ｄ−フリツ
プフロツプ、９……NANDゲート、１０……Ｐチ
ヤンネルFET、１２……ＮチヤンネルFET。
図、第２図は第１図の要部の波形図、第３図は本
考案の２値−３値変換回路を示す図、第４図は第
３図の要部の波形図、第５図は他の実施例を示す
図、 ７，１１……NORゲート、８……Ｄ−フリツ
プフロツプ、９……NANDゲート、１０……Ｐチ
ヤンネルFET、１２……ＮチヤンネルFET。
Claims (1)
- 反転出力端子をＤ入力端子Ｄと接続し、クロ
ツク入力端子Ｃに二値信号が供給され、出力端子
Ｑより出力を発生するＤフリツプフロツプと、該
フリツプフロツプの出力と二値信号が供給された
第1NORゲートと、該第1NORゲートの出力と２
値信号が供給された第2NORゲートと、第1NOR
ゲートの出力と２値信号のインバータ出力が供給
されたNANDゲートと、電源間に相補型に直列接
続されたＰチヤンネルとＮチヤンネルのFET
と、各々のFETのドレイン・ソース間に並列接
続された同一値の抵抗よりなり、前記NANDゲー
トの出力を前記ＰチヤンネルFETのゲート電極
に供給し、又前記第2NORゲートの出力を前記Ｎ
チヤンネルFETのゲート電極に供給し、前記両
FETの接続点より出力を発生するよう構成した
ことを特徴とする２値−３値変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1977172223U JPS62285Y2 (ja) | 1977-12-15 | 1977-12-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1977172223U JPS62285Y2 (ja) | 1977-12-15 | 1977-12-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5494149U JPS5494149U (ja) | 1979-07-03 |
| JPS62285Y2 true JPS62285Y2 (ja) | 1987-01-07 |
Family
ID=29176820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1977172223U Expired JPS62285Y2 (ja) | 1977-12-15 | 1977-12-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62285Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129435U (ja) * | 1976-03-26 | 1977-10-01 |
-
1977
- 1977-12-15 JP JP1977172223U patent/JPS62285Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5494149U (ja) | 1979-07-03 |
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