JPS62285102A - 複写機の制御装置 - Google Patents
複写機の制御装置Info
- Publication number
- JPS62285102A JPS62285102A JP61128166A JP12816686A JPS62285102A JP S62285102 A JPS62285102 A JP S62285102A JP 61128166 A JP61128166 A JP 61128166A JP 12816686 A JP12816686 A JP 12816686A JP S62285102 A JPS62285102 A JP S62285102A
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- Pending
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- 238000001514 detection method Methods 0.000 claims description 20
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Control Or Security For Electrophotography (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
（産業上の利用分野〕
この発明は、複写機の制御装置、特に、マイクロプロセ
ッサによって制御される複写機の危険防止に関するもの
である。
ッサによって制御される複写機の危険防止に関するもの
である。
従来、この種の装置として、第２図に示すものが知られ
ている。図において、１は複写機を制御するための後出
のマスタＣＰＵによって制御されるスレーブＣＰＵ、１
ａはこのスレーブＣＰＵＩの状態を示す出力端子、この
出力端子１ａがらスレーブＣＰＵＩの暴走を検知するた
めの信号を出し、スレーブＣＰＵＩが正常に（動いてい
るときは、−・定周期のパルスを発生しているが、プロ
グラムが暴走すると“Ｈｌ”レベル、または“Ｌｏ”レ
ベルのどちらかの一方に固定されるようにな）ており、
１ｂはスレーブＣＰＵＩのリセット端子、２はこのリセ
ット端子ｔｂがあるスレーブＣＰＵＩの出力端子１ａか
らの信号によって暴走を検知する暴走検知手段である暴
走検知回路で、この暴走検知回路２は、スレーブＣＰＵ
１の出力端子１ａから出力される信号を判別して、ス
レーブＣＰＵ １にリセット信号を出し、スレーブＣＰ
ＵＩの出力端子１ａがらパルスが発生してぃるときは“
Ｈｌ”、出力端子１ａが“Ｈｌ“または“Ｌｏ”に固定
されているときは“Ｌｏ”を出力するようになっており
、したがって、スレーブＣＰＵＩが正常に働いていると
きは“Ｈｌ”、スレーブＣＰＵ １が暴走したときは“
Ｌ、”になり、この出力はスレーブＣＰＵＩのリセット
端子１ｂに接続されて、翼走したときは、スレーブＣＰ
ＵＩがリセット状態となるようになっている。
ている。図において、１は複写機を制御するための後出
のマスタＣＰＵによって制御されるスレーブＣＰＵ、１
ａはこのスレーブＣＰＵＩの状態を示す出力端子、この
出力端子１ａがらスレーブＣＰＵＩの暴走を検知するた
めの信号を出し、スレーブＣＰＵＩが正常に（動いてい
るときは、−・定周期のパルスを発生しているが、プロ
グラムが暴走すると“Ｈｌ”レベル、または“Ｌｏ”レ
ベルのどちらかの一方に固定されるようにな）ており、
１ｂはスレーブＣＰＵＩのリセット端子、２はこのリセ
ット端子ｔｂがあるスレーブＣＰＵＩの出力端子１ａか
らの信号によって暴走を検知する暴走検知手段である暴
走検知回路で、この暴走検知回路２は、スレーブＣＰＵ
１の出力端子１ａから出力される信号を判別して、ス
レーブＣＰＵ １にリセット信号を出し、スレーブＣＰ
ＵＩの出力端子１ａがらパルスが発生してぃるときは“
Ｈｌ”、出力端子１ａが“Ｈｌ“または“Ｌｏ”に固定
されているときは“Ｌｏ”を出力するようになっており
、したがって、スレーブＣＰＵＩが正常に働いていると
きは“Ｈｌ”、スレーブＣＰＵ １が暴走したときは“
Ｌ、”になり、この出力はスレーブＣＰＵＩのリセット
端子１ｂに接続されて、翼走したときは、スレーブＣＰ
ＵＩがリセット状態となるようになっている。
３．４，５，６．７は通信ライン、８はスレーブＣＰＵ
Ｉと後出のスレーブＣＰＵｌ０を制御するマスタＣＰＵ
、８ａはこのマスタＣＰＵ８の状態を示す出力端子、８
ｂは同リセット端子、９は同暴走検知回路、１０はこの
暴走検知回路９からの出力が入力されるリセット端子８
ｂがあるマスタｃｐｕａによって制御されるスレーブＣ
ＰＵで、スレーブＣＰＵＩと同様な機能を有しており、
１０ａはその状態を示す出力端子、ｌＯｂは同リセット
端子、１１は上記スレーブＣＰＵｌ０の状態を示す出力
端子１０ａからの信号によってスレーブｃｐｕ ｔ ｏ
の暴走を検知する暴走検知回路である。
Ｉと後出のスレーブＣＰＵｌ０を制御するマスタＣＰＵ
、８ａはこのマスタＣＰＵ８の状態を示す出力端子、８
ｂは同リセット端子、９は同暴走検知回路、１０はこの
暴走検知回路９からの出力が入力されるリセット端子８
ｂがあるマスタｃｐｕａによって制御されるスレーブＣ
ＰＵで、スレーブＣＰＵＩと同様な機能を有しており、
１０ａはその状態を示す出力端子、ｌＯｂは同リセット
端子、１１は上記スレーブＣＰＵｌ０の状態を示す出力
端子１０ａからの信号によってスレーブｃｐｕ ｔ ｏ
の暴走を検知する暴走検知回路である。
このように、従来の複数のマイクロプロセッサで、制御
されるこの種の装置においては、各ＣＰυごとに状態検
知の出力端子と暴走検知回路を設けて、ＣＰＵの暴走を
停止させなければならなかった。
されるこの種の装置においては、各ＣＰυごとに状態検
知の出力端子と暴走検知回路を設けて、ＣＰＵの暴走を
停止させなければならなかった。
ところで、マスタＣＰＵとこのマスタＣＰＵによって制
御されるスレーブＣＰＵを用いる複写機の制御装置にお
いては、マスタＣＰＵのみに状態検知の出力端子と暴走
検知回路を設けた場合、他のスレーブＣＰＵが暴走した
とき、スレーブＣＰＵからマスタＣＰＵへ異常を伝達す
る遅れ時間があるとき、また、リセットされたスレーブ
ＣＰＵが再スタートして再び暴走して、暴走、リセット
がくり返えされたときなど、ＣＰＵの入出力端ｒの状態
が、不定の期間が存在することになり、装置自体の安全
性が完全には保証されないという問題点があった。
御されるスレーブＣＰＵを用いる複写機の制御装置にお
いては、マスタＣＰＵのみに状態検知の出力端子と暴走
検知回路を設けた場合、他のスレーブＣＰＵが暴走した
とき、スレーブＣＰＵからマスタＣＰＵへ異常を伝達す
る遅れ時間があるとき、また、リセットされたスレーブ
ＣＰＵが再スタートして再び暴走して、暴走、リセット
がくり返えされたときなど、ＣＰＵの入出力端ｒの状態
が、不定の期間が存在することになり、装置自体の安全
性が完全には保証されないという問題点があった。
Ｃ問題点を解決するための手段〕
この発明は、このような問題点を解決するためになされ
たもので、複写機の負荷用電源の出力を０ＦＦＬ、てし
まうことで、ＣＰＵの入出力端子の状態にかかわらず、
負荷、特に、モータ、ヒータなどが勝手には働いてしま
うことを取り除くことか可能になった。
たもので、複写機の負荷用電源の出力を０ＦＦＬ、てし
まうことで、ＣＰＵの入出力端子の状態にかかわらず、
負荷、特に、モータ、ヒータなどが勝手には働いてしま
うことを取り除くことか可能になった。
（発明の実施例〕
以下に、この発明の一実施例を、第１図について説明す
る。
る。
図において１２．１２は複写機を制御するための後出の
マイクロプロセッサのマスタｃｐｕｔａによって制御さ
れる他のマイクロプロセッサのスレーブＣＰＵ、１３．
１４，１５，１６．１７はこのスレーブＣＰＵ１２，１
２とマスタＣＰＵ１８の間で相互にやりとりを行うため
の通信ライン、１８はこの通信ライン１３，１４，１５
゜１６．１７によりスレーブＣＰＵ１２．１２との間に
やりとりを行なうマスタＣＰＵ、１８ａはこのマスタＣ
ＰＵ１８の状態を示す出力端子で、この出力端子１８ａ
からマスタＣＰＵ１８の暴走を検知するための信号を出
し、マスタｃｐｕｔａが正常に働いているときは、一定
周期のパルスを発生しているが、プログラムが暴走する
と“Ｈ３”レベル、または“Ｌｏルベルのどちらか一方
に固定されるようになっており、１８ｂはマスタＣＰＵ
１８のリセット端子、１９はこのリセット端子１８ｂを
設けたマスタＣＰＵ１８の出力端子１８ａからの信号に
よって暴走を検知する暴走検知手段である暴走検知回路
で、この暴走検知回路１９は、マスタＣＰＵ１８の出力
端子１８ａから出力される信号を判別して、マスタＣＰ
Ｕ１Ｂにリセット信号を出し、マスタＣＰＵ１８の出力
端１′１８ａからパルスが発生しているときは、“Ｈｌ
“、出力端子１８ａが“Ｈｌ“または“Ｌｏ”に固定さ
れているときは、“Ｌｏ”を出力するようになっており
、したがって、マスタＣＰＵ１８が正常に働いていると
きは−Ｈ１“、マスタＣＰＵ１８が暴走しているときは
“Ｌｏ”になり、この出力はマスタＣＰＬ１１８のリセ
ット入力端子１８ａに接続されて、暴走したときは、マ
スタＣＰＵ１８がリセット状態となるようになっており
、２０は上記暴走検知回路１９の出力が入力されるバッ
ファ、２１はこのバッファ２０の出力が入力される２４
Ｖ電源で、複写機の負荷を駆動させるための負荷用駆動
電源、この負荷用駆動電源２１のリモート端子２１ａに
、上記暴走検知回路１９の出力をバッファ２０を通して
接続させており、２２は上記複写機の駆動用のモータ、
２３は同ヒータであり、この複写機の駆動用のモータ２
２、ヒータ２３などの負荷に負荷用電源２０から電源を
供給している。
マイクロプロセッサのマスタｃｐｕｔａによって制御さ
れる他のマイクロプロセッサのスレーブＣＰＵ、１３．
１４，１５，１６．１７はこのスレーブＣＰＵ１２，１
２とマスタＣＰＵ１８の間で相互にやりとりを行うため
の通信ライン、１８はこの通信ライン１３，１４，１５
゜１６．１７によりスレーブＣＰＵ１２．１２との間に
やりとりを行なうマスタＣＰＵ、１８ａはこのマスタＣ
ＰＵ１８の状態を示す出力端子で、この出力端子１８ａ
からマスタＣＰＵ１８の暴走を検知するための信号を出
し、マスタｃｐｕｔａが正常に働いているときは、一定
周期のパルスを発生しているが、プログラムが暴走する
と“Ｈ３”レベル、または“Ｌｏルベルのどちらか一方
に固定されるようになっており、１８ｂはマスタＣＰＵ
１８のリセット端子、１９はこのリセット端子１８ｂを
設けたマスタＣＰＵ１８の出力端子１８ａからの信号に
よって暴走を検知する暴走検知手段である暴走検知回路
で、この暴走検知回路１９は、マスタＣＰＵ１８の出力
端子１８ａから出力される信号を判別して、マスタＣＰ
Ｕ１Ｂにリセット信号を出し、マスタＣＰＵ１８の出力
端１′１８ａからパルスが発生しているときは、“Ｈｌ
“、出力端子１８ａが“Ｈｌ“または“Ｌｏ”に固定さ
れているときは、“Ｌｏ”を出力するようになっており
、したがって、マスタＣＰＵ１８が正常に働いていると
きは−Ｈ１“、マスタＣＰＵ１８が暴走しているときは
“Ｌｏ”になり、この出力はマスタＣＰＬ１１８のリセ
ット入力端子１８ａに接続されて、暴走したときは、マ
スタＣＰＵ１８がリセット状態となるようになっており
、２０は上記暴走検知回路１９の出力が入力されるバッ
ファ、２１はこのバッファ２０の出力が入力される２４
Ｖ電源で、複写機の負荷を駆動させるための負荷用駆動
電源、この負荷用駆動電源２１のリモート端子２１ａに
、上記暴走検知回路１９の出力をバッファ２０を通して
接続させており、２２は上記複写機の駆動用のモータ、
２３は同ヒータであり、この複写機の駆動用のモータ２
２、ヒータ２３などの負荷に負荷用電源２０から電源を
供給している。
上記に、この発明の一実施例の複写機の制御装置の構成
をマスタｃｐｕｔａが暴走した場合の動作の例と併わせ
て説明したが、このマスタＣＰＵ１８は、マスタＣＰＵ
１８自体およびスレーブＣＰＬｊ１２か暴走したこと
によって、その状態を示す専用の出力端子１８ａからの
信号によって、上記ＣＰＵのいずれかが暴走したことを
検知できるようになっている。
をマスタｃｐｕｔａが暴走した場合の動作の例と併わせ
て説明したが、このマスタＣＰＵ１８は、マスタＣＰＵ
１８自体およびスレーブＣＰＬｊ１２か暴走したこと
によって、その状態を示す専用の出力端子１８ａからの
信号によって、上記ＣＰＵのいずれかが暴走したことを
検知できるようになっている。
上記構成において、マスタＣＰ０１８が正常に働いてい
るときは、負荷用駆動電源２１のリモート端子２１ａに
は“Ｈｌ”が入力され、負荷用電源２１は２４Ｖが出力
され、マスタＣＰＵ１８自体が暴走したときは、負荷用
駆動電源２１のリモート端子２１ａには“Ｌｏ”が入力
され、負荷用駆動電源ｚ１はＯｖに落ちる。
るときは、負荷用駆動電源２１のリモート端子２１ａに
は“Ｈｌ”が入力され、負荷用電源２１は２４Ｖが出力
され、マスタＣＰＵ１８自体が暴走したときは、負荷用
駆動電源２１のリモート端子２１ａには“Ｌｏ”が入力
され、負荷用駆動電源ｚ１はＯｖに落ちる。
また、各スレーブＣＰＬＩ １２が暴走した場合、各ス
レーブＣＰＵ１２とマスタＣＰＵ１８の間で相互にやり
とりを行なっている通信ライン１３゜１４．１５，１６
．１７を通して、マスタＣＰＵ１８に伝達され、マスタ
ＣＰＵＬ８は、各スレーブＣＰＵ１２の通信ライン１３
．１４，１５゜１６．１７からの＋ｌ１ｔｆｉｉを得て
、暴走検知回路１９に信号を出し、負荷用駆動電源２１
の出力をＯＦＦにする。
レーブＣＰＵ１２とマスタＣＰＵ１８の間で相互にやり
とりを行なっている通信ライン１３゜１４．１５，１６
．１７を通して、マスタＣＰＵ１８に伝達され、マスタ
ＣＰＵＬ８は、各スレーブＣＰＵ１２の通信ライン１３
．１４，１５゜１６．１７からの＋ｌ１ｔｆｉｉを得て
、暴走検知回路１９に信号を出し、負荷用駆動電源２１
の出力をＯＦＦにする。
この発明の一実施例によれば、マイクロプロセッサによ
って制御されている複写機の制御装置において、マスタ
ＣＰＵ１８自体が暴走した場合、その暴走を検知して、
ＣＰＵの駆動電源（不図示）以外の負荷用駆動電源２１
を落すため、マイクロプロセッサの出力端子の状態によ
らず、モータ２２．ヒータ２３などは動作せず、異常動
作によって装置を破壊することを防止しつる。
って制御されている複写機の制御装置において、マスタ
ＣＰＵ１８自体が暴走した場合、その暴走を検知して、
ＣＰＵの駆動電源（不図示）以外の負荷用駆動電源２１
を落すため、マイクロプロセッサの出力端子の状態によ
らず、モータ２２．ヒータ２３などは動作せず、異常動
作によって装置を破壊することを防止しつる。
また、各スレーブＣＰＵ１２が暴走した場合でも、マス
タＣＰ０１８とスレーブＣＰＵ１２のおのおのの通信ラ
イン１３．１４，１５，１６゜１７による情報伝達のみ
でよく、各スレーブＣＰＵ１２がそわぞれ暴走検出回路
１９を持つことなく、かつ、みずからもリセットする必
要もないという効果がある。
タＣＰ０１８とスレーブＣＰＵ１２のおのおのの通信ラ
イン１３．１４，１５，１６゜１７による情報伝達のみ
でよく、各スレーブＣＰＵ１２がそわぞれ暴走検出回路
１９を持つことなく、かつ、みずからもリセットする必
要もないという効果がある。
以上に説明してきたように、この発明によれば、マイク
ロプロセッサによって制御されている複写機の制御装置
において、マスタＣＰｔＪ自体が暴走した場合、その翼
走を検知して、負荷に供給している電源を落すため、マ
イクロプロセッサの出力端子の状態によらず、モータ、
ランプなどは動作せず異常動作によって装置を破壊する
ことを防止しつるという効果がある。
ロプロセッサによって制御されている複写機の制御装置
において、マスタＣＰｔＪ自体が暴走した場合、その翼
走を検知して、負荷に供給している電源を落すため、マ
イクロプロセッサの出力端子の状態によらず、モータ、
ランプなどは動作せず異常動作によって装置を破壊する
ことを防止しつるという効果がある。
また、各スレーブＣＰＵが暴走した場合でも、マスタＣ
ＰＵとスレーブＣＰＵのおのおのの通信ラインによる情
報伝達のみでよく、各スレーブＣＰＬＩがそれぞれ暴走
検知回路を持つことなく、かつ、みずからをリットする
必要もなくなった。
ＰＵとスレーブＣＰＵのおのおのの通信ラインによる情
報伝達のみでよく、各スレーブＣＰＬＩがそれぞれ暴走
検知回路を持つことなく、かつ、みずからをリットする
必要もなくなった。
第１図はこの発明の一実施例の構成図、第２図は従来装
置の構成図である。 １２・・・・・・スレーブＣＰＵ １３、 １４＋ １５． １６． １７一一通信ライ
ン １８・・・・・・マスタＣＰＵ １８ａ・・・・・・状態を示す出力端子１８ ｂ ・−
−−−−リセッビ端子 １９−−−−−−暴走検知回路
置の構成図である。 １２・・・・・・スレーブＣＰＵ １３、 １４＋ １５． １６． １７一一通信ライ
ン １８・・・・・・マスタＣＰＵ １８ａ・・・・・・状態を示す出力端子１８ ｂ ・−
−−−−リセッビ端子 １９−−−−−−暴走検知回路
Claims (1)
- 複数のマイクロプロセッサによって制御されている複写
機において、この複数のマイクロプロセッサは、他の１
個以上のマイクロプロセッサを制御するマスタＣＰＵを
有するマイクロプロセッサと、このマスタＣＰＵによっ
て制御される１個以上のスレーブＣＰＵを有するマイク
ロプロセッサとで構成されており、マスタＣＰＵは、マ
スタＣＰＵ自体およびスレーブＣＰＵのいずれかが暴走
したことを検知する暴走検知手段を有し、この暴走検知
手段からの信号によって、ＣＰＵの駆動電源以外の負荷
用駆動電源の出力をＯＦＦする手段を有することを特徴
とする複写機の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128166A JPS62285102A (ja) | 1986-06-04 | 1986-06-04 | 複写機の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128166A JPS62285102A (ja) | 1986-06-04 | 1986-06-04 | 複写機の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62285102A true JPS62285102A (ja) | 1987-12-11 |
Family
ID=14978027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61128166A Pending JPS62285102A (ja) | 1986-06-04 | 1986-06-04 | 複写機の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62285102A (ja) |
-
1986
- 1986-06-04 JP JP61128166A patent/JPS62285102A/ja active Pending
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