JPS622801A - 自動列車制御装置 - Google Patents
自動列車制御装置Info
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- JPS622801A JPS622801A JP14101685A JP14101685A JPS622801A JP S622801 A JPS622801 A JP S622801A JP 14101685 A JP14101685 A JP 14101685A JP 14101685 A JP14101685 A JP 14101685A JP S622801 A JPS622801 A JP S622801A
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- signals
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- Electric Propulsion And Braking For Vehicles (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分舒〕
この発明は例えば鉄道車両塔載の自動列車制御装置（Ａ
ＴＣ装置１１）の信号判別出力信号の低位優先を収シ速
度照査パターン信号に変換する回路において、７エール
セーフに構成された低位優先回路に関するものである。
ＴＣ装置１１）の信号判別出力信号の低位優先を収シ速
度照査パターン信号に変換する回路において、７エール
セーフに構成された低位優先回路に関するものである。
従来の低位優先回路は第４図に示すように各ＮＯ？ゲー
ト１１１〜（３）と各ＡＮＤゲート（４）〜（６１で構
成され、各入力信号をＢｉ、ｂｌ、Ｏｉ、ｄｌとし、出
力信号をａｏ、ｂｏ、ｃｏ、ａｏとしたとき、最低位の
入力信９ａｉｋ受けるとそのまま出力信号ａＱとして出
力される。出力信号１）ｏ ｉｊ ａｔ ｂｌのとき、
出力信号ｃｏ ｌｌ１ａｉｂｉ （！ｉ のとき、出
力信号％ ｉｊ ａｌｂｌ Ｑ１ｄ４のときそれぞれ出
力される。そして、例えば、入力信号ｂｌ 、 ｃｌを
同時に受けたときは、位相側のｂｌが選択されて出力信
号筒のみが出力される。
ト１１１〜（３）と各ＡＮＤゲート（４）〜（６１で構
成され、各入力信号をＢｉ、ｂｌ、Ｏｉ、ｄｌとし、出
力信号をａｏ、ｂｏ、ｃｏ、ａｏとしたとき、最低位の
入力信９ａｉｋ受けるとそのまま出力信号ａＱとして出
力される。出力信号１）ｏ ｉｊ ａｔ ｂｌのとき、
出力信号ｃｏ ｌｌ１ａｉｂｉ （！ｉ のとき、出
力信号％ ｉｊ ａｌｂｌ Ｑ１ｄ４のときそれぞれ出
力される。そして、例えば、入力信号ｂｌ 、 ｃｌを
同時に受けたときは、位相側のｂｌが選択されて出力信
号筒のみが出力される。
即ち、低位優先の制御がなされる。
従来の低位優先回路は以上のように構成されているので
、例えば第４図のＸ点で断［故障が生じておシ、この状
態で入力信号ａｉ 、 ｂｔ ’ｃ同時に受けた場合を
考えると、正常時にはＮＯＴゲート１！１によシ”ｖレ
ベルとなるべきＡＮＤゲート（４１のＸ点側入力端子ゝ
ゝＨ“レベルとなｌ） 、 ＡＮＤゲート（４）は出力
信号ｂｏ全出力することになりいわゆるフェイルセーフ
が確保されないという問題があった。
、例えば第４図のＸ点で断［故障が生じておシ、この状
態で入力信号ａｉ 、 ｂｔ ’ｃ同時に受けた場合を
考えると、正常時にはＮＯＴゲート１！１によシ”ｖレ
ベルとなるべきＡＮＤゲート（４１のＸ点側入力端子ゝ
ゝＨ“レベルとなｌ） 、 ＡＮＤゲート（４）は出力
信号ｂｏ全出力することになりいわゆるフェイルセーフ
が確保されないという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、内分故障時にもフェイルセーフ・が確保でき
る低位優先回路′ｔ−提供することを目的とする。
たもので、内分故障時にもフェイルセーフ・が確保でき
る低位優先回路′ｔ−提供することを目的とする。
この発明に係る低位優先回路は、入力信号をパルス信号
とし、複数のパルス信号の重複部分を出力する構成とし
たものである。
とし、複数のパルス信号の重複部分を出力する構成とし
たものである。
この発明においては、回路故障によって同時に複数の出
力信号が出力されても、その複数のパルス信号の重複部
分のみが出力され、出力信号はより低位となって７エイ
ルセーフが確保される。
力信号が出力されても、その複数のパルス信号の重複部
分のみが出力され、出力信号はより低位となって７エイ
ルセーフが確保される。
第１図に本発明の低位優先回路を行す。図におｈて（１
１１（１４１０６は信号判別部出力、すなわち制限速度
信号Ｅ１ｍ、Ｅ１２．Ｓ３ をそれぞれの信号に対応
し九制限速度パターン間波数に変換する制限速度パター
ン変−回路を示す。
１１（１４１０６は信号判別部出力、すなわち制限速度
信号Ｅ１ｍ、Ｅ１２．Ｓ３ をそれぞれの信号に対応
し九制限速度パターン間波数に変換する制限速度パター
ン変−回路を示す。
本回路に交流パルスで作動されている。列■の速度制゛
限信号ｆ： ０（８ｔ）−−−一秘（停止信号）、１１
６（８１）−−−ｉｔａ＆／１１．４０（８ｍ）−−−
４０’／ｈ ｓａ Ｉｓ （８４） −−−６８−／ｈ
ｓ ６ ’ （８ｓ ） ” −−６ｓ−／ｈ。
限信号ｆ： ０（８ｔ）−−−一秘（停止信号）、１１
６（８１）−−−ｉｔａ＆／１１．４０（８ｍ）−−−
４０’／ｈ ｓａ Ｉｓ （８４） −−−６８−／ｈ
ｓ ６ ’ （８ｓ ） ” −−６ｓ−／ｈ。
７・（Ｅｌ、） 、 −ｑ ｓ Ｋｍ／ｈ、 ５ｏ（８
ｔ）−”０Ｋ１１３／ｈとする・車輪径ｐ（ｍ）、速度
発電機の歯数Ｎ１車両の速ターン速度照査回路で発生さ
せる拳これは水晶発振器で発生した同波数を分局してａ
ｏ ”／ｈ −１、４０ＫＩ＠／ｈ、 、 −Ｈ、！
１ｏ Ｋ″／ｈ −、Ｚ 、ｌ Ｏ’／ｈ１に＋ｗ
、 ｌ 、。
ｔ）−”０Ｋ１１３／ｈとする・車輪径ｐ（ｍ）、速度
発電機の歯数Ｎ１車両の速ターン速度照査回路で発生さ
せる拳これは水晶発振器で発生した同波数を分局してａ
ｏ ”／ｈ −１、４０ＫＩ＠／ｈ、 、 −Ｈ、！
１ｏ Ｋ″／ｈ −、Ｚ 、ｌ Ｏ’／ｈ１に＋ｗ
、 ｌ 、。
一−−／ａ、Ｓ／ｈ−／ 、２・６〜へ一一一１／３
２等のパルスを発生させ、そして適当に加算して制限パ
ルスをつくり出す。
２等のパルスを発生させ、そして適当に加算して制限パ
ルスをつくり出す。
クロックパルス（ｏｐ）は第８図に示すように制限速度
パターン信号のハ＊”ｔハ、−ｍ−より高い同波数で、
そのタイミングも第８図のタイミングチャートに示す通
りとする。
パターン信号のハ＊”ｔハ、−ｍ−より高い同波数で、
そのタイミングも第８図のタイミングチャートに示す通
りとする。
第１図にお−て低位側の制限速度パターン変換回路０１
の出力信号ｓｐｏをフリップ７０ツブ（以下Ｆ−ＩＰと
いう）θｄのリセット端子Ｒに接続し、そのＦ−ＦＱｌ
の出力Ｑｌと１つ上位の信号５Ｐ２１Ｓ とｔ−ＡＮＤ
ゲート（イ）でＡＮＤを取る・このＡＮＤゲート翰の出
力をＦ−Ｆｉｌηのリセット端子Ｒ・に接続する。以下
、入力信号の段数に応じて順次同様に接続していく。
の出力信号ｓｐｏをフリップ７０ツブ（以下Ｆ−ＩＰと
いう）θｄのリセット端子Ｒに接続し、そのＦ−ＦＱｌ
の出力Ｑｌと１つ上位の信号５Ｐ２１Ｓ とｔ−ＡＮＤ
ゲート（イ）でＡＮＤを取る・このＡＮＤゲート翰の出
力をＦ−Ｆｉｌηのリセット端子Ｒ・に接続する。以下
、入力信号の段数に応じて順次同様に接続していく。
一方、Ｆ−Ｆ（ＩＩ（７）出力Ｑ、ｚＨ１つ上位の信号
８Ｐ２６とＯＲゲート崗でＯＲを取シ、そのＯＲゲート
州ノ出力ＥＩＦ２！ｌ′ｔ−ＮＡＮＤゲート（至）に入
力する。また、Ｆ−？ｌＩηの出力Ｑ２ も同様に１
つ上位の信号８ＰａＯとＯＲゲートｌｌＩでＯＲを取シ
、そのＯＲゲート（ＩＩの出力８１Ｐａｏｔ−ＮＡＮＤ
ゲート固に入力する。
８Ｐ２６とＯＲゲート崗でＯＲを取シ、そのＯＲゲート
州ノ出力ＥＩＦ２！ｌ′ｔ−ＮＡＮＤゲート（至）に入
力する。また、Ｆ−？ｌＩηの出力Ｑ２ も同様に１
つ上位の信号８ＰａＯとＯＲゲートｌｌＩでＯＲを取シ
、そのＯＲゲート（ＩＩの出力８１Ｐａｏｔ−ＮＡＮＤ
ゲート固に入力する。
以下、同様に入力信号段数に応じて順次接続する。
９０ ツク／４に７． （ＯＦ） ｉＰ −Ｆｉｌｅ、
Ｆ −ＦＱ？）ノ谷Ｔ端子に接続する。
Ｆ −ＦＱ？）ノ谷Ｔ端子に接続する。
Ｎ’ＡＮＤゲート（社）の出力１０は速度比較器へ出力
され、列車速度周波数と比較する制限速度間波数となる
。
され、列車速度周波数と比較する制限速度間波数となる
。
第１図に示す制限速度パターン信号５ＰＯ１ＥＩＰ２ｓ
、５ｐｔａ−−−は、それぞれの制限速度信号８１゜日
２．ＢＳ、−−−のうち出力されている信号に対しての
み速度パターンハ、ｆ２．ハ、−一一に同期した信号が
得られるように制限速度パターン変換回路（ｌｌ 、
１１４１ 、 （Ｉｆｌ構成さレテイル。また、８１，
８２．８３−→信号入力が無い時は“Ｈ“レベルになる
ようになっている。
、５ｐｔａ−−−は、それぞれの制限速度信号８１゜日
２．ＢＳ、−−−のうち出力されている信号に対しての
み速度パターンハ、ｆ２．ハ、−一一に同期した信号が
得られるように制限速度パターン変換回路（ｌｌ 、
１１４１ 、 （Ｉｆｌ構成さレテイル。また、８１，
８２．８３−→信号入力が無い時は“Ｈ“レベルになる
ようになっている。
第２図のタイミングチャートにおいて時間Ａの範囲は８
２信号（、ａａＫ制限信号）のみが入力されて、制限速
度パターン変換回ＭＱ４より速度パターンｆ２に同期し
た制限速度パターンＥＩＩ’２５のみ低位優先回路（至
）にパルス信号が入力され、ｆＩＪＬｆ）入力Ｍ９ ｓ
ｐａ、５ｐ４ｏ ＃−ｔ’ Ｈ“レベル（直流状ｌｌ！
！ｌ）となっており、出力ｆｏ’１ｄａＢＫ制限速度パ
ターン信号が出力されている状態を示す。
２信号（、ａａＫ制限信号）のみが入力されて、制限速
度パターン変換回ＭＱ４より速度パターンｆ２に同期し
た制限速度パターンＥＩＩ’２５のみ低位優先回路（至
）にパルス信号が入力され、ｆＩＪＬｆ）入力Ｍ９ ｓ
ｐａ、５ｐ４ｏ ＃−ｔ’ Ｈ“レベル（直流状ｌｌ！
！ｌ）となっており、出力ｆｏ’１ｄａＢＫ制限速度パ
ターン信号が出力されている状態を示す。
時間Ｂの範囲は８２信号から８３信号（４０に制限信号
）に入力信号が切替わり、Ｓ３信号のみが入力されて、
出力１０は４０に制限速度パターン信号が出力されて−
る状態を示す。
）に入力信号が切替わり、Ｓ３信号のみが入力されて、
出力１０は４０に制限速度パターン信号が出力されて−
る状態を示す。
時ｒ＠ａの範囲は土肥信号の２つが同時に入力された場
合を示す。
合を示す。
Ｓ２信号と８３信号の２つの信号が同時に入力された時
間Ｃの範囲においては第１図のＦ−ＩＦ口ηの出力Ｑ出
力■はゝ′■“レベルであり、８Ｐ４０の制限速度パタ
ーンが出力されていてもＯＲゲート四の出力５Ｆ４０ｉ
ｊゝ′Ｈ“レベルの状態となりＭＡＮＤゲート（社）の
出力１０（０σＴ）は低位側の信号である２６に制限速
度パターン信号（ｓｐａａ）が出力される。
間Ｃの範囲においては第１図のＦ−ＩＦ口ηの出力Ｑ出
力■はゝ′■“レベルであり、８Ｐ４０の制限速度パタ
ーンが出力されていてもＯＲゲート四の出力５Ｆ４０ｉ
ｊゝ′Ｈ“レベルの状態となりＭＡＮＤゲート（社）の
出力１０（０σＴ）は低位側の信号である２６に制限速
度パターン信号（ｓｐａａ）が出力される。
今、低位優先のＡＮＤゲートｍの出力側（第１図のＹ印
個所）が壊われているときｒＣ入力信号８２．８３が同
時に入力された場合を考える。
個所）が壊われているときｒＣ入力信号８２．８３が同
時に入力された場合を考える。
５ＦＩＩ！ ５と９ＩＰ４０の出力は第３図に示すよう
に７エールセーフのパルス出力で、ＮＡＮＤゲート固の
作用によってＩＯの同波数が大幅に低下する。即ち、第
３図において、マーク幅がスペースに比べて小さい第１
パルスと第２パルスとを加算して出力パルスをつくる。
に７エールセーフのパルス出力で、ＮＡＮＤゲート固の
作用によってＩＯの同波数が大幅に低下する。即ち、第
３図において、マーク幅がスペースに比べて小さい第１
パルスと第２パルスとを加算して出力パルスをつくる。
この場合、出力パルスは第１パルスと第２パルスとの重
複部分のみが出力され減算されたものとなり７エイルセ
ー７が確保される。
複部分のみが出力され減算されたものとなり７エイルセ
ー７が確保される。
以上のように、この発明においては入力信号をパルス信
号とし、複数のパルス信号の重複部分を出力するように
したので、回路故Ｉ璋によって同時に出力信号が出力さ
れても、最終の出力信号はよシ低位となって７エイルセ
ーフが確保される。
号とし、複数のパルス信号の重複部分を出力するように
したので、回路故Ｉ璋によって同時に出力信号が出力さ
れても、最終の出力信号はよシ低位となって７エイルセ
ーフが確保される。
第１図はこの発明の一実施例における低位優先回路を示
す図、ｗｃ２図は第１図におけるタイミングチャー）１
−示す説明図、第８図は第１図のＮＡＮＤゲートの動作
を説明する図、第４図は従来の低位優先＠路を示す図で
ある。図において、（８υ〜（８ｍ）は入力信号として
の速度制限信号、（／Ｉ）〜（／ｓ） ｉｊ制限速度パ
ターン信号、（１０）は出力信号、θ講〜ａ娘は制限速
度パターン変換回路％（至）けＮＡＮＤゲート％Ｇは低
位優先回路である。 なお、各図中同一符号は同−着た＃−ｊ柑当部分を示す
。
す図、ｗｃ２図は第１図におけるタイミングチャー）１
−示す説明図、第８図は第１図のＮＡＮＤゲートの動作
を説明する図、第４図は従来の低位優先＠路を示す図で
ある。図において、（８υ〜（８ｍ）は入力信号として
の速度制限信号、（／Ｉ）〜（／ｓ） ｉｊ制限速度パ
ターン信号、（１０）は出力信号、θ講〜ａ娘は制限速
度パターン変換回路％（至）けＮＡＮＤゲート％Ｇは低
位優先回路である。 なお、各図中同一符号は同−着た＃−ｊ柑当部分を示す
。
Claims (1)
- （１）入力信号が２個以上同時に入力されたとき、より
低位の信号を出力する低位優先回路において、上記入力
信号をパルス信号とし、回路故障によつて同時に複数の
出力信号が出力された場合、その複数のパルス信号の重
複部分を出力するようにしたことを特徴とする低位優先
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14101685A JPS622801A (ja) | 1985-06-25 | 1985-06-25 | 自動列車制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14101685A JPS622801A (ja) | 1985-06-25 | 1985-06-25 | 自動列車制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS622801A true JPS622801A (ja) | 1987-01-08 |
| JPH0526403B2 JPH0526403B2 (ja) | 1993-04-16 |
Family
ID=15282232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14101685A Granted JPS622801A (ja) | 1985-06-25 | 1985-06-25 | 自動列車制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS622801A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01190316A (ja) * | 1988-02-22 | 1989-07-31 | Soken Kk | 二重カーテン装置 |
| JPH02210133A (ja) * | 1989-02-08 | 1990-08-21 | Shimizu Corp | 電磁遮蔽カーテンによる電磁遮蔽方法及び電磁遮蔽カーテン |
-
1985
- 1985-06-25 JP JP14101685A patent/JPS622801A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01190316A (ja) * | 1988-02-22 | 1989-07-31 | Soken Kk | 二重カーテン装置 |
| JPH02210133A (ja) * | 1989-02-08 | 1990-08-21 | Shimizu Corp | 電磁遮蔽カーテンによる電磁遮蔽方法及び電磁遮蔽カーテン |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0526403B2 (ja) | 1993-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |