JPS62266916A - Ｆｅｔ駆動用ゲ−ト回路 - Google Patents
Ｆｅｔ駆動用ゲ−ト回路Info
- Publication number
- JPS62266916A JPS62266916A JP11020286A JP11020286A JPS62266916A JP S62266916 A JPS62266916 A JP S62266916A JP 11020286 A JP11020286 A JP 11020286A JP 11020286 A JP11020286 A JP 11020286A JP S62266916 A JPS62266916 A JP S62266916A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- pulse
- gate
- transformer
- turning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 10
- 230000000630 rising effect Effects 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 10
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＦＥＴ駆動用ゲート回路に関するものである
。
。
インバータを用いた電源のパワーデバイスを高速スイッ
チング動作さすために使用されるＰＯＷＥＲ−ＭＯＳ−
ＦＥＴの駆動回路は例えはトランジスタ技術（＋２−１
９８５ Ｐ４４６）に記載されている。
チング動作さすために使用されるＰＯＷＥＲ−ＭＯＳ−
ＦＥＴの駆動回路は例えはトランジスタ技術（＋２−１
９８５ Ｐ４４６）に記載されている。
かかる従来のゲート回路を第４図により説明する。
図において１はスイッチング素子であるＦＥＴ。
２はパルストランス、３は放電用トランジスタ。
４と５はダイオード、６は放電トランジスタ３の電源と
なるコンデンサ、γ〜１１は抵抗である。
なるコンデンサ、γ〜１１は抵抗である。
次に動作について説明する。パルストランス２にＦＥＴ
ｊのゲートをＯＮさせるパルスが発生すると、パルスの
立上り時の電流は、ダイオード■４＋ＦＥＴ１のゲート
→弓ンデンサ６＋ダイオード＠５と流れる。この時ＦＥ
ＴＩの等価人力容量は急速に充電され、ＦＥＴ１がＯＮ
する。ＯＮした後は、抵抗θ９に電流が流れコンデン−
１７′６がさらに充電される。コンデンサ６の電圧は以
下に示す立ちさがり時のトランジスタ３の電源となる。
ｊのゲートをＯＮさせるパルスが発生すると、パルスの
立上り時の電流は、ダイオード■４＋ＦＥＴ１のゲート
→弓ンデンサ６＋ダイオード＠５と流れる。この時ＦＥ
ＴＩの等価人力容量は急速に充電され、ＦＥＴ１がＯＮ
する。ＯＮした後は、抵抗θ９に電流が流れコンデン−
１７′６がさらに充電される。コンデンサ６の電圧は以
下に示す立ちさがり時のトランジスタ３の電源となる。
ここでＦＥＴ１のゲート−ソース間型土は抵抗θ９の電
圧が印加されることになる。次に立ち下がり時の動作は
、パルストランス２のパルスがＯＦ ＩＩ”となり、ト
ランジスタ３のベースが正バイアスされる。これにより
、トランジスタ３はＯＮとなり。
圧が印加されることになる。次に立ち下がり時の動作は
、パルストランス２のパルスがＯＦ ＩＩ”となり、ト
ランジスタ３のベースが正バイアスされる。これにより
、トランジスタ３はＯＮとなり。
ＦＥＴｊの等価人力容量に蓄積された電荷は、抵抗＠
８ ＋トランジスタ３→ コンデンサ６の経路で放電さ
れる。このためＦＥＴｊのゲートソース間電圧は急速に
低くなり、ＦＥＴｊがＯＦＦする。ここで抵抗■、θ、
■は９回路のＬＣＲのはねかえり電圧を押さえるために
用いられる。
８ ＋トランジスタ３→ コンデンサ６の経路で放電さ
れる。このためＦＥＴｊのゲートソース間電圧は急速に
低くなり、ＦＥＴｊがＯＦＦする。ここで抵抗■、θ、
■は９回路のＬＣＲのはねかえり電圧を押さえるために
用いられる。
従来のＦＥＴの駆動回路は以上のように構成されている
のでトランジスタが正バイアスされてＯＮすることによ
り、ＦＥＴのゲート電圧が負電圧とする期間は、パルス
トランスに人力されたパルスが、ＯＮからＯＦＦになっ
た時点から、パルストランスの励磁電流が回路で消費さ
れるノ０」間に限られる。したがってＦＥＴのゲート電
圧を任怠の時期に負電圧に引っばっておくことができず
。
のでトランジスタが正バイアスされてＯＮすることによ
り、ＦＥＴのゲート電圧が負電圧とする期間は、パルス
トランスに人力されたパルスが、ＯＮからＯＦＦになっ
た時点から、パルストランスの励磁電流が回路で消費さ
れるノ０」間に限られる。したがってＦＥＴのゲート電
圧を任怠の時期に負電圧に引っばっておくことができず
。
パルス周期の大きいすなわちＯＦＦ期間の長いパルスの
場合は、ＦＥＴのゲート電圧がｏ■にする状態が長く続
くことになる。したがって、 ｉｉｒ記従米従来ＥＴ駆
動回路を用いてフリブリッジ型インバータ電源を構成し
ようと１．また場合、他のＦ Ｅ Ｔ（Ｄ立ちｔす、碧
ち下り時のスイッチングノイズにより休止期間中のＦＥ
ＴがＯＮｔ、てしまう欠点があった。又、トランジスタ
等を使用することにより部品数が多くなる問題があった
。
場合は、ＦＥＴのゲート電圧がｏ■にする状態が長く続
くことになる。したがって、 ｉｉｒ記従米従来ＥＴ駆
動回路を用いてフリブリッジ型インバータ電源を構成し
ようと１．また場合、他のＦ Ｅ Ｔ（Ｄ立ちｔす、碧
ち下り時のスイッチングノイズにより休止期間中のＦＥ
ＴがＯＮｔ、てしまう欠点があった。又、トランジスタ
等を使用することにより部品数が多くなる問題があった
。
この発明は上記のようｔ問題点を解消するためになされ
たもので、駆動回路の構成が簡単で、スイッチングノイ
ズによる誤動作を防止できる装置を得ることを目的とす
る。
たもので、駆動回路の構成が簡単で、スイッチングノイ
ズによる誤動作を防止できる装置を得ることを目的とす
る。
この発明に係るＦＥＴ駆動用ゲート回路は。
ＦＥＴをＯＮさせるゲートパルスを発生する第１のパル
ストランスと、ＦＥＴをＯＦＦさせるゲートパルスを発
生する第２のパルストランスでｔＡ７ 成し、お互いを
並列に接続したものである。
ストランスと、ＦＥＴをＯＦＦさせるゲートパルスを発
生する第２のパルストランスでｔＡ７ 成し、お互いを
並列に接続したものである。
この発明における第１及び第２のパルストランスは、互
いに並列に接続され、各々が干渉することなく独立して
動作するように構成されているので、ＦＥＴの０Ｎ−Ｏ
ＦＦを確実に行なわせることができる。
いに並列に接続され、各々が干渉することなく独立して
動作するように構成されているので、ＦＥＴの０Ｎ−Ｏ
ＦＦを確実に行なわせることができる。
〔実施例」
以下この発明の一実強例を図について説明する。
第１図はインバータのＦＥＴ駆動用ゲート回路である。
図において２）はインバータのスイッチング素子である
ＰＯＷＥＲＭＯＳ ＦＥＴ、２２は＋ｉｊｊ記ＦＥＴ
をＯＮさせる第１のパルストランス。
ＰＯＷＥＲＭＯＳ ＦＥＴ、２２は＋ｉｊｊ記ＦＥＴ
をＯＮさせる第１のパルストランス。
２３１１ＦＥＴをＯＦＦさせる第２のパルストランス、
２４は整流ダイオードＡ、２５は整流ダイオードＢ、２
６はツェナーダイオードである。
２４は整流ダイオードＡ、２５は整流ダイオードＢ、２
６はツェナーダイオードである。
次に動作について説明する。第１のパルストランス２２
にＦＥＴ２）をＯＮするパルスを印加すると、電流は、
整流ダイオードＡ２４−ＦＥＴ２）のゲート−ツェナー
ダイオードの順に流れる。そうするとＦＥＴ２ｊがＯＮ
ｔ、てＦＥＴ２）のゲート−ソース間の人力容量は充電
される。この場合。
にＦＥＴ２）をＯＮするパルスを印加すると、電流は、
整流ダイオードＡ２４−ＦＥＴ２）のゲート−ツェナー
ダイオードの順に流れる。そうするとＦＥＴ２ｊがＯＮ
ｔ、てＦＥＴ２）のゲート−ソース間の人力容量は充電
される。この場合。
第１のパルストランス２２に人力されるパルス電圧は、
ＦＥＴをＯＮさせるに必要なゲート電圧とツェナーダイ
オード２６のツェナー・電圧を加えた値に選ばれる。次
にＦＥＴ２）を高速でＯＦＦさせる場合は、 ｌ１ｉｊ
記第１のパルストランス２２に印加されたパルスがＯＮ
からＯＦＦになった時、第２パルストランス２３にＦＥ
Ｔ２）をＯＦＦさせるパルスを印加する。すると電流は
ＦＥＴ２）のソース→整流ダイオードＢ２５の順に流れ
、ＦＥＴ２）の人力容量に充電された電荷を急速ｌと放
電させ、ＦＥＴ２）をＯＦＦする。この場合ンエトダイ
オード２６は、ＦＥＴ２）をＯＦＦさせる信号による。
ＦＥＴをＯＮさせるに必要なゲート電圧とツェナーダイ
オード２６のツェナー・電圧を加えた値に選ばれる。次
にＦＥＴ２）を高速でＯＦＦさせる場合は、 ｌ１ｉｊ
記第１のパルストランス２２に印加されたパルスがＯＮ
からＯＦＦになった時、第２パルストランス２３にＦＥ
Ｔ２）をＯＦＦさせるパルスを印加する。すると電流は
ＦＥＴ２）のソース→整流ダイオードＢ２５の順に流れ
、ＦＥＴ２）の人力容量に充電された電荷を急速ｌと放
電させ、ＦＥＴ２）をＯＦＦする。この場合ンエトダイ
オード２６は、ＦＥＴ２）をＯＦＦさせる信号による。
第１のパルストランス２２への干渉を防止する働きをす
る。モしてツェナー電圧は、第２のパルストランス２３
に印加されるパルス電圧と同じ値に選ばれる。尚、ＦＥ
Ｔ２）をＯＦＦさせるパルスを印加する期間は、第１の
パルストランス２２がＯＦＦの状態であれはいつでもよ
く、任意の時期に設定できるばかりでなく、複数のパル
スを印加してそのつどＦＥＴのゲート電位を負電位に引
っばることも可能である。
る。モしてツェナー電圧は、第２のパルストランス２３
に印加されるパルス電圧と同じ値に選ばれる。尚、ＦＥ
Ｔ２）をＯＦＦさせるパルスを印加する期間は、第１の
パルストランス２２がＯＦＦの状態であれはいつでもよ
く、任意の時期に設定できるばかりでなく、複数のパル
スを印加してそのつどＦＥＴのゲート電位を負電位に引
っばることも可能である。
以上のことはフルブリフジ型インバータ回路に。
本発明によるＦＥＴ駆動用ゲート回路を適用すると、Ｆ
ＥＴのバンクどおしのスイッチングノイズによる誤動作
を防止できる。
ＥＴのバンクどおしのスイッチングノイズによる誤動作
を防止できる。
以下これを詳細に説明する。第２図は負荷としてマグネ
トロンを用いたフルブリッジ型インバータ電源に１本発
明によるゲート回路を適用した一実施例である。図にお
いて３０〜３３はＰＯＷＥＲ−ＭＯＳ−ＦＥＴＱＩ〜Ｑ
４であり１図示しないが４個のＦＥＴのゲートソース間
にそれぞれ第１図に示すゲート回路が接続される。３４
は高圧トランス、３５は倍電圧コンデンサ、３６はダイ
オード、３７はマグネトロンである。この回路の動作は
、ＦＥＴＱＩＱ２を第１のバンクとし、ＦＥＴＱ３Ｑ４
を第２のバンクとしておたがいを交互にＯＮ、ＯＦＦす
ると、高圧トランス３４に高周波電圧が発生し２倍電圧
コンデンサ３５とダイオード３６で得られた直流電圧に
よりマグネトロン３７が働（。そして第１のバンクと第
２のバンクどおしのＦＥＴのスイッチングノイズによる
誤動作防止方法は、第３図（ａｔに示すゲート回路のパ
ルスを第１図に示す本発明によるゲート回路のパルスト
ランスに印加することにより行なう。すなわち第３図１
ｃｌにおいて、まずＱＩＱ２ＯＮ信号のパルスの立下り
時に、ＱＩＱ２ＯＦＦ信号パルスを発生させ。
トロンを用いたフルブリッジ型インバータ電源に１本発
明によるゲート回路を適用した一実施例である。図にお
いて３０〜３３はＰＯＷＥＲ−ＭＯＳ−ＦＥＴＱＩ〜Ｑ
４であり１図示しないが４個のＦＥＴのゲートソース間
にそれぞれ第１図に示すゲート回路が接続される。３４
は高圧トランス、３５は倍電圧コンデンサ、３６はダイ
オード、３７はマグネトロンである。この回路の動作は
、ＦＥＴＱＩＱ２を第１のバンクとし、ＦＥＴＱ３Ｑ４
を第２のバンクとしておたがいを交互にＯＮ、ＯＦＦす
ると、高圧トランス３４に高周波電圧が発生し２倍電圧
コンデンサ３５とダイオード３６で得られた直流電圧に
よりマグネトロン３７が働（。そして第１のバンクと第
２のバンクどおしのＦＥＴのスイッチングノイズによる
誤動作防止方法は、第３図（ａｔに示すゲート回路のパ
ルスを第１図に示す本発明によるゲート回路のパルスト
ランスに印加することにより行なう。すなわち第３図１
ｃｌにおいて、まずＱＩＱ２ＯＮ信号のパルスの立下り
時に、ＱＩＱ２ＯＦＦ信号パルスを発生させ。
ゲート電位を負電位に引っばりＦＥＴを高速スイッチン
グさせる。次にＱ３ Ｑ４０ Ｎ信号のパルスの立上り
、立下り時にＱＩＱ２ＯＦＦ信号を発生させ、ＱＩＱ２
のゲート電位を負電位に引っばることによりスイッチン
グノイズによるＦＥＴＱＩＱ２の誤動作を防止する。同
様にしてＱＩＱ２ＯＮ信号のパルスの立上り、立下り時
には、Ｑ３Ｑ４ＯＦＦ信号を発生させ誤動作を防止する
。以上のゲートパルスによるＦＥＴのゲート電比を示し
たのが第３図（ｂｌであり、誤動作なく働（。ところが
、第３図１ｃｌに示す様に他のバンクのＦＥＴの立上り
、立下１１）時にＦＥＴのゲート電位を負電位に引いて
おかないと、ＦＥＴのゲートに矢印に示すスイッチング
ノイズが誘起し、ＦＥＴが誤動作する。
グさせる。次にＱ３ Ｑ４０ Ｎ信号のパルスの立上り
、立下り時にＱＩＱ２ＯＦＦ信号を発生させ、ＱＩＱ２
のゲート電位を負電位に引っばることによりスイッチン
グノイズによるＦＥＴＱＩＱ２の誤動作を防止する。同
様にしてＱＩＱ２ＯＮ信号のパルスの立上り、立下り時
には、Ｑ３Ｑ４ＯＦＦ信号を発生させ誤動作を防止する
。以上のゲートパルスによるＦＥＴのゲート電比を示し
たのが第３図（ｂｌであり、誤動作なく働（。ところが
、第３図１ｃｌに示す様に他のバンクのＦＥＴの立上り
、立下１１）時にＦＥＴのゲート電位を負電位に引いて
おかないと、ＦＥＴのゲートに矢印に示すスイッチング
ノイズが誘起し、ＦＥＴが誤動作する。
以上のように、この発明によれは、ＦＥＴをＯｔＪさせ
る第１のパルストランスとＦＥＴをＯＦＦさせる第２の
パルストランスを並列に接続したので。
る第１のパルストランスとＦＥＴをＯＦＦさせる第２の
パルストランスを並列に接続したので。
簡単な構成で、誤動作が少ないＦＥＴの高速スイッチン
グ動作が可能となる効果がある。
グ動作が可能となる効果がある。
第１図はこの発明の一実施例によるＦＥＴ駆動用ゲート
回路を示す回路図、第２図はこの発明の他の実強例を示
す回路図、第３図はゲート回路の動作を説明するための
タイムチャート図、第４図は従来のＦＥＴ駆動用ゲート
回路を示す回路図である。図中、２）はＦＥＴ、２２は
第１のパルストランス、２３は第２のパルストランス、
２４は整流ダイオードＡ、２５は整流ダイオードＢ。 ２６はツェナーダイオードである。 図中、同一符号は同−又は相当部分を示す。
回路を示す回路図、第２図はこの発明の他の実強例を示
す回路図、第３図はゲート回路の動作を説明するための
タイムチャート図、第４図は従来のＦＥＴ駆動用ゲート
回路を示す回路図である。図中、２）はＦＥＴ、２２は
第１のパルストランス、２３は第２のパルストランス、
２４は整流ダイオードＡ、２５は整流ダイオードＢ。 ２６はツェナーダイオードである。 図中、同一符号は同−又は相当部分を示す。
Claims (4)
- （１）ＦＥＴを用いたインバータ回路において、第１の
ゲートパルスを発生する第１のパルストランスと、前記
第１のパルストランスの２次側に接続される整流ダイオ
ード及びツェナーダイオードからなり上記ＦＥＴをＯＮ
させる第１のゲート回路と、第２のゲートパルスを発生
する第２のパルストランスと、前記第２のパルストラン
スの２次側に接続される整流ダイオードからなり上記Ｆ
ＥＴをＯＦＦさせる第２のゲート回路とで構成されたこ
とを特徴とするＦＥＴ駆動用ゲート回路。 - （２）インバータ回路は４個のＦＥＴから成り、２個の
ＦＥＴがＯＮしている時、他の２個のＦＥＴはＯＦＦす
るフルブリッジに構成したことを特徴とする特許請求の
範囲第１項記載のＦＥＴ駆動用ゲート回路。 - （３）２個のＦＥＴがＯＮする立上り時及び、ＯＦＦす
る立下り時に他の２個のＦＥＴのゲート電位が負電位に
保たれていることを特徴とする特許請求の範囲第２項記
載のＦＥＴ駆動用ゲート回路。 - （４）インバータ回路の負荷が、高周波トランスと、前
記高周波トランスの２次側に接続された倍電圧コンデン
サ及び整流ダイオードと、マグネトロンとにより構成さ
れたことを特徴とする特許請求の範囲第１項記載のＦＥ
Ｔ駆動用ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61110202A JP2561914B2 (ja) | 1986-05-14 | 1986-05-14 | Ｆｅｔ駆動用ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61110202A JP2561914B2 (ja) | 1986-05-14 | 1986-05-14 | Ｆｅｔ駆動用ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62266916A true JPS62266916A (ja) | 1987-11-19 |
| JP2561914B2 JP2561914B2 (ja) | 1996-12-11 |
Family
ID=14529639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61110202A Expired - Lifetime JP2561914B2 (ja) | 1986-05-14 | 1986-05-14 | Ｆｅｔ駆動用ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2561914B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106067793A (zh) * | 2016-08-02 | 2016-11-02 | 上海三基电子工业有限公司 | 一种频率和宽度可变的高压电子开关 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5380527A (en) * | 1976-12-24 | 1978-07-17 | Mitsubishi Electric Corp | Control device of transistor switch |
| JPS5837236U (ja) * | 1981-09-03 | 1983-03-10 | 三菱電機株式会社 | スイツチングトランジスタ駆動回路 |
| JPS58149421A (ja) * | 1982-02-28 | 1983-09-05 | Daihatsu Motor Co Ltd | トランスフア装置の２輪・４輪切換用ドツグクラツチ |
| JPS5925843U (ja) * | 1982-08-09 | 1984-02-17 | 三菱重工業株式会社 | 電流供給装置 |
| JPS60128865A (ja) * | 1984-02-02 | 1985-07-09 | Advantest Corp | 大電力ｆｅｔ駆動回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837236B2 (ja) * | 1978-02-10 | 1983-08-15 | 株式会社日立製作所 | エレベ−タの安全装置 |
| US4425077A (en) * | 1981-08-11 | 1984-01-10 | Westinghouse Electric Corp. | Turbine disc environment control system |
-
1986
- 1986-05-14 JP JP61110202A patent/JP2561914B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5380527A (en) * | 1976-12-24 | 1978-07-17 | Mitsubishi Electric Corp | Control device of transistor switch |
| JPS5837236U (ja) * | 1981-09-03 | 1983-03-10 | 三菱電機株式会社 | スイツチングトランジスタ駆動回路 |
| JPS58149421A (ja) * | 1982-02-28 | 1983-09-05 | Daihatsu Motor Co Ltd | トランスフア装置の２輪・４輪切換用ドツグクラツチ |
| JPS5925843U (ja) * | 1982-08-09 | 1984-02-17 | 三菱重工業株式会社 | 電流供給装置 |
| JPS60128865A (ja) * | 1984-02-02 | 1985-07-09 | Advantest Corp | 大電力ｆｅｔ駆動回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106067793A (zh) * | 2016-08-02 | 2016-11-02 | 上海三基电子工业有限公司 | 一种频率和宽度可变的高压电子开关 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2561914B2 (ja) | 1996-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0655826A1 (en) | DC-DC boost converter for driving a capacitive load | |
| US4502107A (en) | Full-bridge electronic inverter circuit | |
| JPH02501704A (ja) | 直流／直流電力変換器 | |
| US4805078A (en) | Switched power supply for generating a plurality of isolated power voltage for a pulse converter | |
| US6917529B2 (en) | Unregulated DC-DC converter having synchronous rectification with efficient gate drives | |
| JPS62266916A (ja) | Ｆｅｔ駆動用ゲ−ト回路 | |
| US5684681A (en) | Drive circiut of switching element for switching mode power supply device | |
| JPH01155715A (ja) | 半導体スイッチング素子のゲート駆動回路 | |
| JPH0622560A (ja) | Ｄｃ−ａｃコンバータ | |
| JPH0681500B2 (ja) | スイッチング回路 | |
| JPH0583940A (ja) | スイツチング電源装置 | |
| JPH033405A (ja) | 発振器 | |
| RU2006165C1 (ru) | Преобразователь постоянного напряжения | |
| JPH0119473Y2 (ja) | ||
| US4707776A (en) | Metal oxide semiconductor stabilized dc to dc/ac converter | |
| JPH0318118A (ja) | Ｍｏｓｆｅｔのドライブ回路 | |
| JPH06276724A (ja) | ゲート駆動回路 | |
| JP3404287B2 (ja) | インバータ装置の駆動回路 | |
| JPH0556638A (ja) | スイツチング電源装置 | |
| JPH0564448A (ja) | スイツチング電源装置 | |
| SU1647826A1 (ru) | Инвертор | |
| SU1676033A1 (ru) | Устройство дл управлени транзисторным полумостовым инвертором | |
| JP2816892B2 (ja) | 共振型スイッチング電源装置 | |
| JPS5843215Y2 (ja) | プランジヤ駆動回路 | |
| JPH0662581A (ja) | スイッチング電源回路 |