JPS62265746A - Icパツケ−ジ - Google Patents

Icパツケ−ジ

Info

Publication number
JPS62265746A
JPS62265746A JP61109948A JP10994886A JPS62265746A JP S62265746 A JPS62265746 A JP S62265746A JP 61109948 A JP61109948 A JP 61109948A JP 10994886 A JP10994886 A JP 10994886A JP S62265746 A JPS62265746 A JP S62265746A
Authority
JP
Japan
Prior art keywords
chip
edge
bonding
lead frame
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61109948A
Other languages
English (en)
Inventor
Tomoharu Nakamura
友春 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61109948A priority Critical patent/JPS62265746A/ja
Publication of JPS62265746A publication Critical patent/JPS62265746A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3185Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明はICパッケージの構造に関し、特にICチップ
とボンディングワイヤの組立構造に関する。
[従来の技術] ICを組立てる場合、ICチップをICのり一ドフレー
ムに熱圧着した後、電気信号の入出力のためにICチッ
プのボンディングパッドとリードフレームのICリード
端子との間を金又はMのボンディングワイヤで接続する
必要が必る。従来、この種のICパッケージは第2図に
示すように、ICリードフレームのICチップ台座1上
にICチップ2を熱圧着した後、ICリードフレームの
ICリード端子3とICチップ2リボンデイングパツド
との間をボンディングワイヤ4によって接続し、その後
ICチップ及びリードフレームの周りに樹脂を流し込み
ICの樹脂封止を行って完成させていた。
[発明が解決しようとする問題点] しかしながら、上述した従来のICパッケージの構造で
は、ボンディングワイヤ4はその両端がリード端子3と
ICチップ2のボンディングパッドとに接着されている
のみで、その中間部分は何ら支持されていないため、第
3図に示すように何らかの衝撃又は1辰動によるホンデ
ィングワイヤ4の垂れ、又は、樹脂封止工程における樹
脂の流入によるホンディングワイヤ4の変形によって、
変形したボンディングワイヤ4bとICチップ2のエツ
ジとが接触する障害が発生する(エツジタッチ障害)。
この接触が完全にショート状態であるなら、ICの検査
工程において容易に不良除去されるが、接触が不完全な
場合検査をエスケープして出荷され、フィールドにおい
て間欠的な障害事故に結びつく場合がある。このエツジ
タッチ障害は、ICがコンピュータのメモリICの場合
2ビット以上の障害になる可能性があり、コンピュータ
システムのダウンにつながるため、極めて重大な問題と
なる。
[問題点を解決するための手段] 本発明はICリード端子とICチップ台座を有するIC
リードフレームと、該ICチップ台座上に搭載されたI
Cチップと、該ICチップのボンディングパッドと前記
ICリード端子とを接続するボンディングワイヤとから
なるICパッケージにおいて、少なくとも前記ICチッ
プのボンディングパッドに臨む端縁部分を絶縁材にて被
覆したことを特徴とするICパッケージである。
[実施例1 次に本発明の一実施例について図面を参照して説明する
第1図は本発明の一実施例を示す縦断面図で必る。図に
おいて、ICチップ台座1とIC1ノード端子3とはI
Cリードフレームの一部分を構成しており、ICチップ
2はICチップ台座1上に熱圧着にて搭載されており、
ICチップ2のエツジの周りには絶縁塗料5が塗布され
ている。そしてICチップ2上のボンディングパッドと
ICリード端子3との間はボンディングワイヤ4によっ
て接続されている。
本ICパッケージを製造する場合は、まずICリードフ
レームのICチップ台座1上にICチップ2を熱圧着し
、次に絶縁塗料5をICチップ2のエツジの周りに塗布
する。この場合、塗布する位置はICチップのボンディ
ングパッドが隠れない程度にする必要がある。絶縁塗料
5は粘性の必る即乾性の材料が好ましい。次にICチッ
プ2のボンディングパッドとICリード端子3との間を
ホンディングワイヤ4によって接続する。最後に樹脂6
をICチップ3とICリードフレームのまわりに流し込
み、モールディングを行なうことによってICが完成す
る。
ところで、ICのボンディングワイヤはICチップと外
部とのインターフェースのために必要なものであるが、
非常に微細な金線又はM線で出来ているために外部より
の衝撃や振動によって垂れ下がりICチップのエツジと
接触する可能性がある。また樹脂によるモールディング
工程においても樹脂流入時の圧力によって変形し、IC
チップエツジに接触する事故が起きうる。このようなエ
ツジタッチ事故に対して従来のICパッケージは無防備
であり、エツジタッチは即ICの障害になっていた。エ
ツジタッチが完全なら初期不良としてリジェクト出来る
が、軽度の場合製造過程での検査工程では発見できず、
コンピュータ装置に実装されてフィールドに出荷された
時点で間欠的な障害として現れる。本発明によれば、上
記の如き事故によってボンディングワイヤとICチップ
のエツジが接触しても、ICエツジの周りが絶縁塗料5
によって被覆されて絶縁されているため、ICエツジと
ボンディングワイヤとが電気的にショートすることがな
く、上述した障害が発生することはなくなる。
尚、実施例ではICのエツジの周りを絶縁材で被覆した
が、ICのエツジの周りに加えてICチップ台座の一部
を絶縁材で被覆するようにしても良い。
[発明の効果1 以上説明した様に本発明はICリードフレームのICチ
ップ台座に熱圧着されたICチップのボンディングパッ
ドに臨む端縁を絶縁材で被覆したので、ボンディングワ
イヤが何らかの事故によりICチップのエツジに接触し
た場合でもボンディングワイヤとICチップのエツジと
は電気的に絶縁されるから、ICの障害発生を回避でき
る効果を有するものである。
【図面の簡単な説明】
第1図は本発明の一実施例を示す縦断面図、第2図は従
来ICパッケージを示す縦断面図、第3図は従来ICパ
ッケージにおけるエツジタッチ障害発生例を示す縦断面
図である。 1・・・ICチップ台座 2・・・ICチップ 3・・・ICリード端子 4・・・ボンディングワイヤ 5・・・絶縁塗料 6・・・樹脂

Claims (1)

    【特許請求の範囲】
  1. (1)ICリード端子及びICチップ台座を備えたIC
    リードフレームと、該ICチップ台座上に搭載されたI
    Cチップと、該ICチップのボンディングパッドと前記
    ICリード端子とを接続するボンディングワイヤとから
    なるICパッケージにおいて、少なくとも前記ICチッ
    プのボンディングパッドに臨む端縁部分を絶縁材にて被
    覆したことを特徴とするICパッケージ。
JP61109948A 1986-05-14 1986-05-14 Icパツケ−ジ Pending JPS62265746A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61109948A JPS62265746A (ja) 1986-05-14 1986-05-14 Icパツケ−ジ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61109948A JPS62265746A (ja) 1986-05-14 1986-05-14 Icパツケ−ジ

Publications (1)

Publication Number Publication Date
JPS62265746A true JPS62265746A (ja) 1987-11-18

Family

ID=14523175

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61109948A Pending JPS62265746A (ja) 1986-05-14 1986-05-14 Icパツケ−ジ

Country Status (1)

Country Link
JP (1) JPS62265746A (ja)

Similar Documents

Publication Publication Date Title
US5874784A (en) Semiconductor device having external connection terminals provided on an interconnection plate and fabrication process therefor
JP2571024B2 (ja) マルチチップモジュール
JPS62265746A (ja) Icパツケ−ジ
JPS61147555A (ja) 半導体装置
JPH0969591A (ja) 半導体装置及びその製造方法
JPS62265735A (ja) Icパツケ−ジ
JPH0621134A (ja) 半導体装置およびその製造方法
JPH065647A (ja) 半導体装置
JPH06334070A (ja) 混成集積回路装置
JPS63244747A (ja) 樹脂封止型集積回路装置及びその製造方法
JPS634651A (ja) 半導体装置
JPH11176849A (ja) 半導体装置の製造方法
JP2503029B2 (ja) 薄型構造の半導体装置の製造方法
JP2795687B2 (ja) 樹脂封止型半導体装置及びその製造方法
JPH07335818A (ja) 半導体装置
JP3348973B2 (ja) 半導体装置
JPS62265745A (ja) Icパツケ−ジ
JPH0462948A (ja) 半導体装置
JPS635253Y2 (ja)
JPH0448769A (ja) 半導体装置
JP2561415Y2 (ja) 半導体装置
JPH0677284A (ja) 半導体装置
JPH03198356A (ja) 樹脂封止型半導体装置
KR950007011Y1 (ko) 수지밀봉형 반도체장치
JP2753363B2 (ja) 半導体装置