JPS62264632A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62264632A JPS62264632A JP61108266A JP10826686A JPS62264632A JP S62264632 A JPS62264632 A JP S62264632A JP 61108266 A JP61108266 A JP 61108266A JP 10826686 A JP10826686 A JP 10826686A JP S62264632 A JPS62264632 A JP S62264632A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- chip
- semiconductor device
- metal plate
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 239000000463 material Substances 0.000 claims abstract description 8
- 239000002184 metal Substances 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 229910000679 solder Inorganic materials 0.000 claims description 3
- 239000000853 adhesive Substances 0.000 claims description 2
- 230000001070 adhesive effect Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は印刷配線板に直接半導体チップを載せ、ワイヤ
ボンディングによって電気配ｍ接続してなる（以下チッ
プオンボードという）半導体装置の構造に関する。
ボンディングによって電気配ｍ接続してなる（以下チッ
プオンボードという）半導体装置の構造に関する。
［従来の技術］
従来の半導体装置の構造を第２図に示す、ｓ２図はその
断面図を示すもので、１）は印刷配線板、１２は前記印
刷配線板上に配線されたスルホール１３を含む銅箔パタ
ーン、４は半導体チップ、５は前記半導体チップと前記
銅箔パターンを電気結線をする、ワイヤボンディングに
よって形成された金属ワイヤである。半導体チップ下に
は全面に！！ｉ地パターンが他の銅箔パターン１２と共
に形成されており、その上に導電性ダイアタッチ材９で
半導体チップ４が接着固定されている。
断面図を示すもので、１）は印刷配線板、１２は前記印
刷配線板上に配線されたスルホール１３を含む銅箔パタ
ーン、４は半導体チップ、５は前記半導体チップと前記
銅箔パターンを電気結線をする、ワイヤボンディングに
よって形成された金属ワイヤである。半導体チップ下に
は全面に！！ｉ地パターンが他の銅箔パターン１２と共
に形成されており、その上に導電性ダイアタッチ材９で
半導体チップ４が接着固定されている。
［発明が解決しようとする問題点］
しかし、前述の従来技術では次のような問題点を有する
。即ち、チップオンボード技術は木質的に半導体装置の
省面積、小型化を可能にするものとして近年非常に注目
をあびているが、これは半導体装置の印刷配線板面積が
それを搭載される素子面積で規定される場合に有効なこ
とであって、それが配線面徂で規定される場合には半導
体チップ下の面積が、接地パターンが存在するために、
接地電極以外の配線領域として使用できなかった。
。即ち、チップオンボード技術は木質的に半導体装置の
省面積、小型化を可能にするものとして近年非常に注目
をあびているが、これは半導体装置の印刷配線板面積が
それを搭載される素子面積で規定される場合に有効なこ
とであって、それが配線面徂で規定される場合には半導
体チップ下の面積が、接地パターンが存在するために、
接地電極以外の配線領域として使用できなかった。
従ってパッケージＩＣを搭載する場合の／＼ンダ付は面
積より、かえって配線の死領域が広くなり。
積より、かえって配線の死領域が広くなり。
半導体装置の小型化を妨げるばかりでなく場合によって
はより大きくなってしまうこともあった。
はより大きくなってしまうこともあった。
多層印刷配線板によってこの問題はある程度解決され得
るが、その場合にもやはり貫通スルホールを半導体チッ
プ下に設けることができず、十分ではなかった。また多
層配線板は高価でもある。
るが、その場合にもやはり貫通スルホールを半導体チッ
プ下に設けることができず、十分ではなかった。また多
層配線板は高価でもある。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、安価で、配線容量の大きいチッ
プオンボード半導体装置を提供するところにある。
の目的とするところは、安価で、配線容量の大きいチッ
プオンボード半導体装置を提供するところにある。
〔問題点を解決するための手段］
本発明の半導体装置は、半導体チップ下に位置する印刷
配線板上に回路パターンが配線されており、更に前記回
路パターン上に絶縁層を形成し、前記絶縁層上に金属板
を接着し、前記金属板上に半導体チップを導電ダイアタ
ッチ材によって接着してなることを特徴とする。
配線板上に回路パターンが配線されており、更に前記回
路パターン上に絶縁層を形成し、前記絶縁層上に金属板
を接着し、前記金属板上に半導体チップを導電ダイアタ
ッチ材によって接着してなることを特徴とする。
［実施例］
第１図は本発明の実施例をおける主要部断面図であって
、印刷配線板ｌには回路パターン２がスルホール３を含
んで形成されており、半導体チップが搭載される領域に
は前記回路パターン２上にソルダーレジスト等の絶縁層
６が形成され、更に前記絶縁層６上には金属板７がダイ
アタッチ材８等の接着材で接着されている。そして前記
金属板７上は、半導体チップ４が導電性ダイアタッチ材
９で接着固定され、半導体チップと印刷配線板上の回路
パターンがポンディングワイヤ５によって結線されてい
る。本図からも明らかな如く、半導体チップ４の領域に
当る印刷配線板領域、即ち、半導体チップ下の領域にも
接地電極や、それ以外の回路パターンが引き廻されてい
る。また金属板７は回路パターン２の中の接地電極とポ
ンディングワイヤ５°によって結線されている。金属板
７と接地［極との結線方法は次に述べる様に他にも色々
考えられる。第３図は本発明の他の実施例を示す主要部
断面図で、半導体チップの接地電極および接地電極に結
線されるべき端子は同じくポンディングワイヤ５７′に
よって直接金属板に結線されている。他の部分は第１図
とまったく同じなので説明を省く、第４図は更に他の実
施例を示す主要断面図で、金属板７は、印刷配線板上の
回路パターン（接地電極）と導電ペースト、ハンダ等の
導電材料ｌＯで継がれている。これも他の部分は第１図
とまったく同じなので説明を省く。
、印刷配線板ｌには回路パターン２がスルホール３を含
んで形成されており、半導体チップが搭載される領域に
は前記回路パターン２上にソルダーレジスト等の絶縁層
６が形成され、更に前記絶縁層６上には金属板７がダイ
アタッチ材８等の接着材で接着されている。そして前記
金属板７上は、半導体チップ４が導電性ダイアタッチ材
９で接着固定され、半導体チップと印刷配線板上の回路
パターンがポンディングワイヤ５によって結線されてい
る。本図からも明らかな如く、半導体チップ４の領域に
当る印刷配線板領域、即ち、半導体チップ下の領域にも
接地電極や、それ以外の回路パターンが引き廻されてい
る。また金属板７は回路パターン２の中の接地電極とポ
ンディングワイヤ５°によって結線されている。金属板
７と接地［極との結線方法は次に述べる様に他にも色々
考えられる。第３図は本発明の他の実施例を示す主要部
断面図で、半導体チップの接地電極および接地電極に結
線されるべき端子は同じくポンディングワイヤ５７′に
よって直接金属板に結線されている。他の部分は第１図
とまったく同じなので説明を省く、第４図は更に他の実
施例を示す主要断面図で、金属板７は、印刷配線板上の
回路パターン（接地電極）と導電ペースト、ハンダ等の
導電材料ｌＯで継がれている。これも他の部分は第１図
とまったく同じなので説明を省く。
前述のどの実施例をとってみても、金属板７には、半導
体チップの座となるべき面積の他に接地電極と接続すべ
き面積や、形状が必要であり、第１図、第３図における
ポンディングに必要な領域、およびＭＳ４図におけるハ
ンダ付は等に必要な領域を一体に形成する。ｉ５図は本
発明に用いた金属板の一実施例を示す平面図で金属板７
と一体にボンディングやハンダ付は等に必要な平面上の
突起７″が形成されている。
体チップの座となるべき面積の他に接地電極と接続すべ
き面積や、形状が必要であり、第１図、第３図における
ポンディングに必要な領域、およびＭＳ４図におけるハ
ンダ付は等に必要な領域を一体に形成する。ｉ５図は本
発明に用いた金属板の一実施例を示す平面図で金属板７
と一体にボンディングやハンダ付は等に必要な平面上の
突起７″が形成されている。
［発明の効果］
以上述べたように本発明によれば、半導体チップ下に接
地電極用金属板を新たに設けることにより、半導体チッ
プ領域の配線死領域をなくすことができ、チップオンボ
ードの半導体装置において印刷配線板の配線容量を確保
し、しかも、それらを多層印刷配線板等の高価な部品を
使用することなく実現できるという効果を有する。
地電極用金属板を新たに設けることにより、半導体チッ
プ領域の配線死領域をなくすことができ、チップオンボ
ードの半導体装置において印刷配線板の配線容量を確保
し、しかも、それらを多層印刷配線板等の高価な部品を
使用することなく実現できるという効果を有する。
第１図は本発明の半導体装置の一実施例を示す主要断面
図。 第２図は従来の半導体装置を示す主要断面図。 第３図は本発明の半導体装置の他の実施例を示す主要断
面図。 第４図は本発明の半導体装置の更に他の実施例一実施例
を示す平面図。 １、 １）−−−−一印刷配線板 ２、 １２−−−−一回路パターン ３、 １３−一−−−スルホール ４ −−−−一半導体チツブ ５．５．５−−−ボンディングワイヤ ６ −−−−一絶縁層 ７ −−−−一金属板 ８ −−−−−ダイアタッチ材 ９ −−−−一導電性ダイアタッチ材１０ −−−
−一導電材料 以上 出願人 セイコーエプソン株式会社 午 １ 図 や２ 図 や３図
図。 第２図は従来の半導体装置を示す主要断面図。 第３図は本発明の半導体装置の他の実施例を示す主要断
面図。 第４図は本発明の半導体装置の更に他の実施例一実施例
を示す平面図。 １、 １）−−−−一印刷配線板 ２、 １２−−−−一回路パターン ３、 １３−一−−−スルホール ４ −−−−一半導体チツブ ５．５．５−−−ボンディングワイヤ ６ −−−−一絶縁層 ７ −−−−一金属板 ８ −−−−−ダイアタッチ材 ９ −−−−一導電性ダイアタッチ材１０ −−−
−一導電材料 以上 出願人 セイコーエプソン株式会社 午 １ 図 や２ 図 や３図
Claims (6)
- （１）印刷配線板の上に直接半導体チップを接着し、該
半導体チップの端子と、印刷配線板の端子をワイヤボン
ディングによって電気的に接続してなる半導体装置にお
いて、半導体チップ下に位置する印刷配線板上に回路パ
ターンが配線されており、更に該回路パターン上に絶縁
層を形成し、該絶縁層上に金属板を接着し、該金属板上
に半導体チップを導電ダイアタッチ材によって接着して
なることを特徴とする半導体装置。 - （２）半導体チップ下に接着されている金属板は、該半
導体チップによって構成される、印刷配線板に形成され
た電子回路の接地電極に電気的に接続されていることを
特徴とする特許請求の範囲第（１）項に記載の半導体装
置。 - （３）半導体チップの接地端子もしくは、接地電極に接
続すべき半導体チップの端子と、該半導体チップ下に接
着されている金属板とが直接ワイヤボンディングによっ
て電気接続されていることを特徴とする特許請求の範囲
第（２）項に記載の半導体装置。 - （４）金属板と印刷配線板の接地端子はワイヤボンディ
ングによって電気接続されてなることを特徴とする特許
請求の範囲第（２）項に記載の半導体装置。 - （５）金属板と印刷配線板の接地端子はハンダ、導電ペ
ースト、導電接着材等、すべての電気接続手段によって
接続されていることを特徴とする特許請求の範囲第（２
）項に記載の半導体装置。 - （６）金属板の少なくとも一ケ所に、ワイヤボンディン
グあるいはその他の電気接続に必要な面積を持つ突起が
形成されていることを特徴とする特許請求の範囲第（４
）項または第（５）項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108266A JPS62264632A (ja) | 1986-05-12 | 1986-05-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108266A JPS62264632A (ja) | 1986-05-12 | 1986-05-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62264632A true JPS62264632A (ja) | 1987-11-17 |
Family
ID=14480289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61108266A Pending JPS62264632A (ja) | 1986-05-12 | 1986-05-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62264632A (ja) |
-
1986
- 1986-05-12 JP JP61108266A patent/JPS62264632A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3925615B2 (ja) | 半導体モジュール | |
| JPS594873B2 (ja) | 印刷配線板 | |
| US6034437A (en) | Semiconductor device having a matrix of bonding pads | |
| JPH0462866A (ja) | 表面実装部品の実装方法 | |
| JPS62264632A (ja) | 半導体装置 | |
| JPH0458189B2 (ja) | ||
| JPH0519974Y2 (ja) | ||
| JP2571902Y2 (ja) | 電子部品の実装構造 | |
| JPH01102990A (ja) | 小形電子部品実装回路 | |
| JPH10150065A (ja) | チップサイズパッケージ | |
| JPH0722577A (ja) | 混成集積回路装置 | |
| JPH041744Y2 (ja) | ||
| JPH11102991A (ja) | 半導体素子搭載フレーム | |
| JP3161203B2 (ja) | テープキャリアパッケージ式の半導体実装構造 | |
| JPH0126108Y2 (ja) | ||
| JPH0347341Y2 (ja) | ||
| JPH064605Y2 (ja) | 混成集積回路 | |
| JPH10321757A (ja) | 電子回路モジュール | |
| JPS63182570U (ja) | ||
| JPS62208691A (ja) | 両面実装型混成集積回路 | |
| JPH05183009A (ja) | Ｉｃモジュールの接続構造 | |
| JPH01184984A (ja) | 電子回路装置 | |
| KR19990075853A (ko) | 파워모듈용 기판 | |
| JPH0799767B2 (ja) | チツプキヤリアｉｃ装置 | |
| JPS6333894A (ja) | 印刷回路基板の実装方式 |