JPS62259163A - ワン・チツプｃｐｕ - Google Patents
ワン・チツプｃｐｕInfo
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- JPS62259163A JPS62259163A JP60210615A JP21061585A JPS62259163A JP S62259163 A JPS62259163 A JP S62259163A JP 60210615 A JP60210615 A JP 60210615A JP 21061585 A JP21061585 A JP 21061585A JP S62259163 A JPS62259163 A JP S62259163A
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Links
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- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
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Landscapes
- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔窒業上の利用分野〕
本発明はワン・チップｃｐｔｌに関し、更に特定して述
べると、ｃｐｕに供給される電源電圧が低下した場合に
ｃｐｕが作動不能に唸る事態の発生を避け、電源電圧が
正常レベルに戻つ念場合にはその動作全続行することが
できるようにし几ワン・アンプＱｐｕに関する。
べると、ｃｐｕに供給される電源電圧が低下した場合に
ｃｐｕが作動不能に唸る事態の発生を避け、電源電圧が
正常レベルに戻つ念場合にはその動作全続行することが
できるようにし几ワン・アンプＱｐｕに関する。
本発明は、１つの半導体基板上にｃｐｕと電源電圧をチ
ェックするための回路とを形成し、電源電圧のレベルが
所定レベル以下と々つた場合には、電圧低下により生じ
るｃｐｕの異常動作を起すことがないように所要のバッ
クアッププログラムを実行するようにしたものである。
ェックするための回路とを形成し、電源電圧のレベルが
所定レベル以下と々つた場合には、電圧低下により生じ
るｃｐｕの異常動作を起すことがないように所要のバッ
クアッププログラムを実行するようにしたものである。
ｃｐｕに供給されている電源電圧のレベルが所定値以下
になると、プログラムの暴走が起きやすい状態となり、
種々の不具合が生じるものである。
になると、プログラムの暴走が起きやすい状態となり、
種々の不具合が生じるものである。
そこで、従来では、ｃｐｕの電源電圧のレベルを外付の
電圧レベルチェック回路により監視しておき、電源電圧
のレベルが所定値以下となった場合には、ｃｐｕにリセ
ットをかけ、これによりｃｐｕの暴走によシ生じるであ
ろう種々の異常動作を未然に防止する構成が公知である
。
電圧レベルチェック回路により監視しておき、電源電圧
のレベルが所定値以下となった場合には、ｃｐｕにリセ
ットをかけ、これによりｃｐｕの暴走によシ生じるであ
ろう種々の異常動作を未然に防止する構成が公知である
。
しかし、上述し九従来の装置では、電源電圧の低下時に
ｃｐｕをリセットしてしまうので、その後、電源電圧が
正常なレベルにまで復帰しても、ｃｐｕはその動作をも
はや継続して行なうことができず、制御のやり直しを行
なわなければならないという不具合を有している。
ｃｐｕをリセットしてしまうので、その後、電源電圧が
正常なレベルにまで復帰しても、ｃｐｕはその動作をも
はや継続して行なうことができず、制御のやり直しを行
なわなければならないという不具合を有している。
ま友、ｃ ｐｕ Ｋ” Ａ ／ Ｄコンバータを内蔵さ
せ、このＡ ／ Ｄコンバータの入力に電源′電圧を印
加し、電源電圧のモニタを行なう構成が考えられるが、
Ａ ／ Ｄコンバータは集積化し念場合その所要面積が
大きいので、チップ製作上の面から好ましくないもので
ある。
せ、このＡ ／ Ｄコンバータの入力に電源′電圧を印
加し、電源電圧のモニタを行なう構成が考えられるが、
Ａ ／ Ｄコンバータは集積化し念場合その所要面積が
大きいので、チップ製作上の面から好ましくないもので
ある。
本発明の目的は、従って、ｃｐｕに供給される電源電圧
のレベルが低下し友場合、ｃｐｕがこれにより作動不能
に陥るのを避け、且つ、電源電圧のレベルが正常状態に
まで戻った時にｃｐｕによるタスクをつづけて実行する
ことができるようにし次ワン・チップｃｐｕを提供する
ことにある。
のレベルが低下し友場合、ｃｐｕがこれにより作動不能
に陥るのを避け、且つ、電源電圧のレベルが正常状態に
まで戻った時にｃｐｕによるタスクをつづけて実行する
ことができるようにし次ワン・チップｃｐｕを提供する
ことにある。
上記目的を達成するための本発明の構成は、単一の半導
体基板上に、ｃｐｕと、該ｃｐｕの電源電圧のレベルが
所定値以上になっているか否かをチェックする検出回路
とが形成されて成り、該検出回路からの出力の内容に応
じて所定のパンクアンプ処理を行なうようにした点に特
徴を有する。
体基板上に、ｃｐｕと、該ｃｐｕの電源電圧のレベルが
所定値以上になっているか否かをチェックする検出回路
とが形成されて成り、該検出回路からの出力の内容に応
じて所定のパンクアンプ処理を行なうようにした点に特
徴を有する。
検出回路により、ｃｐｕの暴走を発生させる虞れがある
程度にまでその電源電圧のレベルが低下したことが検出
されると、すなわちそのレベルが所定レベル以下になつ
念ことが検出されると、この検出結果に応答して、ｃｐ
ｕ内のレジスタの内容をスタティックＲＡＭ内に退避さ
せ、及び又はプログラムカウンタのインクリメント信号
を停止させる等のパンクアンプ処Ｍｉヲ行なう。その後
、電源電圧のレベルが正常レベルに戻ったことが検出さ
れると、スタテイツ、りＲＡＭに退避されてい友データ
が所定のレジスタ内にセントされ、プログラムカウンタ
のインクリメントが再開されるので１．ｃｐｕの効果は
、先程中断されたところから再び開始することができる
。。
程度にまでその電源電圧のレベルが低下したことが検出
されると、すなわちそのレベルが所定レベル以下になつ
念ことが検出されると、この検出結果に応答して、ｃｐ
ｕ内のレジスタの内容をスタティックＲＡＭ内に退避さ
せ、及び又はプログラムカウンタのインクリメント信号
を停止させる等のパンクアンプ処Ｍｉヲ行なう。その後
、電源電圧のレベルが正常レベルに戻ったことが検出さ
れると、スタテイツ、りＲＡＭに退避されてい友データ
が所定のレジスタ内にセントされ、プログラムカウンタ
のインクリメントが再開されるので１．ｃｐｕの効果は
、先程中断されたところから再び開始することができる
。。
この結果、電圧低下によるｃｐｕの暴走に対して適切に
対処することができ、電圧レベルが復帰したときに、極
めて円滑に元の制御に戻ることができる。
対処することができ、電圧レベルが復帰したときに、極
めて円滑に元の制御に戻ることができる。
第１図には、本発明によるワン・チップｃｐｕの一実施
例を示す回路図が示されている。ワン・アンプｅｐｕ１
は、単一の半導体基板上に形成されており、ｃｐｕ２と
、電源電圧ｔｖＤＤのレベル状態を検出するための検出
回路３とを有している。
例を示す回路図が示されている。ワン・アンプｅｐｕ１
は、単一の半導体基板上に形成されており、ｃｐｕ２と
、電源電圧ｔｖＤＤのレベル状態を検出するための検出
回路３とを有している。
検出回路３は、図示の実施例では、電源電圧のレベル低
下状態を複数の段階で検出するため、各−入力端子に基
準電圧Ｖｒが印加されている電圧比較器４乃至７を有し
、これらの電圧比較器４乃至７の各十入力端子は、電源
電圧＋ＶＤＤが印加さｎる′遡源入力８とアースとの間
に直列に設けられた抵抗器９乃至１３の接続点人乃至り
に接続されている。ここで、各接続点Ａ乃至りの電位を
７人乃至ＶＤ とすれば、電源電圧＋ＶＤＤの値が時間
の経過と共にレベル低下し次場合における各接続点の電
位ＶＡ乃至ＶＤは第２図に示されるように変化する。
下状態を複数の段階で検出するため、各−入力端子に基
準電圧Ｖｒが印加されている電圧比較器４乃至７を有し
、これらの電圧比較器４乃至７の各十入力端子は、電源
電圧＋ＶＤＤが印加さｎる′遡源入力８とアースとの間
に直列に設けられた抵抗器９乃至１３の接続点人乃至り
に接続されている。ここで、各接続点Ａ乃至りの電位を
７人乃至ＶＤ とすれば、電源電圧＋ＶＤＤの値が時間
の経過と共にレベル低下し次場合における各接続点の電
位ＶＡ乃至ＶＤは第２図に示されるように変化する。
従って、各電圧比較器４乃至７の出力に乃至Ｎのレベル
は、第３図（ａ）乃至第３図（ｄ）に示されるように変
化することになる。ここで、抵抗器９乃至１３の６値は
、電源電圧ＶＤＤのレベルが正常値におる場合にＶＤ（
ｖｒ（ｖＣ、ｃ ｐ ｕばまだ正常に動作するが電源電
圧ＶＤＤのレベル低下がかなり生じている警告レベル範
囲になつ念ときにｖｃ（ｖｒ（ＶＢ、ｃｐｕの作動の停
止を考えなければいけない停止準備範囲に入っている場
合にＶＢ（Ｖｒ（ＶＡ 。
は、第３図（ａ）乃至第３図（ｄ）に示されるように変
化することになる。ここで、抵抗器９乃至１３の６値は
、電源電圧ＶＤＤのレベルが正常値におる場合にＶＤ（
ｖｒ（ｖＣ、ｃ ｐ ｕばまだ正常に動作するが電源電
圧ＶＤＤのレベル低下がかなり生じている警告レベル範
囲になつ念ときにｖｃ（ｖｒ（ＶＢ、ｃｐｕの作動の停
止を考えなければいけない停止準備範囲に入っている場
合にＶＢ（Ｖｒ（ＶＡ 。
ｃｐｕの暴走が起こらないようにｃｐｕの作ｋｈ′ｔ−
直ちに停止しなければならないレベルに＋ＶＤＤが入っ
たときにＶ＊（Ｖｒ となるように定められている。
直ちに停止しなければならないレベルに＋ＶＤＤが入っ
たときにＶ＊（Ｖｒ となるように定められている。
これらの出力に乃至ＮＦｉ、対応して設けられ九クロッ
クドインバータ１４乃至１７ｔ−介してデータバス１８
の各ピント出力線２１に接続されている。デコーダ２０
は、ｃｐｕ２から所定のアドレス情報がアドレスバス１
９に送出された場合これに応答し、その出力１１１１２
１のレベルがｒＨ」トナリ、各比較器４乃至７の出力が
対応するクロンクドインバータを介してデータバス１８
に送出される。
クドインバータ１４乃至１７ｔ−介してデータバス１８
の各ピント出力線２１に接続されている。デコーダ２０
は、ｃｐｕ２から所定のアドレス情報がアドレスバス１
９に送出された場合これに応答し、その出力１１１１２
１のレベルがｒＨ」トナリ、各比較器４乃至７の出力が
対応するクロンクドインバータを介してデータバス１８
に送出される。
デコーダ２０は、また、別の出力線２２を有してあり、
この出力＠２２／ｄ’ｌＦき込みストローブ信号ＳＴＢ
が一方の入力端子に印加されているアンド回＠、２３の
他方の入力端子に印加されている。
この出力＠２２／ｄ’ｌＦき込みストローブ信号ＳＴＢ
が一方の入力端子に印加されているアンド回＠、２３の
他方の入力端子に印加されている。
出力線２２のレベルもまたｃｐｕ２からのアドレス情報
によシデコーダ２０が選択されたことに応答して「１（
Ｊとなるので、デコーダ２０のアドレスが選択されると
共に書き込みストローブ信号ＳＴＢのレベルがｒＥＩＪ
となったときにアンド回路２３の出力線２４のレベルが
［Ｊとなり、ラッチ回路２５．２６のセントが行なわれ
る。
によシデコーダ２０が選択されたことに応答して「１（
Ｊとなるので、デコーダ２０のアドレスが選択されると
共に書き込みストローブ信号ＳＴＢのレベルがｒＥＩＪ
となったときにアンド回路２３の出力線２４のレベルが
［Ｊとなり、ラッチ回路２５．２６のセントが行なわれ
る。
ラッチ回路２５の入力端子ＩＮｌはデータバス１８を介
してクロンクドインパータ１６の出刃を受は職る構成と
なっているので、出力１ｓ２１のレヘ＃ ２ ｒ ＨＪ
であって、出方線２４のレベルｉ：ｒｌとなったタイミ
ングにおいて出力ＭのレベルがｒＬＪでＬ６と、入力端
子Ｉ Ｎ１ｖｃｔｉ「ａＪｖへｈｔＤ信号が印加され１
、この信号状態がラッチ回路２５においてランチされる
。従って、ランチ回路２５の出力側に接続さ′ｒＬ九発
光発光ダイオード２フ灯することになる。
してクロンクドインパータ１６の出刃を受は職る構成と
なっているので、出力１ｓ２１のレヘ＃ ２ ｒ ＨＪ
であって、出方線２４のレベルｉ：ｒｌとなったタイミ
ングにおいて出力ＭのレベルがｒＬＪでＬ６と、入力端
子Ｉ Ｎ１ｖｃｔｉ「ａＪｖへｈｔＤ信号が印加され１
、この信号状態がラッチ回路２５においてランチされる
。従って、ランチ回路２５の出力側に接続さ′ｒＬ九発
光発光ダイオード２フ灯することになる。
一方、ランチ回路２６の入力端子ＩＮ、はデータバス１
８を介してクロンクドインバータ１４の出力を受取る構
成であるから、出力Ｒ２１のレベルが「■」となったタ
イミングにおいて出力Ｋが「ｆ、Ｊレベルであると、入
力端子ＩＮ、には［ｕＪレベルの信号が印加され、この
信号状態がランチ回路２６においてランチされる。この
ランチされた信号のレベル状態は、一方を定常的なりロ
ンク信号に接続されているノア回路２８に印加されてお
り、「Ｌ」レベルであれば、ノア回路２８の出方は、プ
ログラムカワンタのインクリメント信号工Ｓとしてｃｐ
ｕ２に供給され、「Ｈ」レベルであｎば、ノア回路２８
の出力はＬレベル固定とな９、プログラム・力９ンタは
インクリメントされなくなる。
８を介してクロンクドインバータ１４の出力を受取る構
成であるから、出力Ｒ２１のレベルが「■」となったタ
イミングにおいて出力Ｋが「ｆ、Ｊレベルであると、入
力端子ＩＮ、には［ｕＪレベルの信号が印加され、この
信号状態がランチ回路２６においてランチされる。この
ランチされた信号のレベル状態は、一方を定常的なりロ
ンク信号に接続されているノア回路２８に印加されてお
り、「Ｌ」レベルであれば、ノア回路２８の出方は、プ
ログラムカワンタのインクリメント信号工Ｓとしてｃｐ
ｕ２に供給され、「Ｈ」レベルであｎば、ノア回路２８
の出力はＬレベル固定とな９、プログラム・力９ンタは
インクリメントされなくなる。
クロックドインバータ１４乃至１７の出力は、また、デ
ータバス１８を介してｃｐｕ２に入力されており、ｃｐ
ｕ２においては、その内容に従って次の如きバックアン
プ処理を行なう。
ータバス１８を介してｃｐｕ２に入力されており、ｃｐ
ｕ２においては、その内容に従って次の如きバックアン
プ処理を行なう。
すなわち、電源電圧＋ＶＤＤ のレベルが停止準備領
域（第３図参照）に入った場合には、ｃｐｕ、２内のレ
ジスタ２９の内容を、同じ（ｃｐｕ２内に予め設けられ
ているスタティックＲＡＭ３０内に退避させる。
域（第３図参照）に入った場合には、ｃｐｕ、２内のレ
ジスタ２９の内容を、同じ（ｃｐｕ２内に予め設けられ
ているスタティックＲＡＭ３０内に退避させる。
電源電圧＋７ＤＤのレベルが更に低下し停止領域Ｃ１３
，５図参照）に入ると、前述のプログラム・カワンタの
インクリメント信号工Ｓが停止され、ｃｐｕ２の動作が
停止する。
，５図参照）に入ると、前述のプログラム・カワンタの
インクリメント信号工Ｓが停止され、ｃｐｕ２の動作が
停止する。
また、電源ｍ：圧＋７ＤＤ のレベルがＶ Ｏ（Ｖ
ｒの状態では、上述の如く、発光ダイオード２７が点灯
し、電源ｉ！εレベルの低下を警告する。
ｒの状態では、上述の如く、発光ダイオード２７が点灯
し、電源ｉ！εレベルの低下を警告する。
上述の構成によると、検出回路３によって電源電圧＋７
ＤＤ のレベルが所定値以下となった場合（図示の例
ではＶａ＜Ｖｒとなった場合）に、ｃｐｕＺ内のレジス
タ２９の内容がＲＡＭ３０内に退避せしめられるので、
電源電圧＋ＶＤＤのレベルが更に低下してｃｐｕ２が作
動不能となった場合にも、電源電圧＋ＶＤＤのレベルに
復帰した際に、ＲＡＭ３ Ｇ内に退避させていたデータ
を再びレジスタ２９内に移送し、これによりｃｐｕ２に
よる制御動作を再開することができる。この結果、ｃｐ
ｕ２に供給される電源電圧の歪が一時的に低下したよう
な場合、その間だけｃｐｕ２の動作を中断せしめ、電源
電圧のレベルが再び正常になった場合に、直ちにｃｐｕ
２の動作を続行するようにすることができるので、極め
て効率のよいシステムを構成することができる。
ＤＤ のレベルが所定値以下となった場合（図示の例
ではＶａ＜Ｖｒとなった場合）に、ｃｐｕＺ内のレジス
タ２９の内容がＲＡＭ３０内に退避せしめられるので、
電源電圧＋ＶＤＤのレベルが更に低下してｃｐｕ２が作
動不能となった場合にも、電源電圧＋ＶＤＤのレベルに
復帰した際に、ＲＡＭ３ Ｇ内に退避させていたデータ
を再びレジスタ２９内に移送し、これによりｃｐｕ２に
よる制御動作を再開することができる。この結果、ｃｐ
ｕ２に供給される電源電圧の歪が一時的に低下したよう
な場合、その間だけｃｐｕ２の動作を中断せしめ、電源
電圧のレベルが再び正常になった場合に、直ちにｃｐｕ
２の動作を続行するようにすることができるので、極め
て効率のよいシステムを構成することができる。
また、本実施例では、上述の基本的バックアップ動作に
加えて、発光ダイオードによるレベル低下の警告等を行
なう構成としたので、これにより操作者が電源の点検を
早目に行なうことができ、ｃｐｕ２が作動停止状態とな
るのを未然に防止できる等の効果をも得ることができる
。
加えて、発光ダイオードによるレベル低下の警告等を行
なう構成としたので、これにより操作者が電源の点検を
早目に行なうことができ、ｃｐｕ２が作動停止状態とな
るのを未然に防止できる等の効果をも得ることができる
。
第４図には、本発明によるワン・チップｃｐｕの他の実
施例の回路図が示されている。ワン・チップｃｐｕ４１
は単一の半導体基板上に形成されており、ｃｐｕ４２と
、このワン・チップｃｐｕ４１の［４入力端子４３に供
給されている電源電圧＋ＶＤＤ のレベル状態を検出
する之めの検出回路４４とを有している。
施例の回路図が示されている。ワン・チップｃｐｕ４１
は単一の半導体基板上に形成されており、ｃｐｕ４２と
、このワン・チップｃｐｕ４１の［４入力端子４３に供
給されている電源電圧＋ＶＤＤ のレベル状態を検出
する之めの検出回路４４とを有している。
検出回路４４け、電源電圧＋ＶＤＤのレベルを複数の段
階で検出するため、電源入力端子４３とアースとの間に
直列接続状態で設けられた抵抗器４５乃至４９とを有し
ており、各接続点Ｆ乃至Ｈに生じる電圧ＶＷ、ＶＦ、
ＶＧ、 ＶＨは、対応して設けられ之アナログスイッチ
５０乃至５３を介して電圧比較器５４の一入力端子に印
加さｎ得る構成となっている。電圧比較器５４の十入力
端子には、基準電圧Ｖｒが印加されており、後述する制
御ユニット５５から出力さｎる一組の制御信号ｓ１乃至
Ｓ４がアナログスイッチ５０乃至５３に印加されておシ
、これらのアナログスイッチのうち陣尤ｎか一つが順次
オンとな９、電圧ＶＺ乃至ＶＨが順次基準電圧Ｖｒと比
較される構成となっている。
階で検出するため、電源入力端子４３とアースとの間に
直列接続状態で設けられた抵抗器４５乃至４９とを有し
ており、各接続点Ｆ乃至Ｈに生じる電圧ＶＷ、ＶＦ、
ＶＧ、 ＶＨは、対応して設けられ之アナログスイッチ
５０乃至５３を介して電圧比較器５４の一入力端子に印
加さｎ得る構成となっている。電圧比較器５４の十入力
端子には、基準電圧Ｖｒが印加されており、後述する制
御ユニット５５から出力さｎる一組の制御信号ｓ１乃至
Ｓ４がアナログスイッチ５０乃至５３に印加されておシ
、これらのアナログスイッチのうち陣尤ｎか一つが順次
オンとな９、電圧ＶＺ乃至ＶＨが順次基準電圧Ｖｒと比
較される構成となっている。
尚、ここで、電圧Ｖｌ乃至ＶＨは第１図及び第２図で説
明した電圧ＶＡ乃至ＶＤに夫々相応しておシ、従って、
電圧比較器５４の出力からは、第３図（ａ）乃至第３図
（ａ）に相応する出力が得られる。
明した電圧ＶＡ乃至ＶＤに夫々相応しておシ、従って、
電圧比較器５４の出力からは、第３図（ａ）乃至第３図
（ａ）に相応する出力が得られる。
電圧比較器５４の出力は、Ｒ−Ｓクリップ・フロツグ５
５のセント入力端子に印加さｎており、基準電圧Ｖｒよ
りも低い電圧が入力された時にＲ−Ｓクリップ・７０ツ
ブ５５がセントされ、その出力線５６０レベルが「Ｈ」
となる構成となっている。
５のセント入力端子に印加さｎており、基準電圧Ｖｒよ
りも低い電圧が入力された時にＲ−Ｓクリップ・７０ツ
ブ５５がセントされ、その出力線５６０レベルが「Ｈ」
となる構成となっている。
出力線５６１ｄ％Ｄ型フリンプ・フロツグ５７の入力端
子工に接続され、七のブロック端子ｃｋには図示しない
信号源からのクロックパルスＯＬが印加されている。従
って、クロックパルスＯＬがｒＦＩＪレベルとなってい
る場合の電圧比較器５４の出力レベルに従ったレベルの
出力信号が、Ｄ型クリップ・７０ンプ５７から割込信号
工ＮＴとして出力され、ｃｐｕ４２、制御ユニフト５５
及びＲ−Ｓクリップ・フロツグ５５のリセント入力端子
に印加される。
子工に接続され、七のブロック端子ｃｋには図示しない
信号源からのクロックパルスＯＬが印加されている。従
って、クロックパルスＯＬがｒＦＩＪレベルとなってい
る場合の電圧比較器５４の出力レベルに従ったレベルの
出力信号が、Ｄ型クリップ・７０ンプ５７から割込信号
工ＮＴとして出力され、ｃｐｕ４２、制御ユニフト５５
及びＲ−Ｓクリップ・フロツグ５５のリセント入力端子
に印加される。
次に、ワンφチンプｃｐｕ４１の動作について説明する
。制御ユニット５５は、電源投入時において制御信号８
４が先ず出力される構成となっており、従って、先ずア
ナログスイッチ５３がオンとなる。アナログスイッチ５
３を介して取出された電圧ＶＨは、電圧比較器５１Ｃお
いて基準電圧Ｖｒとレベル比較され、Ｖ Ｈ） ｖ ｒ
の場合には割込信号ＩＮＴｄ発生しない。以後、制御ユ
ニット５５は制御信号８３ 、 ｓ、 、 ｓｔのレベ
ル？：順次１’−ｆｉｌレベルとし、電圧ＶＧ、ＶＦ、
ＶＢと基準電圧Ｖｒとの比較を順次行ない、電圧比較器
５４の出力レベルがｒｕＪとなつ次ときにのみ割込信号
ＩＮＴを発生する。各制御信号Ｓ、乃至Ｓ４はｃｐｕ４
２にも入力されているので、ｃｐｕ４２ば、各制御信号
Ｓ、乃至Ｓ４のレベル状態と割込信号ＩＮＴの発生状態
とから、電源′電圧＋ＶＤＤ のレベル状態を把握す
ることができ、第１図に示す場合と同様にして、そのレ
ベル状態に応じた所要のバックアンプ処理を行なうこと
ができ、同様の効果金得ることができる。
。制御ユニット５５は、電源投入時において制御信号８
４が先ず出力される構成となっており、従って、先ずア
ナログスイッチ５３がオンとなる。アナログスイッチ５
３を介して取出された電圧ＶＨは、電圧比較器５１Ｃお
いて基準電圧Ｖｒとレベル比較され、Ｖ Ｈ） ｖ ｒ
の場合には割込信号ＩＮＴｄ発生しない。以後、制御ユ
ニット５５は制御信号８３ 、 ｓ、 、 ｓｔのレベ
ル？：順次１’−ｆｉｌレベルとし、電圧ＶＧ、ＶＦ、
ＶＢと基準電圧Ｖｒとの比較を順次行ない、電圧比較器
５４の出力レベルがｒｕＪとなつ次ときにのみ割込信号
ＩＮＴを発生する。各制御信号Ｓ、乃至Ｓ４はｃｐｕ４
２にも入力されているので、ｃｐｕ４２ば、各制御信号
Ｓ、乃至Ｓ４のレベル状態と割込信号ＩＮＴの発生状態
とから、電源′電圧＋ＶＤＤ のレベル状態を把握す
ることができ、第１図に示す場合と同様にして、そのレ
ベル状態に応じた所要のバックアンプ処理を行なうこと
ができ、同様の効果金得ることができる。
なお、本実施例では、検出回路５４の構成が電圧比較器
５４を一つだけ用い、各電圧ｖｉｃ乃至ＶＨｉアナログ
スインチによシ順次電圧比較器５４に印加する構成とし
友ので、チップ上で大きな面積を占める電圧比較器が一
つだけで済み、チップサイズを小さくすることができる
格別の効果を奏するものである。
５４を一つだけ用い、各電圧ｖｉｃ乃至ＶＨｉアナログ
スインチによシ順次電圧比較器５４に印加する構成とし
友ので、チップ上で大きな面積を占める電圧比較器が一
つだけで済み、チップサイズを小さくすることができる
格別の効果を奏するものである。
本発明によれば、ｅｐｕを用いて種々のシステム復帰成
する場合、特にパンテリでのｌＥｅを行なう際、パンテ
リ電圧の低下によるｃｐｕの暴走等を有効に防止するこ
とができるのは勿論、電池の変換後にｃｐｕｅ直ちにも
とどおり動作させることができるので、ｃｐｕが異常と
々つてシステム復帰ができなくなるのを有効に防止する
ことができる。
する場合、特にパンテリでのｌＥｅを行なう際、パンテ
リ電圧の低下によるｃｐｕの暴走等を有効に防止するこ
とができるのは勿論、電池の変換後にｃｐｕｅ直ちにも
とどおり動作させることができるので、ｃｐｕが異常と
々つてシステム復帰ができなくなるのを有効に防止する
ことができる。
第１図は本発明によるワン・チップｃｐｕの−実施例を
示す回路図。 第２図は第１図に示した検出回路の作動を説明するｔめ
の特性曲線図。 第３図（ａ）乃至第３図（ｄ）は検出回路からの出力の
レベル状態を示すタイムチャート。 第４図は本発明によるワン・千ンブｃｐｕの他の実施例
を示す回路図。 １・・・１チンブｃｐｕ。 ２・・・ｃｐｕ。 ３・・・検出回路、 ４〜７・・・電圧比較器、 １４〜１７・・・クロンクドインバータ、４２・・・ｃ
ｐｕ。 ４４・・・検出回路。 以 上 ＣＰｕの回路２ 爲 ｌ 図 図面の浄書（内容に変更なし） 第２図 図面の浄書（内容に変更なし） ＣＰｕのＩ世の回路図 第３図 手続補正書坊式） １．事件の表示 昭和６０年 特許願 第２１０６１５号２、発明の名称 ワン・チップｃｐｕ ３、補正をする者 ４、代理人 ５、補正命令の日付 昭和６１年 １月２８日 ６、補正の対象 ７／、補正の内容 （１）明細書第１５頁第３行目から第５行目の「特 、
性曲線図。−・−・・・−・・・−・−・・・−タイム
チャート。」を「特性曲線と検出回路からの出力のレベ
ル状態とを示す図、」と補正します。 （２）明細書第１５頁第６行目の「第４図」を「第３図
」と補正します。 （３）図面中の第２図、第３図および第４図を別紙の通
り補正します。 以上
示す回路図。 第２図は第１図に示した検出回路の作動を説明するｔめ
の特性曲線図。 第３図（ａ）乃至第３図（ｄ）は検出回路からの出力の
レベル状態を示すタイムチャート。 第４図は本発明によるワン・千ンブｃｐｕの他の実施例
を示す回路図。 １・・・１チンブｃｐｕ。 ２・・・ｃｐｕ。 ３・・・検出回路、 ４〜７・・・電圧比較器、 １４〜１７・・・クロンクドインバータ、４２・・・ｃ
ｐｕ。 ４４・・・検出回路。 以 上 ＣＰｕの回路２ 爲 ｌ 図 図面の浄書（内容に変更なし） 第２図 図面の浄書（内容に変更なし） ＣＰｕのＩ世の回路図 第３図 手続補正書坊式） １．事件の表示 昭和６０年 特許願 第２１０６１５号２、発明の名称 ワン・チップｃｐｕ ３、補正をする者 ４、代理人 ５、補正命令の日付 昭和６１年 １月２８日 ６、補正の対象 ７／、補正の内容 （１）明細書第１５頁第３行目から第５行目の「特 、
性曲線図。−・−・・・−・・・−・−・・・−タイム
チャート。」を「特性曲線と検出回路からの出力のレベ
ル状態とを示す図、」と補正します。 （２）明細書第１５頁第６行目の「第４図」を「第３図
」と補正します。 （３）図面中の第２図、第３図および第４図を別紙の通
り補正します。 以上
Claims (1)
- （１）単一の半導体基板上に、ｃｐｕと、該ｃｐｕの電
源電圧のレベルが所定値以上になつているか否かをチェ
ックする検出回路とが形成されて成り、該検出回路から
の出力の内容に応じて所定のバックアップ処理を行なう
ようにしたことを特徴とするワン・チップｃｐｕ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210615A JPS62259163A (ja) | 1985-09-24 | 1985-09-24 | ワン・チツプｃｐｕ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210615A JPS62259163A (ja) | 1985-09-24 | 1985-09-24 | ワン・チツプｃｐｕ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62259163A true JPS62259163A (ja) | 1987-11-11 |
Family
ID=16592257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210615A Pending JPS62259163A (ja) | 1985-09-24 | 1985-09-24 | ワン・チツプｃｐｕ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62259163A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100349125C (zh) * | 2003-04-26 | 2007-11-14 | 华为技术有限公司 | 一种对寄存器进行巡检校验的方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339836A (en) * | 1976-09-22 | 1978-04-12 | Sanyo Electric Co Ltd | Program controller |
| JPS59202526A (ja) * | 1983-04-30 | 1984-11-16 | Minolta Camera Co Ltd | 制御回路における電圧降下保護回路 |
-
1985
- 1985-09-24 JP JP60210615A patent/JPS62259163A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339836A (en) * | 1976-09-22 | 1978-04-12 | Sanyo Electric Co Ltd | Program controller |
| JPS59202526A (ja) * | 1983-04-30 | 1984-11-16 | Minolta Camera Co Ltd | 制御回路における電圧降下保護回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100349125C (zh) * | 2003-04-26 | 2007-11-14 | 华为技术有限公司 | 一种对寄存器进行巡检校验的方法 |
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