JPS62230031A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置およびその製造方法にかかリ、特に
ＲＯＭを内蔵する半導体装置であって、ＲＯＭの構成だ
けを変更することによって製造される半導体装置および
その製造方法に関する。

（従来の技術） ＲＯＭを内蔵する半導体装ｎにおいて、ＲＯＭの内容の
みを異ならせ他の部分の構成はそのままにした状態で他
種類の半導体装置を製造したい場合がある。このような
方式は通常マスタースライスまたはゲートアレイとよば
れる方式であって、製造工程の途中までは同一のマスク
を用いてあらかじめ製造しておき、内容の異なる古き込
みを持つＲＯＭを構成する段階でマスクを変えて異なる
ＲＯＭを形成づるようにしている。

シリ−】ングートのＭｏ８　ｔ−ランジスタをＲＯＭの
構成素子とした場合には、マトリックス状にメモリー素
子となるＭＯＳトランジスタを配列しておき、すべての
ＭＯＳトランジスタを活性状態にしておく。そしてＲＯ
Ｍの内容を変更する工程すなわち書ぎ込み工程において
所望の部分のＭＯＳトランジスタのソースとドレインと
の聞を短絡してその素子を不活性化することにより所定
のＲＯＭを構成していた。

従来の製造方法ではソースとドレインとの短絡はゲート
直下のチャネル層をソースおよびドレインの拡散層と同
一の導電型を有り゛る拡＠、層によって接続する方法に
よるものであった。

すなわち不活性化したいＭＯＳトランジスタのチャンネ
ル領域にソース・ドレインの拡散と同時に拡散を施こす
か、ＭＯＳトランジスタが形成されたのちにポリシリコ
ンのゲート電極の上からイオンインプラによりゲートｆ
ｉ　Ｍを介してチャネル領域にソース・ドレインと同一
の導電型の不純物を打ｌうこんでソース・トレイン間を
短絡させるようにしていた。

第３図（ａ）はこのような従来の方法により作製された
ＲＯＭの平面図を示したものである。また第３図（ｂ）
は第３図（ａ）のＣ−Ｃ線にそって切断した＆Ｉ分の断
面図を示したものである。

半導体基板１０の上にアルミニウム配線Ｗ１１とポリシ
リコン配線層２とがマトリックス状に互いに電気的に分
離された状態で配列され、その交点にメモリセルを構成
するＭＯＳトランジスタが接続されあるいは接続されな
い状態で配列されるようになっている。

メモリセルを構成するためのＭＯＳトランジスタは拡ｒ
ｌｉ居３とこの拡散層３の所望の部分に薄いゲート酸化
膜４を介してポリシリコン配線層２がＲ５されることに
より形成される。すなわら拡散層３はＭＯＳトランジス
タのソース・ドレインとして使用される。

したがってポリシリコン配線層２と拡散層３との交点の
部分はＭＯＳトランジスタのゲートに当り、このゲート
部分直下の半導体基板に拡散層３が延在している場合に
はＭｏＳトランジスタは不活性化されている状態となる
。逆に延在していない場合にはＭＯＳトランジスタは活
性化されていることになる。さらに表面は絶縁ｌ！！６
によりおおわれている。

第３図に示す配列においては交差部ａ、ｄにおけるＭＯ
Ｓトランジスタは不活性であり、交差部す、ｃにおける
Ｍ　ＯＳ　ｌ−ランジスタは活性である。

このようにＭＯＳトランジスタを不要とする交差点にお
いて、ソース・ドレインを形成するために用いられる拡
散層３をゲート直下のチャネル領域まで延在させてソー
スとドレインとを短絡させるために前述したように拡散
またはイオンインプラが用いられている。

（発明が解決しようとする問題点） このような従来の製造方法にあっては、ソースとドレイ
ンとの間を短絡してＭＯＳトランジスタを不活性化する
場合、半導体基板内で拡散層にＪ：り短絡しているため
ｇＡ造工程の早い段階でこれをおこなう必要があった。

づなわちソース・ドレインの拡散時に、不活性化すべぎ
Ｍｏ８　ｌ−ランジスタＣはあらかじめヂ１シネル領域
にもソース・ドレインと同様の不純物が拡散されるよう
にマスクを用意しておかなければならなかった。

またイオンインプラを用いておこなう場合には、ソース
・ドレインの形成時にはすべてのＭＯＳトランジスタを
同一の形状に構成しておくことができるが、ポリシリコ
ン配線層２の形成ののちに不活性化すべきＭＯＳトラン
ジスタの部分にイオンインプラによる不純物が導入され
るようなマスクを用意して、これをおこなわなければな
らなかった。

このような従来の製造方法では装造工程の早い段階でマ
スクの変更をおこなって所望のＲＯＭを構成しなくては
ならない。たとえば製造工程が長いＣＰＵ等の半導体装
置にあっては、工程の初１１の段階でＲＯＭの内容を変
更するためのマスクを使用してしまうと、以陪の■稈は
すべてそのＲＯＭに応じた別のマスクを用いて製造しな
くてはならなくなる。

したがってＲＯＭの内容のみを変更したＣＰＵを製造し
ようとすると、ＲＯＭ変更後の工程が長くなってしまい
、短期間で製品を作ることができないという欠点があっ
た。すなわらこのようなマスタースライス方式による製
品製造にあっては、できるだけ工程のあとの方で必要な
変更をおこなうＪこうにしておくのが望ましい。そうす
れば変更を必要どしない工程を施こした半導体ウェハを
あらかじめ用意しておぎ、変更に応じて１工程か２工程
のみを追加して実施することにより製品を完成さぼるよ
うにするのがちつとも好ましいと言える。しかし従来の
半導体装置のＶＪ造方法においては、変更後にさらに数
工程を必要とするため製品完成までに時間がかかりすぎ
るという問題があった。

本発明は上記事情を考慮してなさたもので、マスタース
ライス方式における変更後の工程を短くして製品の完成
までの工程短縮を計ることのできる″ｆＱ体装置および
その製造方法を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明にＪこる半導体装ｔは、半導体基板と、この半導
体基板上に電気的に分離して形成された複数の素子と、
これら複数の素子上に形成され複数の素子の電極取出し
が可能な所定の個所にｔｍ孔が設けられた絶縁層と、こ
の絶縁層上に形成され複数の素子の一部を不活性にする
ような所定のパターンの配線層とを備えたことを特徴と
する。

本発明による半導体装置の製造方法は半導体基板に複数
の素子を電気的に分離して形成する第１の工程と、複数
の素子の表面に絶縁層を形成し、素子の電極取出しを可
能にするようにこの絶縁層の所定の個所に開孔を設ける
第２の工程と、開孔をおおって導電性配線層を被着形成
する第３の工程と、配線層を所定のパターンにエツチン
グして素子の一部を不活性にする第４の工程とを有する
ことを特徴とりる。

（実施例） 本発明の一実施例による半導体装置を第１図（ａ）、（
ｂ）に示す。第１図（ａ）はこの半導体装置の平面図を
、第１図（ｂ）は断面図を示す。

半導体基板１０上にアルミニウム配線層１とポリシリコ
ン配線層２とがマトリックス状に互に電気的に分離され
た状態で配列されている。その交点にメモリセルを構成
するＭＯＳ　ｌ−ランジスタが配列されている。

メモリセルを構成するためのＭＯＳトランジスタは拡散
層３とこの拡ｒＩｉ層３の所望の部分に′Ａ＋７いゲー
ト酸化膜４を介してポリシリコン配線層２が配置される
ことにより形成される。１なわら拡散層３はＭＯＳトラ
ンジスタのソース・ドレインとして使用される。したが
ってポリシリコン配線層２と拡散層３との交点の部分は
ＭＯＳトランジスタのグーＩ・どなる。

ポリシリコン配４１層２上には絶縁層６が形成される。

この絶縁層６はポリシリコン配線Ｆ！２間の拡散層３に
開孔７が形成されている。交点にあるＭＯＳ　Ｉ−ラン
ジスタのうち不活性化したいＭＯＳトランジスタに対し
ては、ソースとドレインを接続°りるように導電性配線
層８を形成する。このような配線層８が形成されないＭ
ＯＳトランジスタのみが活性化される。このように３９
ｍ性配線層８のイ１無によりＲＯＭが構成されている。

次にこの半導体装置の製造方法を第２図を用いて説明す
る。第２図（ａ＞、（ｂ）はＲＯＭを構成するすべての
ＭＯＳトランジスタが活性状態で形成されている中間段
階による平面図およびＢ−Ｂ線断面図を示し、第２図（
ｃ）、（ｄ）は不要部分のＭＯＳ　ｌ−ランジスタがソ
ース・ドレインを短絡されて不活性化された状ｆｆｆｉ
を示す平面図およびＢ−Ｂ線断面図を示している。

第４図（ａ）、（ｂ）に示すようにポリシリコン配線層
２とアルミニウム配線？ｊ１との交点に接続されるべき
ＭＯＳトランジスタをリベて活性状態で作成する。１な
わらＭＯ８Ｉ−ランジスタのチャネル領域に拡散層が延
在しない状態ですべてのＭ　ＯＳ　Ｉ−ランジスタを作
成する。

ついでこのＭＯＳトランジスタの構成された半導体基数
１０の表面に絶縁層６を形成し、すべてのＲＯＭ構成素
子であるＭＯＳトランジスタのソース・ドレイン部分に
開孔７を設番ノて電極取り出しを可能とするような構造
を形成する。

ついで、開孔をおおって半導体基板表面全面に導電性配
線層となるアルミニウムまたはアルミニウム合金等をｉ
９！！着する。ついでこの被着された導電性配線層を不
活性化すべきＭＯＳトランジスタの部分にあってはソー
ス・ドレイン間を絶縁層６の表面を延在する形で短絡す
るように残してパターニングする。

これにより第２図（ｃ）、（ｄ）に示すように導電性配
線層８によりソース・ドレインを形成する拡散層３が短
絡されて不活性化されたＭＯＳトランジスタが所定の個
所に存在するＲＯＭが形成される。

なお導電性配線層８の形成は、場合によってはアルミニ
ウム配線Ｆ１１と同一の配線材料を用いて同時に形成す
ることも可能であるが、あらかじめアルミニウム配線層
１を形成した状態で絶縁層６を形成する工程を採用して
いる場合には、独立にＪメこなうこととなる。

このように本発明では素子の不活性化を不純物拡散によ
りおこイ５うのではなく導電性配線層を用いて素子の電
極取り出しのためのコンタクトとコンタクトとを接続づ
るようにし′Ｃ１１５こなっている。

このような工程で素子の不活性化をおこなうようにすれ
ば、マスタースライス方式による半導体装はの製造にさ
いしてパターン変更後の工程が少なくてすむ。

なお上述した実施例においてＲＯＭを構成する場合を例
として示したが、本発明はＲＯＭを含む半導体装置のみ
に限定されるものではなく、また素子としてＭＯＳトラ
ンジスタを用いろ場合のみに限定されるものでもない。

すなわちＭＯＳトランジスタの代わりにダイオードや他
の素子を用いて、これを不活性化する場合にも同様に使
用することが可能である。

（発明の効果〕 以上の通り本発明によれば半導体装置を製造するさいの
最終１稈に近い工程でパターン変更を伴う工程を実施で
きるようにしているため、変更から最終製品の完成まで
の時間を短縮することができる。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明の一実施例による半導体
装置を示す平面図およびＡ−Ａ線断面図、第２図（ａ）
、（ｂ）、（ｃ）、（ｄ）は本発明の一実施例による半
導体装置の製造方法を示す平面図およびＢ　−Ｂｉ！１
ｌｆ１％面図、第３図（ａ）、（ｂ）は従来の半導体装
置の平面図、およびＣ−Ｃ線断面図である。 １・・・アルミニウム配線層、２・・・ポリシリコン配
線層、３・・・拡散層、４・・・グー］・酸化膜、６・
・・絶縁層、７・・・開孔、８・・・導電性配線層、１
０・・・半導体基板。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板と、 この半導体基板上に電気的に分離して形成された複数の
   素子と、 これら複数の素子上に形成され前記複数の素子の電極取
   出しが可能な所定の個所に開孔が設けられた絶縁層と、 この絶縁層上に形成され前記複数の素子の一部を不活性
   にするような所定のパターンの配線層とを備えたことを
   特徴とする半導体装置。 ２、特許請求の範囲第１項記載の装置において、前記複
   数の素子はＭＯＳトランジスタであり、前記配線層の所
   定のパターンは前記ＭＯＳトランジスタのソースとドレ
   イン間を短絡するパターンであることを特徴とする半導
   体装置。 ３、半導体基板に複数の素子を電気的に分離して形成す
   る第１の工程と、前記複数の素子の表面に絶縁層を形成
   し、前記素子の電極取出しを可能にするようにこの絶縁
   層の所定の個所に開孔を設ける第２の工程と、前記開孔
   をおおつて導電性配線層を被着形成する第３の工程と、
   前記配線層を所定のパターンにエッチングして前記素子
   の一部を不活性にする第４の工程とを有することを特徴
   とする半導体装置の製造方法。 ４、特許請求の範囲第３項記載の方法において、前記複
   数の素子はＭＯＳトランジスタであつて、前記第４の工
   程における不活性化が前記ＭＯＳトランジスタのソース
   ・ドレイン間を前記配線層により短絡する工程であるこ
   とを特徴とする半導体装置の製造方法。