JPS62217354A - プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

産業−１−の利用分野 この発明は全般的にブ

【］セッサ、更に具体的に云えば
、アレー・プロセッサの中を通る命令の流れの速磨を高
めることに関する。 側米辺」Ｌ術↓」肌脱 処理条例が厳しくなるにつれて、処理量を一層多くし、
密度を一層高くすること等の要求が強まっている。処理
量を一層多く】る要求が１個のマイクロプロセッサの能
力を越λる１）、多数のプ［ｌセッサを利用して、分Ｖ
ｌｉ処理シスＴムＩ（ｌｌ’ｌ　ｒｉ接続する。こうい
うシステムでは、各々の／「１ｅツサが別々のタスク又
はその一部分を実行して、ゾ［］セセラの間で仕事の負
荷を平等に分ける様にしでいる。プロセッサの間の相ｎ
の連絡は、直列伝送方式及び共通の通信バスの共有によ
って行なわれるのが普通である。 現在のマイクロプロセッサは、マルヂプ［ｌセッサ・シ
ステムの形式がとれる様に１６ハードウエア及びソフト
ウェアの両方のインター

【コックを持っている。この形
式は、サテライト処理（即ら、特殊協働ブ【］セセラを
使うこと）により、又はかなりのＣＦ）　Ｕ時間を正式
には必要とする複雑なタスクからＣＰ　ＩＪを解放する
Ｉ／Ｏブ１−１セツリ゛を使うことによって構成される
。こういう外部知能要求装置は、共通の共有バスだけで
なく、システムのこの他の共有資源（例えば、メモリと
Ｉ／Ｏスペース周辺装置等）についても、主導権の点で
協働（並びに競合）する。こういう場合、資源−東求線
がシステムの１個の構成要素によって左右される様な普
通のマスタ・スレーブ関係よりも、一層衡平イ【ものに
する為に、管理プロｌ−Ｔｌルが必要である。最も一般
的な場合、外部知能要求装置が全部ＣＰ　Ｕであること
があり、この烏合々の資源要求装置が同じ重要性及び能
力を持つ様なマルチプロセッサを持つシステムを形成す
ることがある。 この様にして、システムの共通の資源を共有するＣ　Ｐ
　Ｕの間で機能を全面的に分散することが出来る。この
為、システムの段目は問題を別々のタスクに区分けして
、幾つかのプロセッサの各々が個別に１つ並列にｉｌｌ
即することが出来るようにし、システムの性能及び処理
量を増加することが出来る。この様な形式では、この様
な完全な自蔵式のシステムは、普通はシステム・バスを
介して、並列伝送方式を用いて相りに連絡する。プロセ
ッサの間に適当な接続リンクを設けて、システムの設泪
技術者が、どれがマスクでどれがスレーブであるかを定
めなくてもよい様にする。更に、システム・バスは各々
のプロセッサが非同期的に作用ずることが出来る様にし
、この為同じシス１−ムの中に高速及び低速のマイクロ
プロ）？ツリを取入れることが出来る。マルチプロセッ
サ・システムに於て更に重要な幾つかの点を挙げると、
（１）プロセッサがデータを混合せずに、正しく相η作
用をすることが出来ること、（２）プロセッサがシステ
ムの資源を共有することが出来ること、及び（３）プ［
１セツサの間の同期が保証される様にすることである。 こういう条件を保証する為の普通のメカニズムは、ソフ
トウェア・オペレイティング争システムによって構成さ
れるが、それらは適当なハードウェアの支援を必要とす
る。現在のマイクロプロセッサはセマフォ信号方式の為
の適当な制御ピン及び特殊命令を持っており、これは一
時的に１つのＣＰＵを「システム・マスタ」にする。こ
のシステム・マスクは、資源のある重要な一部分を管理
し、他の全てのプロセッサがこの資源を利用出来ない様
に排除する。この様なハードウェアの支援により、マル
チプロセッサを構成する為の機構となる様なオペレイテ
ィング・システムを開発することが出来る。 マルチプロセッサ−・システムの１つの欠点は、このシ
ステム内の各々のプロセッサがある程度、他の１１］セ
ツ号から独立しで動作することである。 即ち、各々のプロセッサが、残りのマルチプロセッサに
あるソフ］・ウェアとは完全に無関係に作用する内部ソ
フトウェアを持っている。各々のマルブプ［］ｌ？ツサ
がタスク向（）になっている。従って、種々のマルチプ
ロセッサのソフトウェアは関係が′／【＜又はインター
リーブ形でなく、この結果システム内のあるプロセッサ
が遊び時間を持ち、タスクを実行していないと云う点で
、命令の流れの効率が悪い。従って、システムの各々の
プロセッサの遊び時間の長さを最小限にしながら、シス
テム内のプロセッサに対する処理負荷及び命令の流れを
更に容易に分散する様な更に効率のよいシステムに対す
る要望がある。この結果、多数のプロセッサが一緒に合
さって作用して、特定のタスク又は一群のタスクを実行
する。 Ｕｌの要約 こ）で説明する発明は並ケ１強制御／Ｏ動作を持つアレ
ー・プロセッサである。このプロセッサが、アレー内の
命令の流れを制御する類１゛ト指令を発生するマスクと
して作用する制御プロセッサを含む。 複数個のスレーブ節の各々にスレーブ・プロセッサが設
けられる。１つのスレーブ節では、２つのスレーブ・／
Ｏ１２７号が設置ノられている。各々のスレーブ・プロ
セッサは、内部の１組の命令を実行して、伺設されたデ
ータ・メモリに出力する為のアドレスを発生する様に作
用し得る。２つのスレーブ・プロセッサを持つ節では、
１組のＩ／Ｏ命令が供給され、一方のスレーブ・プロセ
ッサがバックグラウンドＩ／Ｏモードで動作し、他方の
データ・プロセッサがフォアグラウンド・データ処理モ
ードで動作することが出来る様にＪる。データ処理モー
ドでは、スレーブ・ブ１１セッザが、順序指令に応答し
て、それと同期して、その命令の組を順次進む。制御プ
ロセラゆからの順序指令に応答して、Ｉ／Ｏモードに入
るが、その中の命令の流れは順序指令とは無関係に行な
われる。データ・メモリが、データを処理するデータ・
プロセッサーとインターフェース接続されると共に、ス
イッヂング装置に対するＩ／Ｏボートともインターフェ
ース接続される。Ｉ／Ｏボートは１つの節で２つのメモ
リだ【」とインターフェース接続される。 この発明並びにその利点が更によく理解される様に、次
に図面について説明する。 実　　施　　例 アレー・プロセッサ 第１図には、この発明のプログラム可能なアレー・プロ
セッサのブロック図が示されている。アレー・プロセッ
サは全体的にデータ・プロセッサ／Ｏ（破線の中に示す
）によって制御される。このデータ・プロセッサが種々
の節にある多数のアレー・プロセッサを制御するが、こ
の発明では１つのアレー・プロセッサだけが示されてい
る。アレー・プロセラ（ｊ−はアレー制御及びシーケン
サ（八Ｃ３）１２を持ち、これがアレー・プロセッサの
マスクとして作用し、その中での命令の流れ−つ　− を制御する。ＡＣ３１２がイの内部にマイクロコード１
４を記憶するＲＯＭにあるプ［１グラムを持っているか
、或いはこの代りにマイク１−ドー１−ドを外部ＲＯＭ
（図面に示してない）に記憶りることが出来る。ＡＣ３
１２であるマスク・シーケンサが、制御バス１８に出力
する為の制御ｌ］−ドの順序を発生する。制御バス１８
が複数個のスレーブ装置とインターフェース接続される
。スレーブ装置はベクトル・アドレス発生器２０ａ乃至
２Ｏｎ、多重通路スイッチ（ＭＰＳ）２２、及びスレー
ブ・データ・プロセッサ２４で構成されている。この実
施例では、図示のスレーブ・データ・プロセッサはベク
トル詐術論理装置（Ａ　Ｌ　Ｕ　＞である。 全てのスレーブＨＩｉ＆及び八Ｃ８１２がパラメータ・
バス２６及び制御バス１８とインターフェース接続され
る。 各々のＶＡＧ２０ａ乃至２Ｏｎは、スレーブ・シーケン
サ２８、ＲＯＭにあるマイク［Ｉ］−ド３０及びアドレ
ス発生器３２ で構成される。各々のＶＡＧ　２０　ａ乃至２０　ｎ　
１．Ｌ、命令を処理して、何段されたデ゛−タ・メモリ
３４ａ　７”Ｊ　’Ｔ　３４　ｎに出力Ｍる為の−ｊ′
ドレスを発生する。 データ・メモリ３４ａ乃至３４ｎの出力がＭＰＳ２２に
人力される。 スレーブ・データ・ブ［］セセラ１ノ４もスレーブ・シ
ー））ン→ｊ３６及びデータ処理部分３８で構成される
。この実施例では、スレーブ・データ・プ１−１セッサ
２４がマイクロヨードを記憶する為に外部ＲＯＭ　４０
とインターフェース接続される。然し、ンイクロ］−ド
がスレーブ・データ・プロセッサ２４内にあるＲＯＭに
あってもよい。 動作に′つい−（説明覆ると、データ・プ［１セツサが
、アレー・プ［１ｔＹツリが遂行１べき特定の機能を）
大定４る。これをマク目ブ目グラム又はマクロ呼出しと
呼び、１１］ツク４２で示す。ブロック４２は、特定の
順序ぐプログラム・メモリ（図に示して′／Ｔい）に入
力されるマク１呼出しの持ち行列を表わす。ＡＣ３１２
はそれを実行する為にマクｎ　ｌＴｈ１”出しを取出す
様に作用し得る。 速いフーリエ変換（Ｆ　Ｉ−’Ｔ　）を遂行すると云う
　１１一 様り多数の責なるタスクを八Ｃ８１２によ−）で実行リ
−ることが出来る。特定のタスクが、マク１１呼出しの
パラメータを定める指令パラメータ・リスト（ＣＰＬ）
によって定められる。ＡＣ３１２がＣＰｌ−にあるパラ
メータを用いτタスクを遂行１ノ、パラメータは必要に
応じてアレー・ブ【−ルッ）Ｉ内に分散される。 ＡＣ３１２は、制御バス１８にある順序の制御信号を出
力することにＪ、す、１ｚｊ定のタスクを実行する。こ
の時、各々のＶ　Ａ　Ｇ　２０　ａ　７’Ｊ　〒２０　
ｎが、ＡＣ３１２からそれに対して供給された制御信号
に応答して、１絹の内部命令を順次進め、人々のデータ
・メモリ３４　ａ乃〒３４ｒ）に人力覆る為の対応４る
アドレスを梵牛でる。史に、スレーブ・データ・プ［］
セッＩＪ２４及びＭＰＳ２２は、ＡＣ３１２からの特定
の制御１８号によって構成される。 この動作は同期していて、Ｖ　Ａ　Ｇ　２０　ａ乃至２
０ｎによって実行される各々の命令に対し、メ干り３４
ａ乃至３４ｎからｆ−夕を受取るか又はぞれに対してデ
ータを入力する様な特定のスイッチの形式がＭ　ｌ）　
Ｓ　２２によって定められる。この時、このデータはス
レーブ・データ・プロセッサ２４に出力することが出来
る。 例えば、２つのデータ・ワードに対する論理オア機能を
遂行づることが望ましいことがある。一方のデータ・ワ
ードをデータ・メｔす３４ａに記憶し、もう一方をデー
タ・メモリ３４ｂに配憶する。１つの命令で、両方のｆ
−タ・ワードを夫々のデータ・メモリ３４ａ、３４ｂか
らスレーブ・ｆ−タ・プロセッサ２４の２つの入力に出
力することが出来る。この命令の間、スレーブ・データ
・プロ１．？ツ（ｊ２４は論理１７機能を遂行する様に
制御され、その出力に結果を発生でる。希望によっては
、この結果は他のデータ中メモリ３４Ｇ乃〒３４ｎの内
の１つに記憶覆ることが出来る。従って、１つの命令で
、データがメモリから取出され、す１即され、メモリに
記憶される。ＡＣ３１２及び種々のスレーブ装＠２０ａ
乃至２Ｏｎに於ける実際の命令の流れの訂しい例を復で
説明する。 第２図には、この発明の特定の実施例の更に詳しいブ［
１ツク図／１＜示されている。第２図の実施例では、Ｖ
ＡＧ　２０　ａ乃至２０「１が平常Ｌ−ド、強制御／Ｏ
モード及びサイクル・スｆ−ル・Ｌ−ドで動作する。強
制御／Ｏモード及び１Ｊイクル・スチール・モードは後
で詳しく説明する。 ＡＣ３１２がアドレス・バス４８を介１）Ｃ１外部メモ
リに記憶されているマイクロニ】−ド１４とインターフ
ェース接続され、特定のマイクロコード命令をアドレス
する。マイク［］−］１−ド命は、バス５ｏを介して八
Ｃ３１２に対して出力される、ＡＣ３１２に対するＯ　
ｐ二１−ド命令と、制御バス１８に出力される制御ワー
ドとで構成される。Ｏｐコードは１２ヒツ１−の長さで
あり、バス５０を１２ビット幅にすることが必要である
。制御バス１８に接続された各々のスレーブ装置が、制
御ワード中の別々のビット番号と関連している。従って
、制御ワードの長さは八Ｃ８１２によって制御されるス
レーブ装置の数並びにそれを制御するのに必要なビット
数に関係する。この実施例では、Ｖ　Ａ　Ｇ及びスレー
ブ・データ・プロセッサが３ビット制御］−ドを必要と
し、ＭＰＳ２２が５ピッ１−制御］−ドを必要どする。 ＶＡＧ５２及びＶＡＧ５４が強制御／Ｏ動作の為の組合
された１対どして設けられており、夫々ＶΔ０１ａ及び
ＶＡＧｌ　ｂと記しである。ＶＡＧ５２及び５４が相互
接続バス５６を介して、制御バス１８の共通の３ビツト
に接続される。ＶＡＧ５２がマイクロコード記憶ＲＯＭ
５８にインターフェース接続され、Ｖ　Ａ　Ｇ　５４が
マイクロコード記憶ＲＯＭ６０とインターフェース接続
される。 ”　Ｖ　Ａ　Ｇ　３　”と記したＶ　Ａ　Ｇ　６２が、
制御バス１８及びマイクロコード記憶ＲＯＭ６４とイン
ターフェース接続される。“ＶΔＧ　４　ａ　”と記し
たＶＡＧ６６及び’ＶＡＧ４ｂ”と記したＶＡＧ６８が
、サイクル・スチール動作を遂行する様に動作が組合さ
れ、相互接続バス７０を介して制御バス１８の３ビツト
とインターフェース接続される。 ＶＡＧ６６がマイクロコード記憶ＲＯＭ７２どインター
フェース接続され、ＶΔＧ　６　Ｂがマイクロコード記
憶ＲＯＭ７４とインターフェース接続される。ＶＡＧ５
２，５４の強制御／Ｏ動作は後で更に詳しく説明する。 ＶＡＧ５２がデータ・メモリ７６に人力するアドレスを
発生し、このメモリの出力がバス７８を介してＭＰＳ２
２とインターフェース接続される。 同様に、ＶＡＧ５４がデータ・メモリ８０に入力するア
ドレスを発生し、このメモリの出力が両方向バス８２を
介してＭＰＳ２２とインターフェース接続される。ＶＡ
Ｇ６２がデータ・メモリ８４に入力するアドレスを発生
し、このメモリの出力が両方向バス８６を介してＭＰＳ
　２２とインターフェース接続される。 ＶＡＧ６６．６８は、共通データ・メモリ８８に出力さ
れるアドレスを発生ずる様に作用することが出来、この
メモリの出力が両方向バス９０を介してＭＰＳ２２とイ
ンターフェース接続される。 更に、バス９０が補助表示装置１ｉ１９２の人力とイン
ターフェース接続される。 パラメータ・バス２６がＡＣ３１２及びＶ　Ａ　Ｇ６２
．６６．６８と直接的にインターフェース接続されると
共に、ＭＰＳスイッヂ２２とインターフェース接続され
る。パラメータ・バス２６がＭＰＳ２２を介してＶＡＧ
５２．５４と間接的にインターフェース接続される。こ
れは、データ・バス７８を側路バス９４を介してＶＡＧ
５０のパラメータ・バス入力に接続し、両方向バス８２
を側路バス９６を介してＶＡＧ５４のパラメータ・バス
入力と接続することによって行なわれる。ＭＰ８２２が
このモードに構成された時、パラメータバス２６は実効
的にＶＡＧ５２，５４に入力し、ＶΔＧ６２，６６．６
８の場合と同じ形で動作する。 外部データ入力装置９８がＭＰＳスイッチ２２とインタ
ーフェース接続され、アレー・プロセッサ゛にデータを
入力することが出来る様にする。後で強制御／Ｏ動作に
ついて説明するが、このデータはデータ・メモリ７６又
はデータ・メモリ８０の何れかに入力するものである。 データ転送を容易にする為、Ｖ　Ａ　Ｇ　５２及びＶＡ
Ｇ５４の両方とインターフェース接続されたハンドシェ
イク線１ＯＯが設けられている。同様に、補助表小装置
９２がハンドシェイク線／Ｏ２を介しＴＶΔＧ６Ｂとイ
ンターフェース接続されている。スレーブ・データ・プ
ロセッサ２４は、以下Ｖ　Ａ　Ｌ　ＬＪ　２４と呼ぶベ
クトル算術論理装置（ＶＡＩＵ）を利用している。 タスク制御部分／Ｏ４が破線によって囲まれており、”
　Ｖ　Ａ　Ｇ　２　ａ　”と示したＶＡＧ／Ｏ６及び“
’ＶＡＧ２ｂ”と配したＶ　Ａ　Ｇ　／Ｏ８で構成され
ている。指令パラメータ・リスト（ＣＰ　Ｌ　）を記憶
するプログラム・メモリＩ／Ｏを設（」、バッファ制御
装置１１２がデータ・プロセッサ−／Ｏにインターフェ
ース接続されると共に、システム・バス１１３を介して
システム・データとインターフェース接続される。バッ
ファ制御装闘１１２は、制御線１１５に受取った信号に
応答して、データ・バス１１４に対するデータ転送を行
なうのに必要な全ての制御作用を行なう。バッファ制御
装置が、アドレス・バス１１６を介してアドレスするこ
とが出来る内部先入れ先出しレジスタ（Ｐ　Ｉ　ＦＣ）
にデータを記憶する。アドレス・バス１１６がＶＡＧ／
Ｏ６．／Ｏ８のアドレス出力に共通に接続され−Ｃいる
。テ゛−タ・バス１１４がＶＡＧ／Ｏ６．／Ｏ８の両方
にデータを入力づる。ブ１］グラム・メ七りＩ／ＯがＶ
ＡＧ／Ｏ６．／Ｏ８から７ドレスを受取る。ｉｌＩす御
バス１８が３ビツト相互接続バス１１８により、ＶＡＧ
／Ｏ６．／Ｏ８の両方とインターフェース接続される。 ＶＡＧ／Ｏ６゜／Ｏ８は、サイクル・スヂール・ｔ−ド
で組合さ７、＞−Ｃ動作Ｊるが、後で説明する。 動作について説明すると、最初にＣ［〕１−をデータ・
プ［１セツリによってシスデｌ＼・バス１１３からブ１
１グラム・メモリＩ／Ｏに［］−ドし、別々のタスクの
持ち行ＴＪ＋１に構成覆る。ＡＣ３１２がプログラム・
メｔりを監視し、これらのタスクを逐次的に実行する。 八Ｃ８１２は、ＶＡＧｌｏｅに対づる適切な制御ワード
を発生し−Ｃ１プログラノ、・メ七りＩ／Ｏをアドレス
し、バス１１４にデータを出力づることにより、所定の
タスクを開始Ｊ−る。 同時に、Ｍ　ｌ）　Ｓ　２２がデータ・バス１１４をパ
ラメータ・バス２６と相旬接続（Ｊイ）の（３二適切な
制御ワードを受取る。これにＪ、−）−（△に　Ｓ　１
２がタスク内の最初の７■−稈を定める適切なパ゛ノメ
ータをブ［−１グラｌトメ七りＩ／Ｏから受取ることが
出来る。 次にＡＣ３１２か、イの１１竹を適切に開始しＨつ同期
させる為に、制御バス１８を介して適切な開始］−ドを
送出すことにより、残りのＶ　Ａ　Ｇ　５２　。 ５４．６２．６６．６８の動作を開始りる。その後、パ
ラメータがＭ　ｌ）　Ｓ　２２及び側路バス９４゜９６
を介して、パラメータ・バス２６からＶＡＧ６２．６６
．６８及びＶＡＧ５２．５４に１コードされる。初期パ
ラメータは、通常の処理ルーチンに必要な定数等である
。 システム内の各々のＶ　Ａ　Ｇは特定のルーチンを実行
する内部ソフトウェアを持っており、その各々は同じ内
部ソフ１〜つ］−７を持−）′ｃいる。八Ｃ８１２がそ
の内部の特定の開始アドレスにＶ　Ａ　（’３を初ｌｖ
１設定する。次にＡＣ８１２が内部ルーチンに順次進み
、これによってマイクロコード記憶装置１４がアドレス
されて、制御バス１８に制御Ｉソリドを出カリ−る。こ
れらの制御ワードにより、それに接続され１こＶ　Ａ　
Ｇが内部命令を順次進む。これらの命令により、ＭＰＳ
２２にデータを出力し、又はそれからＹ−夕を受取る為
に、関連したデータ・メ［りをアドレスする為のアドレ
スが発生される。次にＭＰＳ２２が選ばれたデータ・メ
モリの出力をデータ処理の為にＶＡＩＬＪ２４にインタ
ーフ１−ス接続覆る。命令の流れの具体的な例は後で説
明する。 Ａ　Ｃ８１２Ｇ、：於ｃＪル命令の流れ及びＶＡＧ５２
゜５４．６２．６６．６８に於ける命令の流れが同期し
ていて、ＡＣ８１２がＶＡＧに於ける命令の流れを制御
する為の順序制御作用をすることを理解することが重要
である。例えば、１つの命令コードはＶＡＧ５２がメモ
リをアドレスして、１つのデータ・ワードをＶΔ１．、
　ＬＪ　２４の一方の入力に出力し、ＶＡＧ６２がｆ−
タ・メモリ８４をアドレスして、ＶＡＩＵ２４の２番目
の入力に入力する為の２番目データ・ワードを出力する
ことを要求づることがある。同じクロック・サイクルで
、Ｖ　Ａ　Ｑ　６２　Ｇ、ｔ　Ｖ　Ａ　１．、　ｔＪ　
２４　＋７）出力／ｌ’　Ｉ’ｓ　（１１結’ｊ３　ヲ
ーｊ’−タ・メモリ８４に書込む様に制６１１される。 従って、種々のＶＡＧの命令はインターリ−Ｊ形である
が、特定のタスクを実行する１絹の命令として、非同期
的に作用する。これは、バックグラウンド・タスクが他
のプロセッサ装置によって実行され、各々のバックグラ
ウンド・タスクがフォラフグラウンド・タスクとは別個
で別異である様な分散システムと区別すべきである。 アレー制御装置及びシーケンサ 第３図にはＡＣ３１２の簡略ブロック図が示されている
。パラメータ・バス２６が多重人力マルチプレクリ１３
０に入力され、このマルチプレクサの出力が８×１６レ
ジスタ・ファイル１３２に入力される。マルチプレクサ
１３０の出力はレジスタ１３４の入力にも接続され、こ
のレジスタの出力が２人力マルチプレクサ１３６の一方
の入力に接続される。レジスタ・ファイル１３２の出力
もマルチプレクリ１３６に入力される。マルチプレクサ
１３６の出力がバッファ１３８を介してパラメータ・バ
スに接続される。レジスタ・ファイル１３２は、パラメ
ータ・バスから受取ったパラメータを記憶する様に作用
し得る。 レジスタ・フッアイル１３２の出力が３人力マルヂプレ
クリ１４０に入力され、このマルチプレクリ〜の出力が
１６Ｘ１６データ・スタック１４２に接続される。デー
タ・スタック１４２の出力がマルチプレクサ１３０の１
つの入力と４人力マルチプレク（Ｊ　１４４の１つの入
力に入力される。マルチプレクサ１４４の出力がアドレ
ス・バス４８に接続されると共に、プログラム・カウン
タ（ＰＣ＞１４６の入力にも接続されている。マルチプ
レクサ１４４からは１６ビツトが出力され、その内の１
１個がＰｃ１４６に入力され、且つその全部が外部マイ
クロコード・メモリ１４に入力する為にアドレス・バス
４８に出力される。更に、多重マイクロコード・メモリ
を利用し、マルチプレクサ１４４から出力される３ピツ
１〜をチップ選択動作の為にデコード回路１４８に入力
することが出来る。 Ｐ　Ｃ１４６の出力がインフレメン１−回路１５０を介
してマルチプレクサ１４４０Å力にループ状に戻ると共
に、内部命令ＲＯＭ１５２にも入力される。インクレメ
ント回路１５０の出力はマルチプレクサ１４０の１つの
入力にも入力され、データ・スタック１４２に人力され
る。命令ＲＯＭ１５２は、制御ワードを制御バス１８に
出力すると共に、ＡＣ３１２の内部で使う為のＯｐａ＋
−ドをも出力する様に作用し得る。Ｏｐ］−ドが２人力
マルチプレクサｊ　１５４に入力され、このマルチプレ
クサの出力が命令レジスタ・デフ−１回路１６６に入力
される。命令レジスタ・デフ−１回路１６６が、ＡＣ３
１２を制御する為の全てのマイクロコード命令を供給す
る。マルチプレクサ１５４はＯｐコード・バス５０を介
して、外部マイクロコード・メモリ１４から出力される
Ｏ　ｐコードをも受取る。 命令ＲＯＭ１５２は、外部マイクロコード命令ＲＯＭ１
４とは対照的に、内部命令ＲＯＭである。 １つのモードでは、マルチプレクサ１５４は、制御バス
１８を外部メモリとインターフェース接続して、外部メ
モリ１４からＯｐ］−ド情報だ（：Ｊを受取る様に制御
される。２番目のモードでは、命令が内部命令ＲＯＭ１
５２に記憶され、それから制御バス１８に出力される。 八Ｃ８１２で仙の雑多な処理を遂行する為、この他の回
路が設けられている。論理装置１５８は、算術論理装置
（Ａ　Ｌ　Ｕ　）の様な任意の形式の論理回路であって
よいが、それを設けて、レジスタ・ファイル１３２の出
力及び定数を受取る。論理装置１５８は、レジスタ・フ
ァイル１３２に記憶する為、マルチプレクサ１３０の入
力に出力する為の希望する任意の形式の論理作用を行な
う。レジスタ・ファイル１３２の出力がループ・カウン
タ１６０にも入力され、数値をインクレメント又はデク
リメントする。この値の出力が、レジスタ・ファイル１
３２に記憶する為、マルチプレクサ１３００Å力に接続
される。加算器１６２の一方の入力をレジスタ・ファイ
ル１３２の出力に接続し、他方の入力をマルチプレクサ
１６４の出力に接続する。マルチプレクサ１６４は←ト
々の定数を選択する。加算器１６２の出力が、ンル′ｆ
／゛１ノクサ１３０の１つの入力とマルチプレクサ−１
４０の１つの入力の両方に入力される。 バス４８にマイクロコード・アドレスを発生すると共に
ＰＣｌ４６にこのアドレスを入力するマルチプレクサ１
４４は、その別の入力がレジスタ・ファイル１３２の出
力及び加締器１６２の出力に接続されている。雑多の回
路が、ループ動作及びブランヂ動作の様な処理を行なう
。Ｉ／Ｏインターフェース１６６を設けて、ＡＣ３１２
を種々の外部装置とインターフェース接続出来る様にす
る。これによってＡＣ３１２をその外部の伯の装置とイ
ンターフェース接続して、アレー・ブロセッザの動作を
高めることが出来る。 ベクトノし二２下Ｌ／７１１石 第４図には、ＶＡＧ２０ａ乃至２０Ｇ（７）簡略ブロッ
ク図が示されている。制御バス１８がシーケンサ１７０
に入力され、シーケンサの出力がマルチプレクサ１７２
の１つの入力に入力される。マルブブレクリ１７２がブ
１］グラム・カウンタ（１）Ｃ）１７４に供給１ノ、こ
のカウンタの出力が命令ＲＯＭ１７６に接続される。更
に１）Ｃ１７４の出力がシーケンリ−１７０に人力され
る。シーケンけ１７０にはブランチ・ファイル１７８が
あり、これはＹ定数のブランチ・アドレスを持ってい−
Ｃ１１）Ｃ１７４にあるアドレスにより、マルチブレク
リ１７２に対し−（ブランチ・アドレスが出力される様
にＪる。 命令ＲＯＭ１７６の出力がマルチブレク１Ｊ１８０に接
続され、このマルヂプレク１Ｊ−の出力が命令１ノジス
タ・デ二１−ド回路１８２に接続される。動作について
説明すると、ＰＣＩ　７４のアドレス出力が、デニ１−
ド回路１８２に出力する為、ＲＯＭ１７６から予定の命
令を選択づる。これによって実行り−る為のマイク［１
］−ド命令が得られる。この代りに、シーク−ンリの出
力を線１８４を介して外部マイク１」二１−ドＲＯＭ（
図面に示しでない）に出力することが出来る。ＲＯＭか
ら出力された命令＝１−ドが、線１８６を介して、マル
チプレクリ−１８０の他りの人力に人力される９、（了
の動作モードでは、マルチブレクリ１８０１．１、内部
［り０Ｍ１７６の代りに、外部１’＜　ＯＭからの出力
を選択りる様に制御される。 動作を開始しＵ　Ｉ〕ＣＩ　７４　Ｍ初期値を供給Ｊる
為、パラメータ・バス２６がζフルヂプレクリー１７２
の他方の人力に人力される。開始制御］−ドが八Ｃ８１
２から制御バス１８を介して供給され、この値の１２ピ
ツ１〜をＰＣＩ７４に人力する。残りの４ビットがモー
ド・レジスタ（図面に示しでない）に人力される。モー
ド・レジスタは、ｆｌｏ、プログラム・メ七りからのデ
ータの検索等の様な神々の七−ドに利用される。その後
、ＡＣ３１２の適当な制御にＪ：ってこの数値を歩進し
、ブランチ・ファイル１７８にある選ばれた１つのブラ
ンチ・アドレス又はぞのイ１ハのＩ本能に１ランチ１−
ることが出来るが、これは後で説明づる。 パラメータ・バス２６がバッフ７７１８８を介してマル
チブレクリ１９０の１゛つの人力に１８続され、このマ
ルチブレクリの出力がレジスタ１９２に八力される。レ
ジスタ１９２の出力がバッファ１９４を介１ノでパラメ
ータ・バス２６に入力されると共に、多重入力マルチブ
レクリ１９６の１つの入力に人力される。マルチブレク
リ１９６の出力がＡ　Ｌ　Ｕ　１９８の１つの人力に入
力され、Δｌ−ｔＪの出力がマルチブレクリ２００の１
つの入力に入力される。マルチプレクサ２００の出力が
パラメータ・レジスタ・ノフイル２０２に入力され、パ
ラメータ・バス２６から受取ったパラメータを記憶Ｊる
。△１．．．　Ｕ　１９８の出力はピッ１−反転回路２
０６をし通ってマルチブレクリ−２００の人力に送られ
る。ＡｉＵ１９８の他方の人力がマルチプレクサ２０８
の出力に接続され、このマルチプレクサの両方の人力が
レジスタ・ファイル２０２の種々の出力に接続される。 パラメータ・１ノジスタ・ファイル２０２の２つの別々
の出力に接続された２つの入力を有する加算器２／Ｏ．
２１２が設けられていて、その出力がマルチプレクサ２
００の２つの別々の人力に接続される。マルチプレクサ
１９６は残りの３′つの人力を持ち、その内の２つがパ
ラメータ・レジスタ・ファーイル２０２の種々の出力に
接続され、残り１つが１テ゛ツ１〜反転回路２１４を介
して、パラメータ・レジスタ・フッ・イル２０２の出力
に接続される。マルチブレクリ２１６を設けて、パラメ
ータ・レジスタ・ファイル２０２からの２つの出力を受
取ると共に、夫々のデータ・メモリ３４ａ乃至３４ｎに
対しＣメ七り・アドレスを出力する。 動作について説明すると、命令ＲＯＭ　１７６　ｈｌら
デコード回路１８２に適切な命令を出１ノすることによ
り、特定の処理Ｔ稈を実行づ−ることが出来る。ループ
動作、ブランチ動作等の様な種々の処理動作を実行しＴ
　、データ・メｔす３４ａ乃至３４ｎに適切なアドレス
を出力Ｊることが出来る。 更に、Ｉ　／　Ｏｌ、ＩＩ　ｍ装置２１８を設けて、読
取／書込み信号の様な、データ・メモリを制御する適切
な外部制御信号を出力する。従って、ＶＡＧは、関連し
た１つのメモリ３４ａ乃至３４ｒ）にある特定のメモリ
位置をアドレスする為のアドレスを発生するのに必要な
全ての動作を行なう。八Ｃ８１２は、八Ｃ８が命令ＲＯ
Ｍ１７６に記憶されているプログラムを順次進める為の
順序制御をしさえすればよい。−ｆＥ’１Ｐｃ１７４が
ＶＡＧに対する適切な出発４：Ｉ　Ｅに初期設定される
と、その後、このプログラムは、単にＶＡＧの制御入力
に歩進制御を加えることにより、順次進め又は歩進する
ことが出来る。アレー・プロセッサにある各々のＶＡＧ
は同一のプログラミングを持っていて、適切な初期設定
アドレスしか必要としない。−ロ初期設定されると、単
に順序制御を加えることにより、各々のＶＡＧにあるプ
ログラム全体を開始アドレスから歩進して行くことが出
来る。更に、必要に応じて、選ばれたＶＡＧを他のルー
チンに初期設定することが出来る。 スレーブ・データ・プロセッサ 第５図にはスレーブ・データ・プロセッサ又はＶＡＩＵ
２４の回路図が示されており、その中の若干の機能的な
回路が示されている。ＶＡＩＵは利用される１形式のデ
ータ処理装置に過ぎず、この発明にはこの伯の回路を使
うことが出来ることっで遂行される若干の機能は、粋術
論理装置△ＬＵ　）　、）Ｔ）算器部分及び加算器／減
算器部分の機能である。各々の部分がそれに関連した種
々のファイル及びレジスタの入力及び出力と個別にイン
ターフェース接続されている。掛算器部分は掛算器ファ
イル２２０１掛算器２２２及びシフ１−／選択部２２４
で形成される。加算／減算部分は加算器／減算器回路２
２６、八人力レジスタ２２８及びＢ入力レジスタ２３０
で作られてい−Ｃ１出力がシフｈ　／選択回路２３２を
通る。Ａ１１１部分はＡＬＬＪファイル２３４及びＡ　
Ｌ　Ｕ回路２３６で構成される。 入力ポートがＡ、Ｂ、Ｃと記されていて、１６ビツ１−
のデータ・バスで構成されており、Ａ及びＢポートは入
力機能にも出力機能にも選択され、Ｃボートは入力ポー
トとしてだけ選択される。Ａ。 Ｂ及びＣボートが、夫々マルチプレクサ２３８゜２４０
により、掛算器ファイル２２０のＡ及びＢ入力に対する
入力として選ばれる。マルチプレク（Ｊ−２３８が、Ａ
ボート、ＡＩ　Ｕ２３６の出力及び加算／減算部分にあ
るシフト／選択回路２３２の出力の中から、入力を選択
する。マルチプレクサ２４０が８及びＣ人力ボートの間
、並びにＡＬＵ２３６の出力ど掛算器部分のシフト／選
択回路２２４の出力の間で選択する。マルチプレクサ２
３８．２４０から受取った入力が掛算器ファイル２２０
で処理され、掛算器２２２がそれに作用して、その結果
をシフト／選択回路２２４で処即し、全体的な乗算を行
なう。乗算にはブース・アルゴリズムを利用する。 制御バス１８がシーケンサ２４２の入力となり、シーケ
ンサの出力がマルチプレクサ２４６を介してプログラム
・カウンタ（ＰＣ）２４４に入力され、マイクロ制ｔｌ
ｌＲＯＭ４０　（図に示してない）に対して命令アドレ
スを出力する。マイクロ制御ＲＯＭ４０から出力される
命令が命令デコード及びレジスタ２４８に入力されると
共に、マルチプレクサ２４６を介してＰＣ２４４にも人
力される。 第５図のＶ　Ａ　Ｌ　ＬＪ　２４は、制御バス１８に供
給された指令どマイクｕ　ｌｌ１ｌ　ＩＩＩ　ＩＩ　Ｏ
Ｍ　４０に記憶されている内部ソフトウェアの両方の制
御のもとに、種々の算術動作を遂行する。更に、八うメ
ータ・バスからＭＰＳ２２を介してＶＡＩＵ２４にパラ
メータを入れることが出来る。Ｖ　Ａ　Ｌ　Ｕ　２４の
動作は、１９８４年１２月３日に出願された係属中の米
国特許出願通し番号箱６７７．１５３号に更に詳しく記
載されている。スレーブＡＣ３１２によって制御される
命令の流れに従って、データを受取り、このデータに対
して予め限定された論理操作を行ない、データをＭＰＳ
２２に戻す様に作用し得る任意の形式のデータ・プロセ
ッサを利用することが出来るが、Ｖ　Ａ　Ｌ　Ｕの代り
に、固定組合せ論理回路を利用してもよい。スレーブ・
データ・プロセッサ２４が再構成し得ること又はＡＣ３
１２によって「スレーブ」にすることが出来ることは必
要ではない。スレーブφデータ・プロセッサ２４が遂行
する特定の動作は、主に特定の用途に関係する。 Ｖ　Ａ　Ｌ　Ｕ　２４がパラメータ・バス２６とインタ
−フ■−ス接続されることが示されている。然し、パラ
メータ・バス２６が実際にはＶＡＧ５２又は５４の何れ
かを介しＣ１Ｖ　Ａ　１．　ＬＪ　２４ど間接的にのみ
インターフェース接続されている。パラメータは、デー
タ・メ七り７６又は８０に記憶する為、Ｍ　［）Ｓ　２
２を介してバス７８又は８２に入力される。この時、Ｖ
ＡＧ５２又は５４は△データ・ポー１〜を介してパラメ
ータをＶ　Ａ　Ｌ　Ｕ　２４に転送する様に制御される
。そこでパラメータが初１９′ｌ設定の為に利用される
。 Ｌ１１久光乙Ｊ 第６図には、ＭＰＳ２２の一部分の簡略ブロック図が示
されている。好ましい実施例では、ＭＰ８２２が１６ビ
ツト・ワードに用いられていて、４つの４ピツ１〜部分
の各々に対して１つずつの４つの部分に分割されている
。ＭＰＳ２２が６つのプロセッサ・ボー１〜及び６つの
メモリ・ボートを持っており、これらのプロセッサ及び
メ土り・ポー１へは両方向ぐある。第６図に示すＭＰＳ
２２の４ピツ１〜部分が、行及び列に分けた特定の接続
パターンを記憶りる接続レジスタ・ツノ・イル２５０を
Ｉ青っている。６本の両ｈ　ｔｉｌｌ　４　Ｌ’、ツ１
〜線２５２がメモリ・ボー１〜と６×６交魚スイツｆ２
５４の間にインターフェース接続されている。６つの４
ヒツ１へ・バス２５６が６個のプロセッサ・ポートと６
×６交点スイッチ２５７０間にインターフ１−ス接続さ
れている。交点スイッチ２５４．２５７にある各点は４
ビツトで構成される。 交点スイッチ２５４がバッファ２５８の人力に接続され
、このバッファの出力が６つの４ピツ１〜・バス２５６
に接続されており、交点スイッチ２５７がバッフ１２６
ｏに入力され、このバッファの出力が６つの４ビツト・
バス２５２に接続されている。バッファ２６０は、６本
の１ビツト出力付能線２６４に接続されＩこ出力何部回
路２６２ににって何曲される。 接続レジスタ・ファイル２５０は、レジスタ・ファイル
２５０の所定の行に対する接続パターンを記憶づ−る為
、１行の６個の４ビツト・ワードが現在接続レジスタ２
６６に出力される様に構成ざれでいる。各々の４ビツト
・ワードが、６個の４から１２へのデコーダ２６８のバ
ンクに入力され、このデコーダが６本の１２ビツト・デ
コード線を出カリ−る。１２本のデコード線の内の３木
が交点スイッチ２５４に入力される。各々の交点スイッ
チ２５４．２５７に入力される３６木のデコード線が、
接続パターンを決定する。従って、レジスタ・ファイル
２５０の特定の行にある６個の４ピッ１−・ワードが、
特定の接続パターンを決定する。 パラメータ・バス２６とインターフ１−ス接続される様
に、命令レジスタ及びデ］−ド回路２７０を設けるが、
これは遂行される特定の動作を決定する為に、５個の情
報ピッ１〜を必要とづる。ＭＰＳ２２は処理をせず、接
続パターンをレジスタ・ファイルに記憶り゛るど共に、
ぞれから出力することが出来る様に１６だｌＪである。 ＡＣ３１２から受取った指令は木質的に特定の行及び列
（１つ又は複数）を指示する。接続パターンは後で更に
詳しく説明する。 レジスタ・−ファイル２５０にはパラメータ・バス２６
からデータ・レジスタ２７２を介してロードされるが、
このレジスタは一度に１ビツトを入力Ｊる。パラメータ
・バスが１６ピツ１−の長さであるから、第６図に示す
各々の部分には、パラメータ・バス２６にある各々のデ
ータ・ワードの内の４ビツトだ

【プがロードされる。こ
の代りに、接続レジスタ・ファイル２５０の各々の）１
１にある４ビツトの各々をマルチプレク＋＋２７４を介
してパラメータ・バス１８に出力することが出来る。 命令の流れの例 第７図には、第１図のアレー・プ［１セツサの簡略ブロ
ック図が示されており、３つのＶＡＧ２０ａ乃至２０ｃ
と３つのデータ・メモリ３４ａ乃至３４Ｇが示されてい
る。スレーブ・データ・プロセッサ２４にはＶＡＩＵが
用いられている。第７図の実施例を利用して、アレー・
プ［］セセラが、表１に示す２つの８ワード・ベクトル
のベクトル加算を遂行する為に利用される、アレー・プ
ロセッサの簡単な例を説明する。２つのへカベク１〜ル
・オペランドがデータ・メ１す３４ａ及び３４Ｃのアド
レスＯ乃至７に記憶され−Ｃいる。合成和ベクトルはメ
モリ３４ｂに書込む。読取及び書込み動作が３つのＶＡ
Ｇ２８ａ乃至２８Ｇによって制御される。 表　　　　　　１ ベタ１〜ル加算 ５　　５　　５　　　Ａ ６　　６　　６　　　Ｃ ７７７「 メモリ３４ａ乃至３４Ｇは２つの静止形ＲＡＭ（ＳＲＡ
Ｍ）で構成され、１６個のデータ・ピッ１〜に対してこ
れらが必要である。Ｖ　Ａ　Ｌ　Ｕ　２４は内部の制御
ＲＯＭを持っていないので、この装置は外部制御メモリ
４０を利用する。この外部制御メ七りは、６４ピツ１〜
のマイク［］命令ワードを構成づる為に８個のＳ　ＲＡ
　Ｍで構成されでいる。ＭＰＳ２２は、こういう余分の
加算を行く【うｉζ１に、ＡＣ８によって必要なデータ
通路の接続が作られる。ＭＰＳ２２は４つのメモリ・ボ
ートＭ１乃至Ｍ４及び３つのプロセッサ・ボー１−　Ｐ
　／ｌ乃至Ｒ６を持っている。パラメータ・バス２６が
ＭＰＳ２２に接続データを入力する為のデータ入力（Ｂ
）に入力すると共に、Ｍ１人力にも接続され、ＶＡＬ　
Ｕ　２４にデータを間接的に入力することが出来る様に
する。Ｖ　Ａ　Ｌ　Ｕ　２４がデータを受取る△。 Ｂ及びＣボー１〜を持っている。Ａ及びＢポートは両方
向であり、Ｃボートは一方向である。パラメータ・バス
２６をＭＰＳ２２のＨ４ポー１へに接続したことにより
、Ｖ　Ａ　Ｌ　Ｕ　２４をそのデータボーｈ　Ａによっ
てマクロプログラム開始アドレスに初期設定することが
出来る。 表２に示す様な４つの異なる接続を持つ接続レジスタ・
ファイルをロードすることにより、ＭＰ８２２は必要な
データ通路の接続が構成される。 表２で、接続レジスタ・ファイルは６列及び６行を持っ
ている。第１行は初期設定パターンを含んでおり、Ｈ４
がＰ／Ｉに接続され、Ｖ　Ａ　ｌ−Ｕ　２４を初期設定
１′ることが出来る様にする。第２行のＲ２では、メモ
リ・ボートＭ１．Ｍ３が夫々プロセッサ・ボー１〜Ｐ４
．Ｒ６に接続され、メモリ３４ａ、３４ｃをＶＡＬｔＪ
２４（７）Ａ及びＢボートに接続することが出来る様に
する。プロセッサ・ボートＰ５がメモリ・ボートＭ２に
接続され、ＶＡＬＵ２４のＢボー１〜をデータ・メモリ
３４ｂに接続出来る様にする。表２は、レジスタ・ファ
イルに４ビツト・データを書込むのに必要な指令コード
をも示している。 表　　　　　２ Ｐｉ　　　Ｒ２Ｒ３Ｐｉｔ　　　　　　Ｐｈ　　　　　
　Ｐ（ｉＲＩ　　Ｘ　　Ｘ　　ＸＨ４ＰＰ４　　　Ｘ　
　　　ＸＲ２ｘ　　ｘ　　ｘ　　ＨＩＰＰ４　　Ｐ５Ｐ
Ｈ２Ｈ３ＰＰ６Ｒ３ｘｘｘｘ　　　　　　　ｘ　　　　
　　　ｘＲ４ｘ　　　ｘ　　　ｘ　　　　ｘ　　　　　
　　ｘ　　　　　　　ｘ１１５ｘｘｘｘ　　　　　　　
ｘ　　　　　　　ｘＲ６ｘｘｘｘ　　　　　　　ｘ　　
　　　　　ｘＨＰＳ　　１　　　　　　コ　　−　　ζ
Ｃ１，Ｒ接続レジスタ・ファイルをクリアＰＴＩ　　　
行１を指示 稠旧、１４　　フィールドＰ４に０／Ｏ０を書込むＰＴ
２　　　行２を指示 ＷＲ４，ＩＩ　　フィールドＰ４に０００１を書込むＷ
Ｒ５，ＩＡ　　フィールドＰ５に／Ｏ／Ｏを書込む賛Ｒ
６，１３フィールドＰ６に００１１を書込むＡＣ３１２
がＭＰＳ２２の初期設定を完了した後、ＶＡＧのアキュ
ムレータ・ポインタを初期設定しなければならない。ア
キュムレータ・ポインタは、パラメータ・レジスタφフ
ァイルのレジス今Ｏの４つの４ビ゛ツ１へ・二］−ドに
ス・１応１Ｊる。各々の−１−ドは、フＡｊ′グラウン
ド又はバックグラウンドｌ！の何れかに対し、アキコム
レータＯ（八〇）又は１）キー１１＼レータ１（Δ１）
の何れかとしＣＩ／［用号るフッ・イル・レジスタを特
定Ｊる１３表３は所定のＶＡＧに対Ｊる制御メモリを示
１）でおり、３゛０のＶＡＧ　２４　ａ乃至２４Ｇの各
々に対Ｊる制御３１１ヌ上りは同一・で゛ある。これは
３３つのマク］］］ブ［］グラｌ＼Ｃ構成されでおり、
その１番１］が１６進値２／Ｏ０をレジスタＲＯに１−
１−ドし、１６進Ｉｌｌ′／Ｏ０００をレジスタＲ１及
びＲ２に［１−ド覆る様に作用Ｊ−る。アキ１１＼−タ
ＡＯがレジスタＲ２に対応１）、ｊ７キユムレータＡ１
がレジスタ［）１に対応りる。△Ｃ８１２が、ＶＡＧを
マク［１聞始′）１ド１ノスを初期設定りる、各々のＶ
ＡＧに対（る初朗設定二］−ドＩ　Ｎ　Ｉ　Ｔ、ぞの後
、Ｖ　Ａ　Ｇをマク１］ブ［！グーツムの中で歩進させ
る一連の５ＴＥＰ−１−ド、「−Ｘ「７Ｃ」−ド、最１
玲に動ｆｌ／＞　Ｌ／　二１−ドｒあルＮ００Ｐｍｌ−
ドを発生リ−る。「ＸＦＣ−１−ドが、最後の１′丁）
前の命令を実１１するのに役立つが、Ｐｃｍ　４３− ／］＜Ｓ　ｒｏ１〕／Ｎｏ（’ＩＰ　＋−ド【゛ある最
（（の命令を指爪づる様にする。各々のＶ　Ａ　Ｇ及び
マタ日ブ１］グラ１８の終りにＳ　Ｔ　ＯＰ／　Ｎ　（
’）　（’）　Ｐ　＋−１を入れ（、マク１］ブＥ−］
グ′ツムの実行が完了しｔ：＝　（１１＋、この命令が
ＶＡＧ命令レジスタにある様に１１６゜表　　　３ 制御メモリ 隻進アートレ不　Ｋ柔りリ命令　　　　　　　＝１メン
１〜０００　　　　　５ＴＯＰ　ｌ　Ｎ０ＯＰ０００−
！ｉＦｌ　　　　自己試験の為に保留６００　　　　　
０−＞ＢＯアキ」ムレータの設定：６０１　　　　　　
ＢＯ−＞ＲＯ２／Ｏ０−＞ＲＯ及び６０２　　　　　　
ＢＯ−＞Ｒ１初期設定：ｆｉ＋１３　　　　　　　　　
　　ＢＯ−＞Ｒ２００００−＞ＡＯ，八１６０４　　　
　　　ＮＦＸＴ　ＩＬＩＩＢＩ　Ｉ／Ｏ　＃２１６０！
ｉ　　　　　　ＲＦＳｒ　ＲＷ （ｉ０６　　　　　５ＴＯＰ　ＩＨＯＯＰ６０７　　　
　　　ＮｒＸＴ　ｌ＾０）１−＞ＡＯＩ　Ｉｌｌ請１１
　　　　ヘタ１−ｊｌｚ読１１１？？’７０６０８　　
　　　５ＴＯＰ　Ｉ　Ｎ０ＯＰ６０９　　　　　　ＮＥ
ＸＴ　ｌへＱ＋１−＞＾０１誓ＲＩＴｆ　　　ベクトル
書込みマクロ６０Ａ　　　　　　５ＴＯＰ　Ｉ　Ｎ０Ｏ
Ｐ［／Ｏ，Ｒ１，Ｒ２−パラメータ・ファイル・レジス
タＢＯ＝ＰＣブランヂ・ファイル・レジスタ八〇　　　
　−アキュム１ノータＯレジスタ次のＴＮＩＴＩ−ドが
送１″）れるま−（、一連のＮ００ＰＴＩ−ドがＶ　Ａ
　Ｇに送られる。次のＴＮＩＴＩ−ドがＶＡＧに記録さ
れた峙、Ｓ　−／Ｏ！−）／　Ｎ　００　Ｐ　ｍｌ−ド
が実行され、Ｎ　ＯＯｌ’）が遂ｔ１される。 残りの２つのＶ　Ａ　Ｇのマク【］プロゲラ１、がベタ
１〜ル加算読取及び書込み動作の為に使われる。この場
合も、ＴＮＩＴＩ−ドを使ってＶ　Ａ　Ｇにマクロプロ
グラム開始アドレスを朝明、：９定し、その後一連のＥ
　Ｘ　Ｆ　ＣＴｌ−ドを送って、６東４１同数だけ、最
初のマイクロ命令を実行させる。 表３で、１６進］−ドロ００乃〒６０６はアキコムレー
タの設定に対応づろ。読取に対するマクロ命令がアドレ
ス６０７で初期設定され、ループ状に戻って、アキ１１
＼レータ・レジスタ８０をインフレメン１〜し、データ
・メモリから８個のデータ・ワードを読取る。同様に、
１６進アドレス６０９に初期設定することにＪ、す、内
込み命令がループ状に戻って、８個のデータ・ワードの
ブｌ］ツクをメモリに書込むことが出来る様にする。 Ｖ　Ａ　Ｌ　Ｕ　２４の制御メモリが表４に示されてい
る５、このメモリはボートへの数値をΔ１−（ｊファイ
ル・レジスタＡＯにロードし、ボートＣの数値をΔ１−
１Ｊ）１イル・レジスタＡ１にロードする為に、１６進
アドレスＯｏ２に初！！１１　設定されるマクロプログ
ラムを含む。この後、ファイル・レジスタＡＯ及び△１
を加算して、出力の結果を出し、それがボートＢを介し
て出力される。これはＶ　Ａ　Ｌ　Ｕ２４ににって遂行
される簡単なベクトル加算であり、アレー・プロセッサ
のデータ処理部分を構成する。 表　　　４ ＶへＧ制御メモリ １６進 アドレス　マイクロ命令往 ０００　　　　　Ｎ０ＯＰ ００１　　　　　Ｎ０ＯＰ ００２　　　　　ＰＴＡ−＞ＡＯＩＰＴｃ−＞八ｌ　　
ｌへ〇＋ＡＩ−＞０ＬＩＴＢ　　ｌ０ＩＩＴＢ−＞ＰＴ
Ｂ　　　ヘ’）ト）Ｌｔ００３　　　　Ｎ０ＯＰ　　　
　　　　　　　　　　　　　　　　　　　加算マクロＰ
ＴＡ、　ＰＴＢ、　ＰＴＣ−ボートＡ、Ｂ、ＣＡＯ，＾
１　　　−へ団フアイル・レジスタ０１１ＴＢ　　　　
　　−ボートＢの出力レジスタ＝　　４７　− ＡＣＳマイク［−１１１１グラム・二１−ドは、同じ制
御］−ドが反復的に出力される相次ぐり１１ツク・４ノ
イクルを同定することによってＪ′Ｔ：縮りることが出
来る。これは普通はループ動作に使われる。この場合、
ＡＣ３１２が同じメモリ位置を何回もアドレスし、各々
のループの間、制ｔＩｌ］−ドが反復的に出力される。 ＶＡＧをアキュムレータ設定マクロプログラムの中で歩
進させる時、同じ圧縮を達成することが出来る。ＡＣ３
１２に対する制御メモリの構成が表５に示されている。 八Ｃ３１２の初期ノ７ド１ノ又は、動作していない時に
ＡＣ８がそこにあるアドレス０あるが、これにＪ、って
スレーブ制御−１−ドがパラメータ・バス２６に出力さ
れ、０ｐ−１−ドがＡＣＳマイク「１命令どしＵ、ＡＣ
３１２に人力される。初期ノアドレス０００では、全て
のスレーブ装置にＨＡ　Ｉ　Ｔ制御が送られており、Ｎ
０ＯＰマイク［１命令がＡＣ８１２に送られる。最初電
源をＡンにした時、スレーブ装置は、通常の運転モード
にない為、１−１Δ１−１−指令に応答しない。それら
は自動的にアドレスＯＯＯＯにリセツ１−される。通常
のＩｌ＋竹モードの１−１△１−［命令にＪ−リ、スレ
ーブ装置は、内部レジスタが何等かの特定の７７ドレス
にあることを必要どｌ！ずに、処理を停止ｌ−する。次
の命令アドレス００１は、１−プ［１グラムが存在する
所であるアドレス２００に対してブランチするブランチ
・アトｌメスである。アドレス２００では、ＭＰＳ２２
がＣＩＲ指令に」、っ−Ｃクリアされ、Ｄ　ｌ−Ｊ　Ｐ
　４マイクロ余令がＡＣ３１２に供給される。Ｄ　Ｕ　
Ｐ　４命令により数６ｒ４４　／Ｉ／Ｉ４が、１６進ア
ドレス２０２に一１込む為に、パラメータ・バスに０１
！らねる。この遅延は、八０８１２がバイブツイン形式
である為で・ある３、１６進アドレス２０１及び２０２
で゛は、指令［）王１及びＷ［く４ハＭｌ）８２２にｊ
＼られ、行１を指示し、り１１４に対しｃｌ［１込Ｉ）
さＩ！る。での１す、ＤＬｌ［〕１．０ＵＰ　△及び＋
１１Ｊ　Ｉ）　３指令が実ｔｉされＣ１夫々の数値をバ
クメータ・バスＭ　＋！：込むと共に、イれらを第２行
の位冒４　、５．　（３Ｂｘｒ＋−ドする。Ｌ、　Ｆ”
　Ｓ　２２が１６進アドレス／Ｏ０ど２０６の間に設定
される。 １６進アドレス２０７では、Ｍ　Ｐ　Ｓに接続指令を送
って、行１の接続を行なうことにより、ＶＡＧに対づ−
るアキコムレータの設定が開始され、数値６００がパラ
メータ・バス２〔りにＩＮ−ドされる。 初期設定−１−ドＩＮＩＴが１６進アドレス２ＯＡのＶ
ＡＧに送られ、プログラムは、１６進アドレス２０５に
あるレジスタＣＯに記憶された（１ｆ１によって決定さ
れた予定の回数の間、１６進アドレス２０△及び２０Ｂ
をループする。、１６進〕７ドレス２０Ｂでは、ＶＡＧ
のプログラム・カウンタが歩進し、１６進アドレス２０
Ｇでは、ＶＡＧ命令が実１ｊされる。これにＪ、つでＶ
　Ａ　Ｇのアキコムレータが設定される。 アキコムレータの設定の後、１６進アドレス２０「のＶ
ＡＧｌ及びＶ　Ａ　Ｇ　３の両方にＩＮＩＴ−指令を送
ることにより、１６進アドレス２０Ｅでベクトル加算動
作の初期設定が行なわれる。Ｉｌｌ］−指令がプログラ
ム・カウンタを、１６進アドレス２０Ｃでパラメータ・
バスに入れたアドレス６０７に初ｌｉｔ］設定り−る。 ＶＡＧ２が１６進アドレス２１１で、１６進アドレス２
０Ｆでパラメータ・バスにロードされた開始アドレス６
０９に初期設定される。ＭＰＳ２２のレジスタ・ファイ
ルの行２にり・１する接続パターンが、１６進アドレス
２１２で行なわれ、ＶＡＩＵが１６進アドレス２１３に
ｊ；す、１６進開始アドレス００２に初期設定される。 このアドレスが１６進アドレス２／Ｏでパラメータ・バ
スにロードされる。 ベクトル加算動作の初期設定の後、１６進アドレス２１
４ｒｌＥＸＥＣ指令をＶＡＧＩ及びＶＡＧ２に供給し、
１６進アドレス２１６（ルー−１を作ることにより、ベ
ク］〜ルの実際の７１１目）が？ｊ／ｉ′ねれる。ルー
プの値が１６進アドレス２１２でＡＣ３１２のレジスタ
ＧＯにロードされる。−プログラムは１６進アドレス２
１７及び２１Ａの間でパイプダウン段階に入り、１６進
アドレス２１Ｂでアイドル・ループに入る。 システムの動作を更によく説明Ｊ−る為、表６にり［コ
ック・タイミング線図を示しである。これは、プログラ
ムを初期設定し、今の例のベクトル加算動作を行なう時
の、ＡＣ３１２のクロック・タイミングによってクロッ
クを例示している。 八Ｃ８１２には２つの命令レジスタＴＲ１及びＩＲ２が
あり、一方がｏｐコードを含み、使方がデータの値を含
んでいる。レジスタＣＯがループの値を含み、ブランチ
情報を供給する別の出力ＣＴＲＵＥがある。この出力が
、第３図では、命令レジスタ・デコード回路１５６から
来るものとして示されている。ＣＴ　ＲＵ　Ｅ信号は、
ＡＣＳプログラムがループ・モードにある時、ブランチ
動作を指示する。この情報が、ループが終了し、ＶＡＧ
がその内部ＰＣを次の命令へ進めることが出来ると云う
表示として、Ｖ　Ａ　Ｇによって利用される。 これによって、ＡＣ３１２）でループが終了したと云う
表示を発生するのに必要な工程の数が更に減少する。 １６進アドレスＯＯＯをＰＣに入れて、最初のクロック
でプログラムが開始される。クロック２乃至４の間、Ａ
Ｃ３１２が１６進アドレス２００で主プロゲラｌいにブ
ランチする。１６進アドレス２００が、クロック５の間
にＰＣに入れられる。 ＭＰＳ２２はクロック５及び１１の間、マイクロ命令ｒ
）ｔＪＰ４をクロック６でレジスタＴＲ１に入れ、数値
４４４４をクロック７でパラメータ・バスに入れる様に
構成される。クロック６で指令ＰＴ１がＭＰＳ２２に対
する制御バスにのせられ、残りの指令及び数値はクロッ
ク８と１１の間に、バスにのせられる。クロック１１で
、数値４がレジスタＣＯにロードされ、その後、クロッ
ク１２と１５の間に、指令ＣＮ１をクロック１２でＭＰ
Ｓ　ｌｌｉ制御バスにのせると共に、クロック１５でＩ
ＮＩＴ指令を送出すことにより、ＶＡＧのアキュムレー
タの設定を開始する。クロック１５で、ＶＡＧに対する
開始アドレス０６００を、クロック１３及びクロック１
４の時のレジスタＲ１にあるＬＰ　　０６００指令に従
って、パラメータ・バスにのせる。　ＶＡＧを開始アド
レス０６００に初期設定した後、アキュムレータがクロ
ック１６及びクロック２２の間に設定される。これはブ
ランチ動作であり、この時のＡＣ３１２がＶ　Ａ　ｌ−
Ｕ　２４の周りにブランチし、これはＶΔＬＵがＯより
小さくなるまで、クロック１１及び１２に制御レジスタ
に［１−ドされる。Ｖ　Ａ　Ｇにある一ゾＩＩグラｌ＼
が０６０（’）の開始アドレスから６４−程を歩進し、
イの掛Ｆ　Ｘ　ｒ＝　ｃ指令がり［ｌツク２２に３つの
Ｖ　Ａ　Ｇに送られる。 ＶＡＧのアキコムレータを設定した１す、開始アドレス
０６０７でベタ１ヘ１加篩動作の初期設定が行なわれる
。数値０６０７が、タロツク２３及び２４の命令レジス
タにある命令に従つ−Ｃ１り［１ツク２５でパラメータ
・バスに１−１−ドされる。り［１ツク２５で、Ｉ　Ｎ
　Ｉ　Ｔ指令がＶＡＧ１及びＡ　Ｇ３に送られ、開始ア
ドレス０６０７をし１−ドする。 その後、アドレス０６０９がり【］ツク２７でパラメー
タ・バスにロードされ、Ｉ　Ｎ　Ｉ　ｌ−指令がＶＡＧ
２に送られＣ１関連したＰＣに開始アドレス０６０９を
［１−ド（る。ＭＰＳ２２に対する接続パータンは適切
な指令ＯＮ２を送ることによって、り］」ツク２８で行
なわれ、その後数ｆｉｌ　ＯＯＯ２がパラメータ・バス
にロードされ、クロック２９でＶ△１．、−　Ｕ　２４
をＩＮＩＴ指令によって初期設定出来る様に覆る。 ＝　５７− ＶＡＧがベタ１−ル加算動作用に初！！１１設定されｌ
こ後、り［１ツク３０及び４１の間に、ベタ１〜ルが加
に’ｉすｈ　ル。り１１ツ／）３０及び３１で、Ｖ　Ａ
　Ｇ　１　及びＶ　Ａ　Ｇ　３によ−）でアト１ノスが
発イ１されて、メモリｌｆｌ　’）”ｊ’−夕を読取り
、イれをパイプラインに入れる。り［−トンク３１で、
ＶＡｌｊＪ２４にＦＸＩ玉０指令が送られて、結果を出
力１）、この結果が、ＶＡＧ２にＥＸＥＣ指令を送るこ
とによって、り［］ツク３２でＶＡＧ２によつ−Ｃ記憶
される。この時点で、八Ｃ８１２は１Ｇ進アドレス２１
６の周りをループ状に廻つ−Ｃクロツタ３７に至る。ク
ロック３７で、Ｖ　Ａ　Ｇ　１及びＶ　Ａ　Ｃ，３にあ
るＰＣを歩進り、　Ｔ、りＤ　ツ’／　３９　ｒ　Ｎ　
ＯＯＰｍ令ニ１−ル。ＶへＧプ【］ダラムの最後のに稈
が実行されＩＣ後、ゾ【］ゲラムがＮ０ＯＰ命令に歩進
じ、イれを実行する。クロック４０及び４１で、ＶΔ１
．、　ＩＪ　２４のブ［１グラムを歩進し、実行して、
プログラムを終ｒりる。ぞの後、ＡＣ３１２は１６進ア
ドレス２／Ｏの周りをブランチづることにより、クロッ
ク４２乃至４７Ｉではアイドル・モードになる。 Ｖ　Ａ　Ｇはり［１ツイ７２６及び４３の間だ＋Ｊ　、
ベタ１〜ル加詐を行なう様に作用し１１）る。種々のレ
ジスタ及びスレーＪ装置の状態か表７に示されている。 クロック２６で、中央レジスタ（（’、　ＲＦ　Ｇ　）
を初期設定して、■△０１及び３にクロック２７で１６
　ｉ１＋−アト１ノス６０７をロートする。Ｖ　Ａ　Ｇ
　２がり［１ツク２８で開始しで、り１１ツノノ２９で
１１　Ｃに１６進開始アドレス０６０９を［１−ドする
。ＶＡＬ　Ｕ　２４がクロック３０で初期設定されて、
クロック３１でＰＣに１６進開始アドレス００２を人力
する。ＥＸＥＣ指令がクロック３１でＶＡＧＩ及び３に
送られ、クロック３２で読取動作がアドレスＯで行なわ
れる。クロック３２で、Ｅ　Ｘ　ＩＥ　Ｃ指令がＶ　Ａ
　ｉ　Ｕ　２４に送られ、加算動作がクロック３３で行
なわれる。口ＸＦＣ指令がクロック３３でＶＡＧ２に送
られ、南込み動作がり［］ツク３４で行なわれる。最（
すの［Ｘ　Ｆ　Ｃ指令がクロック３７でＶＡＧｌ及び３
に送られ、９冒がパイプライン形であることにより、ク
ロック３９まて読取動作が行なわれる。クロック３８で
、プ［１グラムが歩進して、クロック４０で命令レジス
タからＮ０ＯＰ命令を出力する。同様に、Ｖ　Ａ　Ｌ　
Ｕ　２４にはクロック４１で歩進指令が送られ、ＶＡＧ
２にはクロック４０で歩進指令が送られる。 この発明では、ＶＡＧ２４ａ乃至２４ｎ及びＡＣ３１２
を利用Ｊ−ることにより、マイクロプログラム・］−ド
が圧縮される。これは、同じ制御］−ド（即ちＥＸＥＣ
コード）が繰返して出力されるクロック・ザイクル３３
及び３７０間に明らかである。八Ｃ８１２は、その制御
メモリ内の同じメモリ位置を５回アドレスし、そこから
ＥＸＥＣ制御］−ドを反復的に出力するタイ１〜ループ
に入る様にプログラムされている。ＶＡＧがクロック１
６及び２／Ｏ間に、アキュムレータ設定マクロブ［１グ
ラムを歩進する時も、同じ圧縮が行なわれる。この発明
のシステムを利用することにより、命令を実行する為に
、プログラムがループ状に戻ることは不必要である。こ
の為には、追加の命令及び取出し動作を必要どするが、
それは時間がかかり、余分のマイクロコードを必要とす
る。 強制御／Ｏ 第８図には強制御／Ｏモード又は二重バッファ転送モー
ドで動作するＶＡＧ５２．５４の拡大ブロック図が示さ
れている。この形式（’　１．１．　、データ・メモリ
７６．８０がＶＡＧ５２．５４と関連して動作し、制御
バスから相ｎ接続バス５６を介し′Ｃ転送された同じ制
御］−ドを共有する。各々のＶＡＧ５２．５４が夫々別
個（７）メ−ＥＩＪ７６．８０に対するアドレスを発生
する。然し、一方のＶＡＧ５２，５４がフＡアゲラウン
ドで、そして１つがバックグラウンドで動作して、外部
Ｉ／Ｏ％置９ｓとのｌ／Ｏ１１能を遂行する。最初、両
方のＶＡＧ５２．５４が基本モードで動作していて、同
じプログラムを実行する。両方が初期設定された後、Ａ
Ｃ３１２がＶＡＧ５２．５４に対し強制御／Ｏマイクロ
命令を送る。この各々のＶＡＧはｌ０Ｔｒ）ピンを持ち
、これが正の電圧又はアースの何れかに接続されている
。これによって両者が区別される。強制御／Ｏマイクロ
命令が一方又は他方を選択する。選択された一方は、強
制御／Ｏマイクロ命令を受取った時、強制御／Ｏ動作モ
ードに入り、その間、ＨＡ　Ｌ　Ｔ及びＲＥＳＥＴ指令
以外の全ての制御バスのコードを無視する。この後、こ
のＶＡＧは内部強制御／Ｏルーチンを順次進み、ハンド
シェイク線／Ｏ０を介して外部Ｉ／Ｏ装置９８とインタ
ーフェース接続され、ＭＰＳ２２を介してのデータ及び
制御信号の転送を制御する。 強制御／ＯモードにあるＶＡＧが、ＰＣブランヂ・ファ
イル１７８に記憶されているＩ／Ｏルーチンにブランチ
する。ＶＡＧ５２．５４の内、通常の動作モードにある
他方は、引続いてもとのプログラムを実行し、データの
処理を続ける。即ち、一方のＶＡＧが計算用のデータ・
アドレスを発生し、他方がＩ／Ｏ転送用のデータ・アド
レスを発生する。 強制御／ＯモードにあるＶＡＧに付設されたデータ・メ
モリに対するデータ・ブロックの転送が完了した時、第
２図に示す様に、この情報が外部状態レジスタ２８０に
記憶される。この状態レジスタは１６ビツ１〜幅のレジ
スタであり、秤々の状態ビットを記憶していて、これら
の状態ビットは、別々のＩ／Ｏボートを介してＡＣ３１
２によってアクｔ？ス可能であって、ＡＣ３１２にある
Ｉ／Ｏインターノ■−ス１６６に供給される。その時、
ＡＣ３１２が両１」のＶＡＧに対してリレット・」−ド
を送り、これによって、その七−ドで動作しでいるＶＡ
Ｇの強制御　／　ＯりＩ作ｔ−ドが終了りる。 次に、ＩＮＩＴ丁１−ドがＲＥＳ　ＩＥ　Ｔ−１−ドに
続き、この為、両方のＶＡＧをアレー・プに１セツ４ｊ
と同期した状態に戻すことが出来、この為、両方のＶＡ
Ｇが再び同じプログラムを実行する。交代的な強制御／
Ｏマイク【］命令がこの後ＶＡＧに伝達され、これによ
ってＶＡＧ５２，５４の内の他方が、前はフォアグラウ
ンドで実行していたのが、強制御／Ｏ′ｆニードに入る
。この後、このＶＡＧはＩ／Ｏ装置９８からデータを受
取り、前に強制御／ＯモードにあったＶＡＧがデータを
処理する。これは、２つのＶＡＧ５２，５４がフＡ）ノ
ブラウンド及びバックグラウンド・タスクの間で往−）
Ｉこり来りの［ビンポン１動作を実質的にすることにな
る。 ＶＡＧをこの様に構成することにより、データの処理及
びデータの収集を同時に行なうことが出来る。それらが
同じ制御バスを共有するから、２つのＶＡＧがＡＣ８に
は１個の装ｒ）の様に見える。 ＡＣ３１２ｔよ、状態レジスタ２８０を監視して、デー
タ・ブ「】ツクが有効にデータ・メ七りに転送されたと
云う表示を受取った時、制御バスのその部分に関連する
ＶＡＧを再び朝明設定しさえすればにい。 Ｍ　ｒ−）　Ｓ　２２はデータ部分２２′及び制御部分
２２″で構成される。メ七り７６のバス７８及びメ土り
８０のバス８２からの−ｊ゛−タが、データ部分２２′
のボー１へＭｌ及びＭ２に人力される。ＶＡＧ　５２の
アドレス及び出込み信号がバス２８２を介して制御部分
２２″のＭ１人力に入力され、ＶＡＧ５４から出力され
る書込み信号及びアドレスがバス２８４を介して制御部
分２２″のＭ２人力に人力される。制御部分２２′から
バス２８６を介して外部Ｉ／Ｏバス９８にアドレス及び
書込み信号が出力される。更にＭ　Ｐ　Ｓ　２２は、各
々の■△Ｇ５２．５４からの何曲信号と優先順位信号の
両方を必要とする。ＶＡＧ５２が優先順位信号１〕ＰＳ
１及びイ４能信号ＭＥＮ１を転送論理回路２８８から発
１１シ、■Δ０５４が優先順イ０信シ：ＰＰ５２及びイ
（１能信Ｓ］Ｎ４［Ｎ２を転送論理回路２９０で発生（
る。転送論理回路２８８，２９０が、制御バス１８から
の信号の他に、ＶＡＧからのチップ選択及び書込み信号
と、外部Ｉ／Ｏ装置からのＩ／Ｏチップ選択信号とを利
１１しする。 外部Ｉ／Ｏ装置９８がデータ部分２２′からＩ／Ｏバス
２９２を介してデータを受取り、種々のハンドシ］−イ
ク信号を発生する。ハンドシェイク信号は、割込み信号
ＩＮＴ、用意完了信号Ｒ１’）Ｙ、確認信号へ〇　Ｋ及
びＩ／Ｏチップ選択信号／ＯＣ８である。これらの信号
が線／Ｏ０を介して両方のＶＡＧ５２．５４に人力され
る。更に、Ｉ／Ｏ装置がＩ／Ｏバス２９２を介して状態
レジスタに供給し、これはＭＰＳ２２を介して外部状態
レジスタ２８０に送られる。 ＭＰＳ制御部分２２″及びＭｌ）Ｓデータ部分２２′の
両方が同じ形式のデータを持っている。制御部分２２″
は、正しい制御信号を選択してＩ／Ｏ装置９８に送る為
に使われる。バスの衝突を避ＬＪる為に、一度に１１′
Ｉの制御出力だｔＪを何曲すべきである。これがマイク
ロ命令の実行によって制御される。■ΔＧ５２．５４が
１ピンポン」動作をづる時、ＭＰＳ２２は、正しいメ１
甲ノ・ボー１〜がＩ／Ｏポー１−に接続される様に、Ａ
Ｃ３１２によって再構成しなければならない。転送論理
回路２８８．２９０がＭＰＳ２２の優先順位及び何曲人
力を制御して、Ｉ／Ｏ転送動作の間、両方向のデータ転
送が起り１ｑる様にする。ＭＰＳ２２の接続レジスタ・
ファイル２５０の行１乃〒５がＩｌｏからメモリへの接
続を持ち、行６がメモリからＩ／Ｏへの接続を持つでい
る。行６の接続が優先順位を持ち、優先順位入力が作動
された時には、他の５行を抑えて有効になる。これがＶ
ＡＧＡＣ３１２ｔ書込み信号によって制御される。関連
したＶΔＧ１５２又は１５４がｌｌｏＩＩＪ作モードに
あることを知らせる為に、転送論理回路２８８゜２９０
にはフリツプフ］コツプも入っている。このノリツブフ
ロップは外部Ｉ／Ｏ装置９８からの特別ヂツゾ選択順序
によって１２ツトしなければならない。この為には、Ｉ
／Ｏ／Ｏ０始めに、１から０へ並びに０から１への変化
を必すどりる。この時、転送論理回路２８８．２９０に
あるフリップフロップは、Ｉ／Ｏ／Ｏ０完了した時にリ
セットされる。従って、ＶＡＧ５２又は５４がその基本
動作モードにある時には、何時ぐもメモリの出力が付能
され、Ｉ／Ｏ／Ｏ０間にＩ／Ｏデータ転送が行４

【ねれ
る時にだけ、付能される。伯の場合、メモリの出力が不
作動にされ、それらが関連したメモリとのＶＡＧのデー
タ操作とぶつからない様にする。 第９図には、転送論理回路２８８．２９０の簡略ブロッ
ク図が示されている。制御バスがＤ形フリップ７０ツブ
２９４に３ビツトを入力し、このフリップフロップがデ
コード論理回路２９６に入力する。デコード論理回路の
出力がＪＫ形フリップ７０ツブ２９８のに入力に人力さ
れ、リセット信号がクロック入力に入力される。Ｊ入力
はアースに結合される。Ｉ／Ｏチップ選択信号がフリッ
プフロップ２９８のセット入力に入力され、反転Ｑ出力
がＡア・ゲート３００の一方の入力に入力される。オア
・ゲート３００の出力がイ」能信号を構成づ゛る。Ｔ／
Ｏデツプ選択信号はナンド・ゲー１−３０２の一方の入
力にも入力され、このゲートの出力がオア・ゲート３０
０の他方の入力に入力される。ナンド・ゲーｈ　３０２
の他方の入力が八〇に信号に接続される。優先順位信号
がオア・ゲー１〜３０４によって選択され、このゲート
の入力が関連したＶＡＧ５２又は５４からのチップ選択
及び書込み信号に接続されている。 サイクル・スチール 夫々Ｖ　Ａ　Ｇ　２　ａ　及Ｕ　Ｖ　Ａ　Ｇ　２　ｂ　
ト記すレタＶ　ＡＧ／Ｏ６．／Ｏ８と、ＶＡＧ４　ａ及
びＶＡＧ　４　ｔ）ど記されたＶＡＧ６６．６８が、４
ノ−イクル・スチール・モードで構成される。サイクル
・スチール・モードは、処理サイクルの合間に、データ
を関連したメモリに転送することが出来る様にする。 これは、Ｎ０ＯＰ指令が夫々のＶＡＧに送られ、関連し
たプログラム・メモリに対して何のアドレスも発生され
ないことを示す時間に対応する。サー　７〇　− イクル・スチール・モードでは、２つのＶ　Ａ　Ｇが必
要であり、一方がフォアグラウンド・タスクを遂行し、
もう１つが関連したメモリにデータを記憶するバックグ
ラウンド・タスクを遂行する。従って、両者が同じメモ
リ・アドレス・バスを共有する。一方のＶ　Ａ　Ｇはサ
イクル・スチール・モードだけで動作し、他方が処理モ
ードで動作する。 両方のＶ　Ａ　Ｇ　ｈ＜　Ｎ　ＯＯＰコードを記録した
時、サイクル・スチール・モードにある一方が作用し、
その内部Ｉ／Ｏプログラムを実行して、メモリ制御アド
レスを発生する。他方のＶＡＧは不作動になり、そのメ
モリ・バスの出力を３状態にして、この為バスの衝突は
起り得ない。Ｎ０ＯＰ以外の］−ドが記録された時、処
理動作モードにあるＶＡＧが作用し、他方は不作動にな
る。この為、一度に１つのＶＡＧだけが作用することが
出来、メモリ・バスとインターフェース接続することが
出来る。 第／Ｏ図にＶＡＧ／Ｏ６．／Ｏ８、ブ「１グラム・メモ
リＩ／Ｏ及びバッファ制御装置１１２のｔＲ１＝　７１
− 大ブロツク図が示されており、これまでと同様な部分に
は同じ参照数字を用いている。各々のＶＡＧ　／Ｊ’　
Ｉ　ＯＩ　Ｄ出力ピンを持ち、これが夫々のＶＡＧのＩ
／Ｏ制御装置２１８とインターフェース接続される。Ｖ
ＡＧ／Ｏ８のｌ０Ｉｎピンが高論庁レベルに接続され、
ＶＡＧ／Ｏ６のｌ０ＩＤビンがアースに接続される。こ
れによって、ＶＡＧ／Ｏ８がサイクル・スチール用Ｖ　
Ａ　Ｇとして同定される。各々のＶＡＧ／Ｏ６．／Ｏ８
のアドレス出力がアドレス・バス１１６に接続される。 アドレス・バス１１６がプログラム・メ七りＩ／Ｏのア
ドレス入力とバッファ制御装置１１２のアドレス入力と
の両方に接続される。バッファ制御回路１１２ハ１ｉｆ
ｔ、＜説明すなイｌｆｉ、ＶＡＧ／Ｏ６．／Ｏ８によっ
てアドレスすることが出来る内部レジスタがある。ＶＡ
Ｇ／Ｏ６．／Ｏ８のパラメータ・バスの入力がデータ・
バス１１４に接続され、これはプログラム・メモリＩ／
Ｏ及びバッファ制御回路１１２の両方のデータ・ボー１
−にｂ接続されている。データ・バス１１４はシステム
・バス１１３から／Ｏグラｌ＼・メにりＩ／Ｏに）−タ
を転送リ−ることが出来る様にするどＪ５に、パラメー
タ・データをＭＰＳ２２からＶＡｏｌ　０６，／Ｏ８へ
転送りることが出来る様にし、更にアレー・ブ［１［？
ツ↑ｊ内の他のメモリからブ１−１グラム・メ［すＩ／
Ｏにもデータを転送することが出来る様にする。このデ
ータはバッファ制御回路１１２を介してシステムへ転送
覆ることが出来る。 ＶＡＧ／Ｏ６．／Ｏ８を動作モード及び１Ｊイクル・ス
チール・ｔ−ドに初期設定」る時、Ａ　ＣＳ１２は２回
のバスが必要である。ＡＣ８が最初にＩＮＩ’Ｔ−指令
を両方のＶΔＧ／Ｏ６，／Ｏ８に送つ−で、それらを開
始アドレスに初１１１１設定し、両方のＶＡＧ／Ｏ６，
／Ｏ８が基本動作モードで電源がＡンに４ｃる３、開始
アドレスがＭＰＳ２２及びデータ・バス１１４を介して
イのパラメータ・バス人力に転送される。最初のバスの
間、Ｖ　Ａ　Ｇを初期設定した開始アドレスにより、Ｖ
ＡＧ／Ｏ８が−ＩＪイクル・スプール・モードに入る。 これは／Ｏ１１”ｌピンが高になっているからである。 −且■へＧ　／Ｏ８が月−イクル・スチール・モードに
入ると、これは八Ｃ８１２から（７）ｌ−ＩＡＩＴ及Ｄ
’　り［Ｓ　Ｉ−１指令にだｌ−Ｊ応答Ｊる。その後、
２番［−１のＩＮＩ王指全指令切ＩＪ［パラメータ情報
と共にバス１１４を介しｒｖＡＧ１ｏ６に送られ、ＶＡ
Ｇ／Ｏ６を特定の動作ルーブンに初＋１１１設定する。 −）’ｍ　Ｖ　Ａ　Ｇ　１ｏ８がｔ１イクル・スチール
・ｔ−ドになると、ＶＡＧ　／Ｏ６は、プロゲラｌ＼・
メモリＩ／Ｏを操作して、アレー・ブ［Ｉ　Ｑツ（Ｊ−
’ｒ使う為のパラメータをそれから取出し、又はそれに
対してデータを入力する様に制御づることか出来る。前
に述べた様に、指令パラメータ・リスｌ−”ＣＰＩ”が
プログラム・メ七りＩ／Ｏに記憶されでいる。八Ｃ８１
２がこういうリス１−をプ【］グラム・メ七りＩ／Ｏか
ら取出して、実行号べきタスクを決定する。貸−一）で
、プ１］グシム・メ［すＩ／Ｏ１ま、持らｔｉ列でＣ１
〕１−を記憶する様に操作し１ｃＩる。この時Ｊう行列
を１タスク持１−、行列−１と定義する。ＡＣ３１２が
この持Ｊう行列を順次進んで、どの特定のタスクを作用
させるかを決定する。こういうタスクは、速いノーり丁
変換（＋−Ｆ　Ｉ−）　ｌ：　（Ｙつでデータを処理覆
ることヤ）、システム・バス１１３を介してデータ・プ
［−ルッ４ｙが取出４為に、メ−［りにデータをロード
することに及ぶことが出来る。 データはバック７　ｆｆ１ｌｌ　Ｉｎ回路１２から受取
ってブ［１グラム・メモリＩ／Ｏに記憶したり、或いは
プログラム・メモリＩ／Ｏから取出してバラフッ制御回
路１１２に送ることが出来る。バッファ制御回路１１２
にあるデータはその外部に記憶することが出来る【）、
或いは先入れ先出しレジスタ（［Ｉ［０）に内部で記憶
Ｊ−ることが出来る。ＶＡＧ／Ｏ６にＮ　ＯＯｌ）指令
が送られた時、ＶＡＧ　／Ｏ８を作動して、バッファ制
御回路１１２と相互作用し、その中にある内部バッファ
からプログラム・メモリＩ／Ｏ内の特定のアドレスにデ
ータを転送す゛ることか出来る。バッファ制御回路との
インターフェース接続の為、割込み線、ＤＭＡ要求線及
びＤＭＡ確認線１１５がその間にインターフェース接続
され、直接メモリ・アクセス（１）ＭＡ）制御が出来る
様にする。更に、ＶＡＧ／Ｏ８が付能信号ＭＥＮをＭＰ
Ｓ２２にり・１して出力し、バスノＶｌｉ突を避【Ｊる
為に、ＭＰＳ２２がらデータ線１１４を介してのデータ
転送を禁１１−づる。バッファ制御回路１１２に対づ′
るチップ選択を行なう為、１丁】−ド回路３０８０人力
がＩ　ＯＣ８出力信号及びアドレス・バス１１６の最−
１−イスｌピッｌ〜に接続される。その出力がバッファ
制御回路１１２のチップ選択人力に接続される。アドレ
ス・バスがバッファ制御回路１１２に入力され、その中
の内部レジスタの内、データを記憶すべき１つを選択す
る。 然し、バッファ制御回路１１２は単にデータ・プロセラ
１Ｙ／Ｏどアレー・プロセッサの間でデータのインター
フエースをづ−る制御回路と（）て作用し、従って任意
の形式のバッファ制御回路を用いることが出来る。 ＶＡＧ６６．６８はＶＡＧ／Ｏ６．／Ｏ８と同様に動作
する。ＭＡ　Ｇ　６８がＶ　Ａ　Ｇ　６６に対するバッ
クグラウンドで動作し、Ｎ　ＯＯＰ−１−ドがＶΔ０６
６に送られた時、データ・メモリ８８から補助表示装置
９２にデータをロードする様に作用し得る。通常の動作
中、ＶＡＧ６６が、補助表示９胃９０に使う為に、ＭＰ
Ｓ２２からデータ・メｔす８８にデータをロードする様
に作用し得る。 要約すれば、マスタ・プロセッサ及び複数個のスレーブ
・プロセッサを利用するアレー・プ［］セセラを提供し
た。マスタ・プロセッサは同期的に実行されるある順序
の並列のインターリーブ形命令にスレーブ・プロセッサ
を順次進める様に作用し１ワる。スレーブ・プロセラ４
Ｊは、その中にあるデータを操作する為に、関連するメ
モリに対するアドレスを発生する様に作用し得る。メモ
リのデータ出力が交点スイッチを介してデータ・プロセ
ッサにインターフェース接続され、こうしてデータを処
理する。マスタ・プロセラ＋１が各々のスレーブ・プロ
セッサに指令を送り、スレーブ・プロセッサに於ける内
部ルーチンを開始しで、データ・メモリに対するアドレ
スを発生させる。スレーブ・プロセッサの内部ルーチン
の各々の工程は、マスタ・プロセッサによって順次進め
る。 好ましい実施例を・訂しく説明したが、特許請求の範囲
によって定められたこの発明の範囲内で、種々の変更を
加えることが出来ることを承知されｌこ　い　。 以上の説明に関連して更に下記の項を１ｌｔｌ示する。 （１）　　プロセッサに於ＬＪる命令の流れを制ｍ−す
る順序指令を発生するマスタ・プロセッサと、内部命令
を記憶していて、前記マスク・プロ廿ツ（ｊ−から共通
の順序指令を受取り、それに応答してそれを実行する為
の内部命令を順次進めてアドレス及び制御信号を発生す
る第１及び第２のスレーブ・プロセッサとを有し、該第
１及び第２のプロセラ４Ｊ−はデータ処理モード又はＩ
／Ｏモードの何れかで動作し、前記マスタ・プロセラ４
）からの順序指令が前記第１及び第２の′スレーブ・プ
ロセッサがどのモードになるかを決定して、１つのスレ
ーブ・プロセッサがＩ／Ｏモードで動作し目一つ１つの
スレーブ・プロセッサがデータ処理モードで動作する様
にし、更に、前記第１及び第２のスレーブ・プロセッサ
”に夫々付設されていてデータを記憶すると共に、夫々
第１及び第２のスレーブ・ブ［］セセラノーからアドレ
ス及び制御信号を受取ったことに応答して、データ・ボ
ー１−から）−タを受取って記憶するか又はデータを再
（１して出力Ｊる第１及び第２のデータ・メモリと、入
力にデータを受取って、予定のデータ処理機能に従って
受取ったデータを処理し目つその結束を出力ボートに出
力するデータ・ブ［１セツサと、前記メモリのデータ・
ボートをデータ・メモリの入力及び出カポ−１〜の両方
及びＩ／Ｏポー１へと相ｎ接続する再構成し得るスイッ
チとを有し、前記Ｉ／Ｏボートが、該Ｉ／Ｏポートに人
力する為のデータを発生し且つ前記Ｉ／Ｏポートから出
力されるデータを受取る外部Ｉ／Ｏ装置とインターフェ
ース接続され、前記スイッチはその内部に記憶されてい
る複数個の予定の接続パターンの内、前記マスタ・プロ
セッサから１つの順序指令を受取ったことに応答して選
択される１つに従って構成され、更に、前記第１又は第
２のスレーブ・プロセッサの内、Ｉ／Ｏモードで動作す
る一方に付設された第１又は第２のメモリがＩ／Ｏモー
ドを完了したかどうかを判定覆る為に前記第１及び第２
のメモリの状態に関する状態情報を持つ状態レジスタ手
段を有し、前記マスタ・プロセッサは１つの前記データ
・メモリに於【プるＩ／Ｏモードの完了に応答して、他
方のスレーブ・プロセッサを強制的にＩ／Ｏモードにし
て前記スイッチのＩ／Ｏボートからデータを受取り又は
データを伝送することを続ける様にし、前記スイッチは
、前記第１及び第２データ・メモリの内、強制的にＩ／
Ｏモードにされた一方のスレーブ・プロセラ４）にイζ
１設された適当な一方を接続する様に再構成されるプロ
セッサ。 （２）　　（１）項に記載したプロセッサに於て、前記
接続レジスタ及びスイッチ手段に記憶される接続パター
ンは、前記マスタ・プロセッサからロードされ、更に、
前記マスク・プ［］セセラを前記スイッチにインターフ
ェース接続するパラメータ・インク−フェース手段を有
するプロセッサ。 （３）　　（２）項に記載したプロセッサに於て、前記
パラメータ・インターフェース手段が前記第１及び第２
のプロセッサとインターフェース接続されて、イの内部
命令を実１ｉ　’Ｉイ２のに使う為に、前記マスタ・ブ
［１１！ツリノ）＜前記スレー−ｆ・ブＤ　ｔごツ４Ｊ
にパラメータを人力づることが出来る様にしたプ［１セ
ツ（ｊ。 （４）　　（１）Ｉｎに記載した１［１セツリにｊθ−
（、前記第１及び第２のスレーブ・プロ１＝ツ１Ｊと前
記Ｉ／Ｏポー１〜の間をインターフェース接続し−Ｃ１
外部Ｉ／Ｏ装置からの状態信号を受取ってそれから、状
態制御情報を決定するハンドシーＬイク手段を右づるプ
ｎ　ｔ？ツサ。 （５）　　（１１項に記載したプロセッサに於て、前記
第１の１口（！ツ与が第１の論理状態にある■／Ｏ選定
人力を持ら、前記第２のスレーブ・ブロセッ１ｊが第２
の論理状態にあるＩ／Ｏ選定人力を持Ｉ５、前記順序指
令の内の１′）は、前記第１及び第２のスレーブ・プロ
セッサの内のどｌ）らが、選定人力にある論理状態に対
応してＩ／Ｏモードになるかを決定しＣ１前記第１及び
第２のスレーブ・プｌｌ−１＝ツ号がデータ処理［−ド
及びＩ／Ｏモードの間で一ノリップフ［」ツブ形の動作
をすることが出来る様にし７＋二１ｎセ・ンリ。 （６）　　アレー・プ［１セツサに於ける命令の流れを
制御づる順序指令を発生４６制御プ［１セツ１ｔと、何
れも内部命令を持っていて、前記順序指令を受取って、
それに応答して前記内部命令に順次進む第１、第２及び
第３のスレーブ・アドレス・ブ［Ｊセッサとを有し、各
々のスレーブ・アドレス・ブ【１１７ツナにある内部命
令は並列に目つ同期的に順次進めて、アドレス及び制御
信号を発生し、＾Ｑ記第１のスレーブ・アドレス・プ［
１セツサは別個の１つの順序指令を受取り、前記第２及
び第３のスレーブ・アドレス・Ｉｎ　ｔッザは前記第１
のスレーブ・アドレス・プロセッサとは別個の、共通の
１つの順序指令をＪＬに受取り、前記第１及び第２のス
レーブ・アドレス・プロセッサは前記順次指令の内の予
定の１つに応答して、Ｉ／Ｏ’Ｅ−ド又はデータ処理モ
ードの何れかで動作して、前記第２及び第３のスレーブ
・アドレス・ブ［］セセラすの内の１つだＩ−ｊがＩ／
Ｏモードで動作し、前記第２及び第３のスレーブ・プロ
セッサの内、Ｉ／Ｏモ一部にある一’ｉｒは他の順序指
令に応答１！ず、前記制御プロセッサから独立して動作
し、史に、前記第１、第２及び第３のスレーブ・アドレ
ス・プロセッサの各々に夫々付設されていてデータを記
憶し、アドレス及び制御信号に応答して記憶されている
データを出力するか又はその内に記憶する為にデータを
受取る様に作用し得る第１、第２及び第３のデータ・メ
モリと、入力ボートにデへ夕を受取り、受取ったデータ
を、出力ピンに結果を出ＪＪする為に、予定のデータ処
理機能に従って処理するアレー・データ・プロセッサと
、前記データ・メモリのデータ人力／出力にインターフ
ェース接続されたメモリ・ボート、及び前記データ人力
／出力ボートにインターフェース接続されたプロセッサ
・ボートを持っていて、データ・ブ［］セッサ及びＩ／
Ｏボートが、イの間のデータ転送の為に、外部Ｉ　／　
ＯＨＭとインターフェース接続される様にするスイッチ
手段とを有し、該スイッチ手段は接続レジスタに記憶さ
れた接続パターンの内の選ばれた１つに従って、前記メ
モリ・ボートを前記プロセッサ・ボート又はＩ／Ｏボー
１〜の何れかと予定の形で相７７接続し、前舘選ばれた
パターンは前記ブロセッ１Ｊ−からの順序指令に応答し
て選択され、０ｔ■記第２及び第３のデータメモリだ【
−Ｊが前記Ｉ／Ｏボートに相互接続され、前記第２及び
第３のスレーブ・アドレス・ブ［１ｔ？ツサは、前記制
御プ［］セセラノによってぞれを動作ざＵる選ばれた順
序指令を発生することに」、って制御され、その一方が
強制的にＩ／Ｏ動作モードになりｌっ他方がデータ処理
モードになる様にし、目っ前記順序指令によってイの内
部命令を順次進む様にし、前記強制御／Ｏモードにある
一方は前記第２及び第３のデータ・メモリの内の付設さ
れｔこ一方を制御して外Ｎｌｌ／Ｏ装置からデータを受
取るか又はそれに対してデータを転送し、データがｉｔ
Ｉ記付設された第２又は第３のデータ・メモリから完全
に転送されるか又は該メモリに完全に記憶されるＩ／Ｏ
動作の完了に」：す、前記状態レジスタの状態が変化し
、前記制御プロセッサは前記状態が変化した時、前記第
２及び第３のスレーブ・アドレス・プｌ］レッ４ｊの内
の他方を強制的に強制御／Ｏモードにするアレー・プロ
セッサ−６ （７）　　（６）項に記載したアレー・ブ［１１′！ツ
リに於て、前記データ・プロセッサが再構成可能であっ
て、複数個のデータ処理機能を内部に記憶しており、前
記データ・プロセッサは前記制御プロセラ４）−からの
順序指令を受取って、遂行すべき１つのデータ処理機能
を選択する様に作用し得るアレー・プロセッサ。 （８）　　（６１項に記載したアレー・プロセッサに於
て、前記制御プロセッサ及び前記スレーブ・アドレス・
プロセッサどインターフェース接続して、前記制御プロ
セッサが前記スレーブ・アドレス・プロはツサにパラメ
ータを入力することが出来る様にするパラメータ・イン
ターフェース手段を有するアレー・プロセッサ。 （９）　　（８）項に記載したアレー・プロセッサに於
て、前記スイツヂ手段が前記パラメータ・インターフェ
ース手段から、前記接続レジスタを変更する為にその中
に記憶する為、接続パターンを受取る様に作用し１する
アレー・プロセラ１ノ。 （／Ｏ）　　（６）項に記載したアレー・プ１コセッサ
に於て、前記第２及び第３のスレーブ・プロセッサが選
定入力を持ち、前記第２のアドレス・プロセッサは第１
の論理状態に設定された選定入力を持ち、前記第２のス
レーブ・プロセラ４ノは第２の論理状態に設定された選
定入力を持ち、前記制御プロＣブザは前記選定入力の第
１又は第２の論理状態に対応する第１又は第２の論理状
態に符号化された順序指令を出力して、順序指令の論理
状態が第２及び第３のスレーブ・プロセッサの内、Ｉ／
Ｏモードで動作する一方を決定する様にしたアレー・プ
ロセッサ。 （１１）　　（６）項に記載したアレー・プロセッサに
於て、前記第２及び第３のスレーブ・プロセッサを外部
データ・プロセッサとインターフェース接続するハンド
シェイク手段を有し、こうして前記強制御／Ｏモードに
付設された、前記第２及び第３のデータ・メモリの内の
一方との間のデータ転送を同期して、その間のデータ転
送を同期させ、外部Ｉ／Ｏ装置及び前記第２及び第３の
スレーブ・プロセッサの内、Ｉ／Ｏモードにある一方の
間のデータ転送は、前記第２及び第３のスレーブ・プロ
セッサの内の他方並びに前記第１のスレーブ・プロセッ
サに於ける命令の流れに対して非同期的であるアレー・
プロセッサ。 （１２）データを処理すると共に外部Ｉ／Ｏ装置とイン
ターフェース接続する方法に於て、データ処理命令を第
１及び第２のスレーブ節に、そしてＩ／Ｏ命令を第２の
節に記憶し、前記スレーブ節に於ける命令の流れを制御
する為の順序指令をマスタ節に発生し、各々のスレーブ
節で順序指令を受取って選ばれた命令を順次進めて、記
憶された命令の実行に応答して、データ処理機能に対す
るアドレス及び制御信号を発生し、前記命令は順序指令
に対して同期的に順次進められ、選ばれた順序指令に応
答して、前記第２の節でＩ／Ｏ命令の流れを開始して、
Ｉ／Ｏアドレス及び制御信号を発生し、該Ｉ／Ｏ命令の
流れはその開始後は、順序指令から独立しており、前記
第１及び第２の節にデータ・メモリを、そして前記第２
の節にＩ／Ｏメモリを設け、夫々の節でアドレス及び制
御信号が発生さ机たことに応答して、夫々第１及び第２
の節にあるデータ・メモリをアドレスすると共に、前記
第２の節で発生されたＩ／Ｏアドレス及び制御信号に応
答して第２の節のＩ／Ｏメモリをアドレスし、夫々のメ
モリをアドレスすることによって、データ・ボートから
データを受取って記憶すること又はデータ・ボートから
データをアクセスして出力することが出来る様にし、デ
ータ・メモリのデータ・ボートをデータ・プロセッサの
データ・ボートと相互接続すると共に、Ｉ／Ｏメモリの
データ・ボートを外部Ｉ／Ｏボートとインターフェース
接続して、それとの間でデータ転送を行ない、データ・
プロセッサで受取った入力データを予定のデータ処理機
能に従って処理して、その結果を１つの前記データ・メ
モリに記憶する為に、データ・ボートに出力し、前記第
２の節に於けるＩ／Ｏ動作が完了したかどうかを示す状
態をマスク節に供給する工程を含む方法。 （１３）　　（１２）項に記載した方法に於て、前記第
２の節に並列の１組のデータ命令を、そして前記第２の
節に並列の１組のＩ／Ｏ命令を記憶し、前記第２の節に
あるｆ−タ・メモリはＩ／Ｏメモリ及びデータ・メモリ
の両方どして作用し、前記第２節のＩ／Ｏメモリはデー
タ・メモリ及びＩ／Ｏメモリの両方として作用し、更に
、マスク節で順序指令を発生して、第１組の命令による
Ｉ／Ｏ動作が完了したことを示づ状態に応答して、第２
組のＩ／Ｏ命令の流れを開始して、関連するメモリに対
するＩ／Ｏアトｌノス及び制御信号を発生し、前記第２
組のｒ／（”）命令の開始ににす、第２組のデータ処理
命令によるデータ処理ら開始され、Ｉ／Ｏ／Ｏ０びデー
タ処理が一緒に行なわれる様にする■稈を含む方法。 （１４）（１２）　１Ｆｊに記載した方法に於て、第２
組のＩ／Ｏ命令によるＩ／Ｏ／Ｏ０状態を表示し、第２
絹のＩ／Ｏ命令によるＩ／Ｏ／Ｏ０完了したことに応答
して、第１組のＩ／Ｏ命令によるＩ／Ｏ／Ｏ０開始して
、Ｉ／Ｏ／Ｏ０第１組及び第２組のＩ／Ｏ命令の間で交
Ｈに代る様にし、Ｉ／Ｏデータの転送が２つのメモリの
一方の間−て・行なわれ、２つのメモリの他方が第１組
又は第２組のデータ処理命令に従−）でデータを処理す
ることに用いられる様にする］稈を含む方法。 （１５）　　（１２）項に記載した方法に於て、複数個
の相７′ｊ接続パターンを表わ４相１７接続データを記
憶し、メモリのデータ・ポー１−がデータ・プロセラ＋
１及びＩ／Ｏポー１〜と１つの相７７接続パターンに従
って相ｎ接続され、更にマスク節からの順序指令に応答
して、相ｎ接続パターンの内の１つを選択する■程を含
む方法。 （１６）　　（１２）項に記載した方法に於て、マスク
節から受取った順序指令に従つＣ１データ・ブｎ　ｔツ
サのデータ処理機能を再構成し、データ・プロセッサは
複数個のデータ処理機能を持ち、その内の１つだけがマ
スク節からの順序指令によって選Ｉ戻される方法。

【図面の簡単な説明】

第１図は一般化したプログラムｌＩＩ能なアレー・ブＩ
Ｉ　’ｔ？ツサの簡略ブ１１１ツク図、第２図はアレー
・プロセッサの更に詳しいブロック図、第３図はアレー
制ｔ１１＋装置及びシーケンシの簡略ブロック図、第４
図はベクトル・アドレス発生器の簡略ブロック図、第５
図はデータ処理装置として利用されるベタ１〜ル算術及
び論理装置の簡略ブロック図、第６図は多重通路スイッ
チの回路図、第７図はアレー・ブ１−］セッサの１例の
ブロック図、第８図は強制御／Ｏ動作を用いるアレー・
プロセラ１ノの一部分の簡略ブ【二］ツク図、第９図は
強制御／Ｏ動作を行なわける転送論理回路の回路図、第
／Ｏ図はサイクル・スヂールを用いるアレー・プロセッ
サのタスク選択部分の簡略ブロック図である。 １２：　アレー制御装置及びジークンＵ−１８二　制御
バス ２０ａ乃〒２０ｎ　＋ ベタ１−ル・アドレス発生ｍ　（ＶＡＧ）２２：　多重
ボー１へスケッチ（ＭＰＳ）２４：　ス１ノーブ・デー
タ・プロセッサ−２５０：　接続レジスタ・ファイル 手続補正書（方式） 昭和ｚ２年３月工３日

Claims (1)

【特許請求の範囲】
1. プロセッサに於ける命令の流れを制御する順序指令を発
   生するマスタ・プロセッサと、内部命令を記憶していて
   、前記マスタ・プロセッサから共通の順序指令を受取り
   、それに応答してそれを実行する為の内部命令を順次進
   めてアドレス及び制御信号を発生する第１及び第２のス
   レーブ・プロセッサとを有し、該第１及び第２のプロセ
   ッサはデータ処理モード又はＩ／Ｏモードの何れかで動
   作し、前記マスタ・プロセッサからの順序指令が前記第
   １及び第２のスレーブ・プロセッサがどのモードになる
   かを決定して、１つのスレーブ・プロセッサがＩ／Ｏモ
   ードで動作し且つ１つのスレーブ・プロセッサがデータ
   処理モードで動作する様にし、更に、前記第１及び第２
   のスレーブ・プロセッサに夫々付設されていてデータを
   記憶すると共に、夫々第１及び第２のスレーブ・プロセ
   ッサからアドレス及び制御信号を受取ったことに応答し
   て、データ・ポートからデータを受取って記憶するか又
   はデータを再生して出力する第１及び第２のデータ・メ
   モリと、入力にデータを受取って、予定のデータ処理機
   能に従って受取ったデータを処理し且つその結果を出力
   ポートに出力するデータ・プロセッサと、前記メモリの
   データ・ポートをデータ・メモリの入力及び出力ポート
   の両方及びＩ／Ｏポートと相互接続する再構成し得るス
   イッチとを有し、前記Ｉ／Ｏポートが、該Ｉ／Ｏポート
   に入力する為のデータを発生し且つ前記Ｉ／Ｏポートか
   ら出力されるデータを受取る外部Ｉ／Ｏ装置とインター
   フェース接続され、前記スイッチはその内部に記憶され
   ている複数個の予定の接続パターンの内、前記マスタ・
   プロセッサから１つの順序指令を受取ったことに応答し
   て選択される１つに従って構成され、更に、前記第１又
   は第２のスレーブ、プロセッサの内、Ｉ／Ｏモードで動
   作する一方に付設された第１又は第２のメモリがＩ／Ｏ
   モードを完了したかどうかを判定する為に前記第１及び
   第２のメモリの状態に関する状態情報を持つ状態レジス
   タ手段を有し、前記マスタ・プロセッサは１つの前記デ
   ータ・メモリに於けるＩ／Ｏモードの完了に応答して、
   他方のスレーブ・プロセッサを強制的にＩ／Ｏモードに
   して前記スイッチのＩ／Ｏポートからデータを受取り又
   はデータを伝送することを続ける様にし、前記スイッチ
   は、前記第１及び第２データ・メモリの内、強制的にＩ
   ／Ｏモードにされた一方のスレーブ・プロセッサに付設
   された適当な一方を接続する様に再構成されるプロセッ
   サ。