JPH02146668A - コンピュータ・システム - Google Patents
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Medicines That Contain Protein Lipid Enzymes And Other Medicines (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
著作権の一部放棄
本特許出願におけるすべての材料は、英国、米国および
その他の国々の著作権法に基く著作権による保護に服す
る。本出願の最初の有効な出願日を以て、本出願の材料
は未公開の材料として保護される。 しかしなから、この材料を複写することは、特許書類あ
るいは特許開示が英国あるいはその他の国の公的な特許
出願書類あるいは記録において現れてくるものとして、
たれもがファクシミリ再生すルコトニ著作権者は異議を
唱えないという範囲内において、許可される。しかし、
その地点においては、著作権者はどのようなものである
かすべての著作権を留保する。 ［産業上の利用分野コ 本発明は、コンピュータ・システムおよびサブシステム
、およびコンピュータを利用したデータ処理方式に関ｌ
し、特にタイミング制御の改良されたコンビコータ・シ
ステムに関するもの゛（ある。 ［従来の技術］ 高速マルチプロセッサ・アーＡテクヂャ並列に動作する
複数のプロセッサを使用することは、これまで、非常に
高いスルーブツトを達成するための便利な方法であると
認識されてきた。 このようなアーキテクチャか数多く提案さＪ］ている。 しかし、このＪ：うなアーＡデクヂャを実際：ζ実現す
ることは非常に困ＭＩＩである。特に、広範囲にわたる
ユーザの要求を満足し、技術進歩を取り入れることかて
きるような、非常に多様性のあるこの種のアーキテクチ
ャを段別することは困２ｔｌである。 完全に非同期のマルチプロセッサ・アーキテクチャは提
案されてきたか、マルチプロセッサ・アキテクヂャにお
りるプログラミング支援の問題は殆ど解決されていない
ことはこの分野において般に認識されている。 マルチフロセッサ アーキテクチャに関連する部の問題
、「、りのこく最近の概要か、雑誌Ｃｏｍｐｕｔｅｒの
１９８８年２月号の９ベージのＤ ｕｂｏｉｓ他著、”
５ｙｎｃｈｒｏｎｉｚａｔｉｏｎ 、 Ｃｏｈｅｒｅｎ
ｃｅ 、 ａｎｄ ＥｖｅｎｔＯｒｄｅｒｉｎｇ ｉｎ
Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒｓ ”に示されている
。この文献は引用することて木明細書の一部とする。ま
た、ディジタル信号処理のために最近提案されたマルチ
フロセッサノ・アーキテクチャについて、眉Ｉ誌（：ｏ
＋１ｐｕＬｃｒの１９８８年２月号の４７ペーシ、Ｌａ
ｎｇｅ他著、”Ａｎ Ｏｐｔｉｍｕｍ Ｐａｒａｌｌ
ｅｌＡｒＣｌｌｌＬｅＣｊｌｊｒＱ ｆｏｒ １１１ｇ
１ｌ ５ｐｅｅｄ Ｒｅａｌ−Ｔｌｍｅ ＤｌｇｌＬａ
ｌ Ｓｉ）；ｎａｌ Ｐｒｏｃｅｓｓｉｎｇ ”
に説明されている。 この文献は引用することで木明細書の一部とする。 待ち°°状態信号または“プロセッサ・レディパ状態信
号を使用している。これらの（８−ＱにＪ、どのフロセ
ッサからもセットしたり、クリアできる。 （このような信４すは一般に“セマフォ“と［ｉ干ぶ。 ） （す］余白） プロセッサ間同期 プロセッサ間の同期は、非常に広範囲にわたるマイクロ
フロセッサ・システムで常に重要な問題であると考えら
れている。このようなプロセッサ間インタフェースは、
多くの場合、゛プロセッサ入出力管理 スーパーコンピュータ・システムやメインフレーム・シ
ステムでは、これまで、インタフェース・コントローラ
と少なくとも１つの他のプロセッサを使用するたけてな
く、独立した人出カプロセッサか使用されてきた。この
ようなシステムは多くの場合、いろいろな特殊作業を処
理するために、多彩な専用プロセッサを使用する。 最近では、このような入出カプロセッサがボート・レベ
ルの数値処理サブシステムでも使用されるようになって
きた。たとえば、 Ｍｅｒｃｕｒｙ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍｓは
、浮動小数点プロセッサと非同期的に動作する、独立し
たデータ転送プロセッサを備えたシステム（Ｚ ｊｐ３
２３２）を発表した。 専用ハードウェア・アーキテクチャ 多くの専用プロセッサ・アーキテクチャが提案されてお
り、これらのアーキテクチャは特に、特定のアプリケー
ションにとって便利である。しかし、このような専用ア
ーキテクチャを汎用数値処理アーキテクチャに統合する
方法については、あまり注意が払われていない。また、
アルゴリズム固有のプロセッサのための汎用インタフェ
ース管理についても、あまり注意は払われていない。 ［発明の要約］ 本出願には多くの革新的教示が述べられており、これら
を第１図に示すようなシステムをもとに説明するものと
する。 多くの革新的教示の中で、ここでは特に、２つのプロセ
ッサがどちらも共有された可変時間クロックを採用して
いるシステムについて述へる。 （第１図の実施例では、制御プロセッサ１１０とデータ
転送プロセッサ１２０がこの方式でクロックを共有して
いる。）したがって、制御プロセッサ１１０とデータ転
送プロセッサ１２０は、別々の命令ストリームを同時に
実行する場合でも、同期をとりながら動作できる。明ら
かに、一方のプロセッサが短いサイクル時間を要求した
場合には、もう一方のプロセッサか要求した長い時間を
生成するために、−時的にクロックの速度が遅くなった
ときに、短いサイクル時間を要求したプロセッサは効率
か低下する。しかし、大部分のインストラクションは短
いサイクル時間を要求するため、この効率の低下はわず
かである。 さらに、別のレベルのオービトレーション機能も提供さ
れる。制御プロセッサ１１０には、キャッシュ・メモリ
１４０をアクセスするための優先順位が与えられる。つ
まり、データ転送プロセッサ１２０は、キャッシュ・ア
クセスを実行する前に、キャッシュ・アクセスか制御プ
ロセッサ１１０によって割り込まれていないかどうかを
必ず確認しなけれはならない。しかし、ロック・アウト
を防止するために、データ転送プロセッサ１２０には、
割り込み信号か与えられており、制御プロセッサ１１０
に刻して、少なくとも１サイクルの間たけ、キャッシュ
・ボート１４２の制御を解放するように要求することか
てきる。 ここてはさらに、革新的教示として高速数値プロセッサ
にお番プる新しいアーキテクチャ（ロシ・ツタ・ファミ
リの新しい割り振りを基礎にしたもの）について述べる
。第４Ａ〜４Ｄ図の実施例では、ＴＴＬポート・アーキ
テクチャてＥＣＬか使用されている。ＥＣＬは３つの重
要な場所て使用されている。 高速数値演算モジュールのクロックは、ＥＣＬロジック
を採用した゛°スマート°クロックであり、算術演算ユ
ニットが実行する個々の命令に応じて、サイクル単位て
クロック時間を調整する。 数値処理モジュールの外部の低速ロジックとの同期をと
り、演算ユニット（たとえばＡＬＵや乗算器）が受は付
番プることがてきる最大クロツタ速度に匹敵する周波数
で小さいサイクル（またはクロック゛ビート°°）を持
つ状態変化クロック・ドメインを提供するために、ＥＣ
Ｌ転送りロックを使用している。この場合も、これはか
なり機能の高いクロックであり、システム・クロック・
サイクル間で重要なロジック操作を実行する。 演算ユニットは、ＥＣＬ内部データ・パスとＴＴＬイン
タフェースを備えている。 この技術側り振りは、特定の演算ユニットから最大限の
速度を引ぎ出すとぎに有利であるはかりでなく、非常に
柔軟なりロック・１−メイン境界を越えて（数値処理モ
ジュールとシステムのほかの部分の間て）非常に効率の
よいデータ転送バスを可能にするためにも有利である。 もちろん、本発明によって可能になる革新的サブシステ
ムの利点は、全体としてのコンピュータ・システムにと
っても有利な点である。さらに、ここで述へる革新的開
示の多くは、第１図に示すような独立したサブシステム
を含まないコンピュータ・システムにも採用でき、もっ
と単純なスタンドアロン構造のコンピュータ・システム
にも採用できる。 （以下、第１０１頁に続く） ［実施例］ υ下、図面を参照して本発明の実施例を詳細に説明する
。 （１１次） 実施例０９１．。、、、、、、、、、、、、、、、、、
、、、、、ＩＩ２概要説明 、、、、、、、、、、、、
、、、、、、、、、、、、、、、ｌ１２設５１目標、、
、、、、、、、、、、、、、、、、、、、、、、、、、
１２１アルゴリズムの分割 、、、、、、、、、、、、
、、、、、１２２アーキテクチヤの説明 、、、、、、
、、、、、、、、、＋２５ｃｐ千ジユール１１０の概略 （第２八図） 、、、、、、、：、、、、、、、、、
、、、、、、、１２６ＤＴＰモジユール１２０の概略 （第ｎ図） 、、、、、、、、、、、、、、、、、、
、、、、、、１２８ＦＰモジユール１３０の概略 （第４八−４Ｃ図） 、、、、、、、、、、、、、、
、、、、、、１３１ＤＣＭの概略 （第５図） 、、、
、、、、、、、、、、、１３４ＣＭ＋９０の概略、、、
、、、、、、、、、、、、、、’、、、、、１３７外部
インタフェースの概略。、、、、、、、、１３９制御プ
ロセッサ（ｃｐ）モジュール１１０、、、．１４２整数
プロセッサ機構（ＩＰｌｌ）２４０．、、、、、、、、
．１５０ア（〜１７ス生成機構（八Ｇ）２３０、、、、
、、、、、、、．１．５２シーケンザ２１０ と関連支
援ロジック １５５割込の −６，、、、、
、，１５８浮動小数点プロセッサ（一般）（＋６１）条
イと１コー１〜・ロジック、、、、、、、、、、、、、
、１ｆｉ３マイクロ・アＦ ｌノス・ハス 、、、、
、、、１６８定数フイール）〜 、、、、、、、、、、
、、、、、、、、、Ｉ７０書込み可能制御記憶機構（Ｗ
Ｃ５）２２０．、、、、、ｌ７１ＷＣＳインタフエース
・レジスタ ２２２と２２３ 、、、、、、、、、、、、、、、、
、．１７２Ｆｌ’制御ロジツク その他のロジック 、、、、、、、、、、、、、、、、
、、、１７５干−１〜・レジスタ２０３ （１７５１：
ＣＤハス・デコート・ロジック（１７６）クロック発生
機構２５θ 、、、、、、、、、、、、、、、＋７８デ
バツグ・バー１−ウェア 、、、、、、、、、、、、、
１８４マイクロコ一ト語の形式、、、、、、、、、、、
、、、１８５データφ云送フ゛ロセツサ・モシコーール
１２０、．１９８データ転送の制御 、、、、、、、、
、、、、、、、、、２０１整数ブロセッザ機構３４０、
、、、、、、、、、、、、．２０８シ〜ケンヅ３］０
ど関連支援ロジック、２０８割込の
０．、、、、、、、、、．２０１１０１１条件コル１ジ
ック 、２１１ マイクロ・アドレス・ハス３１１、、、、、．２］１ｉ
１／次アドレス・フィールＦ、、、、、、２１［ｉマル
ヂウエイ分岐０．−、、、、、．２１６書込み制御記＋
Ｑ機構（ＷＣ５）３２０．、、、、、、、、．２２０Ｄ
Ｍ八コントローラ 、、、、、、、、、、、、、、、
、２２１その他のロジック０．、、、、、、、、、、、
、、．２２１モー］・・レジスタ（２２１）、ＴＤババ
スコード（２２２）、クロック発生 機構（２２４） デパック・へ−］・ウェア 、、、、、、、、、、２
２４マイクロコ一ド語の形式、、、、、、、、、、、、
、２２５マイクロコード拡ジ長バス、、、、、、、、、
、、、、、２３３数値プロセッサ・モジュール１３０、
、、、、、、．２３４浮動小数点算術演勢−機構（ＦＰ
ＬＩ） 、、、、、、、、２３８算術計算機構４１１０
と４５０、、、、、、、、、、、．２３９スクラッヂパ
ット・メモリ１６１０．、、、、．２４４高速レジスタ
・ファイル４３０、、、、、、、．２４［ｉ２重バッフ
ァリング 、２５２ 非レジスタ・ヒラ］〜のセノトアッフ 時短 、、、、、、、、、、、、、、、、、、、、、、
、 ５９ギヘ・ソシュ・ハス・インタフェース と制御 、８９９８．４３、．２６２ 保持レジスタ４２０、、、、、、、、、、、、、、、、
、．２６２データ・キャッシュ転送ロジック ２６３
局所転送ハス制御ロジック（２６４） 転送りロック発生機構４１２（２６４）制御信号（２６
９） 転送の制約条件（倍語構造） 、、、、、、、、２７３
保持レジスタ／転送りロック動作、、、、２７８ＦＰプ
ログラム制御 マイクロ命令順序付Ｃプ（２７！ｌ）；スタック・レジ
スタ４７Ｂ （２８１）サブルーチンの動作（２８３）
、クロック発生機構４８０ （２８３） 、マイクロコ
ード短縮（２８６）、マイクロコートの並列ローＦ （
２８９） ：Ｆｌ＋マイクロコート・ルーチン実行の始
動（２９１） 「１゛モジユールのｊ巽択（２９２）、制御レジスタ（
２９４１ マイクロコート語の形式。 プログラムの流れの例。 デバッグ・ハードウェア 。 アプリケーション向きプロセッサ・ 千ジュール１３０’。 ＦＦＴ高速化モジュール。 データ・キャッシュ・メモリ・ モジュール１４０ メモリ構成、。 データ・ボート ｃｐ転送ロジック ＤＴＰ転送ロジック５４０、、、、、、−。 仲裁ロジック５３５ コマンド・メモリ＋９０ 、、、。 ポスト・インタフェース・ロジック１６０物理的バス線
とのインタフェース バス・コントローラ［ｉ５０ （３４３） ：マスタ・
モートとスレーブ・ 、３０工 ：１０９ 、、、．３１０Ｃ 、，３３３ 、３３８ ，３４０ 干−１〜（３４５）、データ・バッファ６２０ （３４
７） 、アドレス・バッファ［ｉ３０ （３１） ＶＭＥインタフェース・メモリ５６０、、、、、．３４
７メモリ・マツプ 、、、、、、、、、、、、、、、、
、、、、３４７データＦＩＦＯ１ｉ７０．、、、、、、
、、、、、、、、、、、、、、．３５０ＶＭに１割込み
ロジック６８０、、、、、、、、、、、、、．３５１Ｄ
Ｍ八コンｉ〜ローラ６４０、、、、、、、、、、、、、
、、．３５１マイクロコート・ロー１〜制御 ロジック６１０、、、、、、、、、、、、、、、、、、
、、、、、．３５４レジスタ・ブロック６１２、、、、
、、、、、、、、、．３５５制御レジスタ・ビット（３
５５）； ストローブ・バッファ（３５８）。 状況レジスタ（３６０） ；ｗｃｓ制御レジスタ（３５
１） ；ｗｃｓデータ・レジスタ（３１ｉ６） 、ＣＰ
マイクロアドレス・レジスタ（３５７）。 ＤＴＰマイクロアドレス・ レジスタ（３６７） データ・バイブ・インタフェース ＰＡＬ；２１６ （４１，０） ； マルチウェイ分岐
アドレス指定１’Ａ１２１７ （４＋ １）データ人力
条件コート選択ＰＡＬ（４＋２）ＤＴＰ と Ｉ／Ｆ
ＰＡＬ 、、、、、、、、、、、、、、、、、、
、、ｌＩ１２ＶＭＥ ７トレス・デ：７− Ｆ ＰＡＬ
（４１３）ＤＭＡ ＦＩＦｏａ大況どクロック制御Ｐへ
Ｌ（４］３） 、ＶＭＥ読取りと書込みデコートＰへＬ
８１１Ｆ’１１／ｌ） 、ＶＭＥ スレーブ・アクセス
・タイミングＦＡＩ、（４ｉ４１信号ループ制御ＰＡ１
．（４１５） ＤＣＭとＤＣＭ Ｔ／Ｆ ＰＡＩ、 、、、、、、、、
、、、、、、、４１８０ＣＭアドレス・デコードＰＡ＋
、（４１８）。 ＤＣＭ保持レジしタ制御ＰＡＬ（４１９）。 ＤＣＭ書込みフラグ・レジスタ ＰＡＩ、（４２１）、ＦＰ書込みマスクＰへＬ（４２３
）ＦＰ ＰＡＩ、 、、、、、、、、、、
、、、、、、、、、、、、４２３ＷＣＳロート・イネー
ブルＰＡＬ（４２３） ；ポス］・−ソース・モジュー
ル 選十尺ＰへＬ （４２３） 、 ＣＰモジュール選択Ｔ
’ＡＩ、（４２５） 、ＦＰ−ＷＣ５制御１’Ａ１．（
４２６）ロジック＋５０、、、、、、、、、、、、、、
、、、、、、、、、、、．３６９画像ブロセッザ・イン
タフェース１７０、、、．３７３直列ループ・インタフ
ェース ３７６制御記憶機構とのループ・ インタフェース、、、、、、、、、、、、、、、、、、
、、、、３７フルーブ制御 、、、、、、、、、、
、、、、、、、、、、、３７８ループ・トポロジ
、、、、、、、、、、、、、３１１１ポストとのルー
プ・インタフェース ３８６ＤＴＰマイクロコート拡
弓長ル−プ、、、、、、、、３８６並列マイクロコート
・ローディング 、３８７モジユール拡弓長オプショ
ン、、、、、、、、、、、、、、３９１モジユール接続
、、、、、、、、、、、、、、、、、、、Ｊ９２多重
数値処理モジュール、、、、、、、、、、、、、、３９
４キヤツシユ・メそり拡張、、、、、、、、、、、、、
３９９物理的および電気的実装ボード 、、、、、、、
、、３９９ＰＡＬ実装、、、、、、、、、、、、、、、
、、、、、、、、、、、、４０５ＣＰ ＰＡＬ、、、、
、、、、、、、、、、、、、、、、、、、、、、、、４
０１ｉクロツク波形生成ＰＡＬ２５０ （４０５） 。 ＣＤバス・ソースＰへ１、（４０８）；ＣＤパス宛先Ｐ
ＡＩ、（４０９）、符号／ゼロ拡張ハン１〜シェーク・
ロシ・ツク１）八Ｌ（４２８）割込み捕捉Ｉ’ＡＬ（４
３２）； マイクロアドレスとクロック制御 ＰＡＬ（４３２）；直列／並列ロート 選択ＰＡＬ （４３３） ；ｃｐ書込みデコートＰＡ１
．（４３４） ；ｃｐ読取りデコーＩ〜ＰＡＬ（４３５
）；保持レジスタ制御 ＰＡ１．４６＋ （４３１ｉ） 、保留レジスタ開始ア
ドレスＰＡＬ（４３９） 、レジスタ・ファイルＷＥ制
御（４３９）；レジスタ・ファイル・アドレス修丘■へ
Ｌ（４４０）；レジスタ・ファイル・アドレス 増分機構（４４１）：データ有効性制御ＰＡＬ （４４
２） ；マイクロ命令アドレス選択ＰＡＬ （４４２１
；＾ＬＵ問題状況ＰＡＬ（４４３）スタック制御ＰＡＬ
３９１０ （４４４） ；レジスタ・ファイル・アドレ
ス 修飾子ＰＡＬ （４４５） ；結実用バス制御ＰへＬ（
４４７） ；ＶＭＥ割込みＰＡＬ （４−１８）ＤＭＡ
／ＶＭＥ スフ−−１−・７ シン（４４９） ：ＤＭ
Δアドレス制御（４５２）８割込み縁１１１目足 Ｆ４
５２） ＧＩＰマイクロコ−１〜・デコー１〜 （４５３八）、Ｇ１１’割込みマスク（４５３１１：ｌ
Ｇ１１”割込みステー１−・マシン（４５４）ホスト・
コンピュータ、、、、、、、、、、、、、、、、、、４
５４ポストどのハス・インタフェース、４５６画像プロ
セッサ・サブシステム 、、、、、、、４５７システム
の動作、、、、、、、、、、、、、、、、、、、、、、
、４５９ザンブル動作の実現、、、、、、、、、、、、
、、、、、、１Ｉ５９物理メモリ・モデル （ＣＰ／ＤＴＰ間のやりとり） 、、、、、、、、、、
、、、、４６１仮想メモリ・モデル、、、、、、、、、
、、、、、、、、４７０ｃｐとＦＰ間のやりとり、、、
、、、、、、、、、、、、、、、４７Ｂソフトウ工ア階
層、、、、、、、、、、、、、、、、、、、、４８４ア
プリケーシヨンとライブラリ ソフトウェア、、、、、、、、、、、、、、、、、、、
、、、４８６装置トライバ、、、、、、、、、、、、、
、、、、、、、、４８７マイクロコート監視ルーヂン、
、、、、、、、４８９マイクロコー１〜転送ルーヂン＋
ＤＴＰＩ 、、４９１マイクロコー１〜転送ルーチン（
Ｃ＋’）、、、、４！１２ｖ イクＣ１コ−Ｆ １ｉｌ
ｒ’；ｉルー −１−ン（肝） 、、、、＜。 短縮マイクロコー 、、、、、、、、、、、、、、、、
、、１１９５マルチウ工イ分岐 、、、、、、、
、、、、、４９［ｉ離散フーリエ変換実装、、、、、、
、、、、、、、、、、、、４９７多重ＦＰモジュール付
きＦＦＴ 、、、、、、、、、、、、５０３バタフライ
泪算スルーブツｈ （５０４） 。 転送パン１〜幅（５０５） ヒストダラム・アルゴリズム実装 、、、−，５０９プ
レビユー・モートのパイプライン方式％式％ 本田Ｌ９ｆｉの砂多くの新規な開示技術について、本発
明の好適実施例にｑ７ｊに関連つりて説明するか、これ
らの新規開示技術は、ポスト・コンピュータの指示を受
りてオｉ動して高速数値甜算を処理するサブシステムの
特有の問題に応用できる利、壱かある。（この種のサブ
システムは一般に「高速化ポー１、」と１１９はれてい
る。）しかし、本実施例は、本明細書に記載されている
新規開示技術の多数の有利な用途の１つの例にすきない
ことは勿論である。例えば、本明細書に開示されている
各種アーキテクチャ上の新規技術は、広範囲にわたるコ
ンピュータ・システムに任意選択的に応用が可能である
。一般的に、本明細書に記載されている内容は特許請求
の範囲に記載の様々な発明の範囲を必ずしも限定するも
のではない。さらに、記載内容によっては、本発明の特
徴事項に適用されるものと適用されないものとかある。 概要説明 以下では、第１図に示すものと同じシステムの実施例（
または第Ｉ、１０．４１、または４；）図に示す代替実
施例）に４．１丁に関連つりて本発明を説明−・ｊ−る
ことにする。こわらの実施例の４．５微生項ＧＪ木発明
の必須事項のすべてであるとは限らず、好適実ｊｊｉｌ
ｉ例を説明するために便宜的に示しノこものである。 第１図は、数値処理シスう′ムのアーキテクチャを示し
た概念図であり、通常大型コンピュータ・システムのサ
ブシステムとして使用されるものである。第１図に示す
ようなシステムは一般に「高速化ボート」と呼ばれてい
る。これらは通常サブシステムとして使用されている。 つまり、監視プロセッサから高水準コマンドかこの高速
化サブシステムに与えられる。例えば、監視プロセッサ
は高速化サブシステムにベクトル加算、行列反転、高速
フーリエ変換（ＦＦＴ）の実行を命令することかできる
。高速化サブシステムはこの命令を受けて監視プロセッ
サか指定した記憶位置からデータを取り出し、数値処理
操作を実行し、その結果を監視プロセッサに返却する。 第１図は、３つの異なるプロセッサ・干シュールか６７
、ｊす、そのすべてか７７なるタスクを同時並行１・ご
実行−Ｃきるアーキテクチャをホしている。こｌ１１ら
の３モジＪ１−ルどは、制御プロセッサ（Ｃ１１）モジ
コール１１０、データ転送プロセッサ（ＤＴＰ）干ジュ
ール１．２０．数値処理モジュール１３０である。 （この数イ［１”！処理モジこ１−ルは浮動小数点処理
モジュールであることか好ましく、従）てこのモジーＬ
−ルｉＪ ” ＋（’ ”モジュールと呼Ｃ」れること
か多い。数値処理モジュールは、以下で説明するように
、他にも各種タイプのものが使用可能である。）数値処
理モジュール１３０は他の２つのプロセッサと非同期に
、つまり、完全に独立したクロックで稼動する。さらに
、外部インタフェース１５０．１６０，１７０，１８０
にも相当量のロジックが備わっている。 データ・キャッシュ・メモリ１４０の構造と、システム
内の他のブロックとの関係は非常に重要である。データ
・キャッシュ・メモリ＋４０は広幅キャッシコ・ハス１
４４ を経由して浮動小数点プロセッサ１３０に結ばれ
ている。好適実施例では、キャッジ−２ハス１４４Ｌ；
ｌ、データ川に丁・約ｔ（れた２５６木の物理線から構
成さ、１１でいる。 これらの３種類のプロセッサ・モジ：Ｉ−ルはタスク割
振りを容易にする。タスク割振りは基本的には次のＪ：
うに行なわれる。 データ転送プロセッサは、外部インクフェースを通して
外部世界とのインターフェースを管理すると共に、キャ
ッシュ・メモリと外部世界との間のデータ転送を取り扱
う。 制御プロセッサ１１０はアＩ−レス泪算を行ない、数値
処理モジュール１３０との間で送受されるすへてのデー
タ転送を制御する。 数値処理モジコール１３０はデータ計算を行なう。 このタスク割振りを効率よく、高速にサポートするシス
テムを段別するためには、いくつかの重要なアーキテク
チャ上の問題を解決する必要がある。しかし、本発明に
よれは、これらの問題か解決され、驚異的な成果か得ら
れる。 かかるアーキテクチャの実現を容易にするために、第１
図の実施例ては、汀目ずへきハードウェア機構かいくつ
か設りられでいる。第１Ｇ：１、制御プロセッサ１１０
に、アドレス言１■「、 ｌＶ７作のための強カッ、１
機能をもたせたことである。好適実施例では、第２図に
概要を示すように、このプロセッサはシーケン→）”た
りてなく、ア１−レス生成ロジンクと鉾術論理演算機構
（ユニツ１−）（Ａ１．Ｕ）も備えている。 データ転送プロセッサ１２０は外部インフッニス・コン
トローラの動作を監視する。好適実施例では、外部イン
タフェース・コン］・ローラは実際には３つ設りられて
いる。つまり、ＶＭＥハス・インタフェース１６０と、
２個のバックブレーン・バスに対する制御装置である。 （一方のバックブレーン・ハスは「データ・パイプ」で
あり、高速化ボート間を高バント幅リンクで結ぶもので
ある。もう一方はｒＧＩＰバス」であり、画像や図形デ
ータの伝送を最適化するものである。）これらの３つの
ハス・インタフェースの各々は、独自の制御ロジックと
好ましくはコン１−ローラを備えている。イ列えば、Ｖ
Ｍｌｉハス・インクフェース（Ｊ）゛ｊ’１ツク・デー
タ転送を高速化するために、的接メ」ニリ・アクセス（
ＤＭＡ）コンＩ−ローラを（ｊｆｉλている。 しかし、データ転送ブロセソ４月２０はこれらのインタ
フェースを高度に監視する機能を備えてし入る。上記ア
ーキテクチャの最も重要／Ｊ部分はＡ・ｖッシュ・メモ
リＮＯである。この大ヤツシコ・メモリは幅か広（（２
５６ヒツト幅）、大容量であり（少なくとも２メガバイ
ｌ−）、高速であるが（現構成ではアクセス時間が１０
０ナノ秒であり、より高速化することが好ましい）、そ
れたりてなく３つのポートを備えて効率化を図っている
。このメモリは物理的には２ボートだりにするのか好ま
しく、制御プロセッサ１１０とデータ転送プロセッサ１
２０間の仲裁はそれぞれのマイクロコート命令方式で行
なわれる。 さらにン主目すべきことは、キ・ヤツシュ・メモリ１４
０の３ボートが全く異なることである。−数的に、大部
分の数値処理サブシステムでは、キヤ・ンシュ・メモリ
と数値処理構成機構（ユニ・ント）間のパン１−幅かＪ
口°；５に重要になっ′Ｃいる。従って、好適実施例で
は、数値プロセッサにつながるボ１〜は制御プロセッサ
どデータ転Ｊｘブロセッザにつノ１かるボー ｉ・より
も幅か広くなっている（従９て、パン１〜幅か広くなっ
ている）。好適実施例では、後者のボー１−はわすか３
２ヒツト幅である。さらに、完全並列レジタ群か３２ヒ
ツト・ボートで使用さねているので、これらのボートに
対するすへてのアクセスはキャッシュ・メモリ】４０か
らは完全に並列、つまり、２５６ビツト並列読取りまた
は書込みとして見えるようになっている。 数値処理モジュール１３０とのインタフェースは、複数
のモジュール１３０かすへて１つの制御プロセッサの制
御を受りて並列に使用でき、すべてか（好ましくは）１
つのデータ・キャッシュ・メ干り１４０をアクセスでき
るように定義されている。キャッシュ・ハスの幅を極端
に広くすることは、この複数モジュール機能を実現する
上で重要な要因となる。 制御プロセッサ１１０とデータ転送プロセッサ・モジュ
ール１２０間のインタフェースにｔハキャッシ：Ｉを効
率Ｊ：＜利用てぎる重要な機能を備えＣいる。好適実施
例ては、重要ノよ機能のいくつか（」、このやりとりの
利点を向上する／ごめＶ使用ざＪｌている。第１は、多
重プログラミング ブロモジ”）では普通に行なわれて
いることであるか、制御プロセッサ１１０とデータ転送
プロセッサ１２０か共に可変継続時間命令を使用してい
ることである。つまり、ある種の命令タイプは、他の命
令タイプよりもサイクル時間を大幅に長くする必要があ
る。 例えば、極端な例として、ノー・オペレーション命令や
無条件ブランチは、乗算命令よりもＣＰ１１時間を大幅
に少なくする必要がある。従って、可変継続時間クロッ
クを使用してプロセッサの制御を行ない、実行中の命令
をクロック発生装置にヂエックさせて、クロック時間間
隔の継続時間をそのチエツク結果に応じて高速に調整す
ることが一般化されている。 本好適実施例では、制御プロセッサ１１０どブタ転送プ
ロセッサ＋２０は共に共用可変継続時間り０ツクにより
りＶｊノックどられる。ｉ＋Ｙ＝って、制御フ゛ロセッ
リ＋１０ どデータ１１云送ブロセッザは、たとえ別々
の命令スＩ・リームを同時に実行中であっても、同期し
て稼動するようにイネーブルされる。 制御プロセッサ１１０にキャッシュ・メモリ１４０への
アクセス優先１ｕか与えられている。つまり、データ転
送プロセッサ１２０は、制御プロセッサ１１０か先に二
ｖヤッシュをアクセスしていないことを確かめてからキ
ャッシュをアクセスする必要がある。しかし、ロックア
ウトを防止するために、データ転送プロセッサ１２０は
割込の信号を出して、制御プロセッサ１１０が少なくと
も１サイクルの間キャッシュ・ボートの制御権を解放す
るように指示することができる。 これらの３種類のプロセッサ・モジュールは、以下の説
明で略語を用いて弓用することがある。 例えば、データ転送プロセッサ・モジュール１２０て実
行されるマイクロコードはＤＴＰマイクロコートと呼ぶ
場合かある。同様に、制御プロセッサｌｌＯで実行され
るマイクロコートはＣＰマイクロコートと、数値処理モ
ジュール１３０てフ、行されるマイクロコ−Ｆ ｉｊ：
Ｉ’ＰマイクロコーＩ・ど叶ふ場合かある。これらの
略語は他の機能についても用いられている。 設８４目才票 本好適実施例のサブシステムは、小型化され、低コスＩ
−であるか、高度の浮動小数点数値処理性能をもつ段別
になっている。 このサブシステムを使用するために２つのシステムが目
標となっている。このサブシステムは、広範囲にわたる
汎用ホスト・コンビコータで浮動小数点高速化機構（ユ
ニット）として使用するのに適している（特に、ＵＮＩ
Ｘエンジンと互換性をもたせることが望ましい）。 また、第１図の高速化システムは、特殊画像処理システ
ムで利用すると大きな利点が得られるように意図されて
いる。この種のシステムの例としては、ベンチマーク・
チクノロシーズ社から提供され、ｒＧＩＰシステム」と
呼ばれる図形画像処理システムがある。（ｃｒｐシステ
ムは広範囲にわたる図形画像アフリゲージ３ンて冒スル
ーブソＩ〜か９１１らねるようにするいくつかの機能を
備えている。）第１．９Δ、１０．４３図などに示され
ているような高速化リブシステムな備えたこの種のシス
テムは、３次元図形アルコリズムを実行させる上で特に
利点がある。 アルコリズムの分割 以下では、第１図のアーキテクチャについてさらに詳し
く説明するか、その前に、この多重プロセッサ構成がど
のように使用されるかについて説明することにする。 上述したように、大部分のアルゴリズムは４つの独立部
分、つまり、制御、データ人力、アドレス計算、および
データ計算に分けることができる。 これらを個別タスクとして扱い、３つのプロセッサにマ
ツピングするようなアーキテクチャにすることか好まし
い。制御とアドレス計算は制御プロセッサ（Ｃ，Ｐ）干
ジュール１１０か取り扱い、データ入出力タスクはデー
タ転送プロセッサ（ＤＴＰ）モジコール１２０か取り扱
い、データ；；１綽はｒ′／勅小数１１１ブロセソ４）
（ＦＩ））干シコール＋３０か取り扱う。 アル：プリズムを制御プロセッサ・士シー１−ル１１０
とＦＰ間でどのように分割ざ第１るかｉｌｌ、いくつ
かの特定アルゴリズム実装例を示して、り下に１−Ｙし
く説明する。１つの好例は、第３１図を参！１ζ（して
上述する高速フーリエ変）Ｍ（ＦＦＴ）実装によるもの
であるが、このＦｌ・Ｔアルゴリズムはプログラミング
効率が悪いことでよく知られている。 この例では、ＦＦＴアルゴリズムは、データ・サンプル
とフェーズ係数のアドレス計算を制御プロセッサ・モジ
ュール１１０に割り当て、バタフライ計算を浮動小数点
プロセッサ・モジュール１３０に割り当てることによっ
て、制御プロセッサ・モジュール１１０と浮動小数点プ
ロセッサ・干ジコール１３０間で分割されている。 ＦＦＴソフトウェアのうちＣＰモジュール１１０で実行
される部分は、複素数データのアドレスをステージとバ
タフライ数の関数として計算する。複素数フェーズ係数
はテーブルに保持されているのて、そのソフ１へウェア
部分はテーブル内の必要とする位１１４′も、ステージ
とバタフライ数の関数として馴算する。アドレスが計算
で求まると、データと係数か取り出されて、浮動小数点
プロセッサ・干シュールエ３ｏに渡される。／乎動小数
、壱プロセッサ モジュール１３０かバタフライ計算を
完了すると、制御プロセッサ・モジコール月０はその結
果を読み取り、格納してから次のバタフライのアドレス
計算を繰り返すことになる。？Ｊ：［１ずへきことは、
制御プロセッサ・千ジュール１１０は、実際に行なわれ
ているバタフライ計算を追跡する必要がなく、データを
同期点て浮動小数点プロセッサ・モジュール１３［１と
やりとりするだけてよいことである。また、このソフト
ウェアは、アドレスを計算するだけてなく、キャッシュ
・メモリと数値プロセッサ間の実際のデータ転送を制御
することもイ主目すべきである。 ＦＦＴソフトウェアのうち浮動小数点プロセッサ・モジ
ュール１３０て実行される部分は、各連続ステージでデ
ータ・セットのバタフライ言］算を行なうＪ二うに直線
的にコーディングされた！１純命令列によってバタフラ
イ４算を行なう。各ステージでの正確なデータと係数を
得るために必要な複層１．７２アドレス８１算は関知し
ない。従フて、データ泪算のためのコートは、データ転
送操作ど）１（（関係に１１１くことができる。事実、
浮動小数点プロセッサ・モジュール１３０に別の段別を
採用したい場合（例えば、異なる浮動小数点チップ・セ
ラ１−を使用したり、ＦＦＴにより適した低レベル・デ
ータ通路アーキテクチャを使用したりする目的て）は、
このソフトウェア部分（比較的単純化されている）を変
更するだけでよい。 ＣＰとＦＰソフトウェアの実行は並列に行なわれ、アル
ゴリズム実行速度が低速部分によって決まるようにバイ
ブライン化されている。 アーキテクチャの説明 第１図のサブシステムの主要部分のいくつかについて、
以下詳しく説明する。なお、ここでは、要約だけを説明
していることに注意されたい。もっと詳しい説明はその
あとて行なう。 （：１）モジーＣ−ル１１０の概略（第２八図）制御ブ
ロセソ′１１（（汗）モジｖ−ｊｌｉ Ｉ １０ ！！
、３２ヒツト整数プロセッサ機構（ユニッｌ−） （Ｉ
ＰＩＪ）２４０、マイクロコート・シーケンサ２１０、
アドレス生成機構（ユニッｌ−） （ＡＧ）２３０、
その他マイクロプログラム・メモリ、クロック発生装置
、ハス制御といった機構（ユニッ１へ）から構成されて
いる。 好適実施例では、整数プロセッサ機構２４０はＷｃ１ｔ
ｅｋ ＸＬ８１３７を使用し、シーケンサ２１０はＡｎ
ａｌｏｇ Ｄｅｖｉｃｅｓ社製八〇５Ｐ−１へ旧を使用
し、アドレス生成機構２３０はＡｎａｌｏｇ Ｄｅｖｉ
ｃｅｓ社製ＡＤＳＰ−１４０１を使用している。当業者
ならば容易に理解されるように、これらに代えてその他
の各種構成要素を使用することも、他のブロックに同等
の機能をこれらに代えて組み入れることも可能である。 制御プロセッサ・モジュール１１０は次の２つの主要タ
スクを受は持つ。 まず、ポストからのコマンドを解釈し、ＤＴＰモジュー
ル１２０に転送を要求し、データ計算を開始する前に浮
動小数点プロセッサ・モジュール１３０を初期化するこ
とによって、ホー）〜の動イ′１を制ｉ：＋ｌｌするこ
とである（高位１ノヘル）。 次に、データ・キャッシュ・メ千りのアＩ・レスを生成
し、データ・キャッシコ・メモリとＦＰモジュール１３
０間のデータ転】スど紅路を制御することである。この
活動は通７：Ｘ高位レヘル制御操作か完了したあと、実
際の数値処理過程で反復的に行１４われる。ループ制御
はシーケンサか取り扱い、アドレス生成機構と１１１１
がアト１ノス生成のために４１１他的に使用できるよう
になっている。 他のブロックとの連絡は３２ビット幅データ・ハス（Ｃ
Ｄバス１１２）を通して行なわれ、制御プロセッサ・モ
ジュール１１０はこのバスを通して、ブタ・キャッシュ
・メモリ１４０、コマンド・メモリ１９０、およびＦＰ
モジュール１３０の制御レジスタに対する読み書ぎを行
なう。制御プロセッサ・モジュール１１０はポストによ
って（ＶＭＥインタフェース＋６０を通して）、浮動小
数点プロセッサ・千ジュール１３０によって、あるいは
データ転送プロセッサ・モジュール＋２０によって割込
みをかりることか可能である。正常動作では（つまり、
プログラム開発やデバッグと切り１加された）、データ
転送プロセッサ・モジコール１２０だりか割込み発生源
となる。 ＤＴＰ干ジュール１２０の概略（第３八図）データ転送
プロセッサ（ＤＴＰ）モジコール１２０は同し３２ビッ
ト・プロセッサとシーケンサを使用しているので、プロ
グラマから見たどき同しように見える。顕著に異なるの
はバス制御とインタフェース制御である。制御プロセッ
サ・モジュール１１０ と異なる特徴がもう１つある。 それは、データ転送プロセッサ・モジュール１２０には
、マイククロコート拡張ポートがあり、アットオン・ボ
ート（大容量メモリ・カートやネットワーク・カートな
ど）の制御が可能になっていることである。 データ転送プロセッサ・モジュール１２０は次の２つの
タスクを受は持つ。 まず、データ・キャッシュ・メモリと外部インタフェー
ス間のデータ転送を制御することである。（これは、制
御プロセッサ・干シーＩ−ル１１０（またはホスト）か
らコマン１〜を受りＣ行なわｊする。） 次は、外部インタフェースからのコマンドをコマンド・
メモリ１９０に保管されているコマンド待ち行列に転送
し、あとで制御プロセッサ・モシュルが処理できるよう
にすることである。外部インタフェースはいずれもコマ
ンドを出すことかできるが、初期状態では、ＶＭＥイン
タフェースか主要コマンド発生源であるものと予想され
る。適当なソフトウェアでコマンド・リストをデータ・
キャッシュ・メモリ（またはコマンド・メ千す）に入れ
ておき、あとでマクロとして呼び出される（この手法は
「ベクトル連鎖」とも呼ばれている）。デバッグ環境で
は、データ転送プロセッサ・モジュール１２０はデバッ
グ・モニタ（ホスト側で稼動）とデータ転送プロセッサ
・モジュール１２０や制御プロセッサ・モジュール１１
０や浮動小数点プロセッサ・千ジュール＋３０でデバッ
グ中のマイクロコード間の主要インタフェースとなる。 まノ・、１−のう−タ巾ムｉＸフ゛ロ→？ン→ノ・セシ
：Ｉ−ルを通してう一ハック・セニタはＶＭｌ、アドレ
ス空間にマッヒ゛ングされていノよし１８１重メモリを
アクセスすることかできる。 外部インタフェース、データ・キャッシュ・メモリ、コ
マンＩ〜・メモリ、ＶＭＥインタフェース・メ干り、お
にひデータ転送プロセッサ・モジｊ、−ル１２０間のデ
ータとコマン）−の転送は３２ビット幅ＴＤハス１２２
を経由して行なわれる。外部インタフェース１５０．１
６０．１７０はＦＩＦＯ（先入れ先出し）でバッファに
人ねられ、アテンションが必要になったとき、つまりあ
る種のデータを受は取フたり、なにもなくなりつつある
とき、データ転送プロセッサ・モシューノｌ刈２０に割
込みをかける。別の割込み発生源としては、ホスト（Ｖ
ＭＥインタフェース経由）と、制御プロセッサ・モジュ
ール１１０がある。 データ＆送ブロセッザ・モジュール１２０によるデータ
・キャッシュ・メモリへのアクセスは、制御プロセッサ
・モジコール１１０か使用していないリイクルに制限さ
れる。（ＣＩｌ〜ｅシ：Ｉ−ルｌ １０ ｉ：Ｉ ？’
１動小数４９ブロセソ→） 士シーｌ−ル１、）０への
転送面や自身のためにメモリを使用し′Ｃいることかあ
る。）データ転送プロセッサ・ヤシ：１−ル１２０か長
時間アクセス待ちに１ご１′かれた場合は、制御プロセ
ッサ・干ジュールに割込みをかりて、サイクルをスヂー
ルすることかできる。 ＦＰモジュール１３０の概略（第４Ａ−４Ｃ図）浮動小
数点プロセッサ・モジュール１３０は別ホードに置かれ
ており、このボートは主ベース・ポー１〜に差し込むこ
とによって使用される。浮動小数点プロセッサ・干ジュ
ール＋３０の動作は次の２つの部分に分かれて行なわれ
る。 （ａ）マイクロコード浮動小数点機構（ユニット）。こ
の部分は浮動小数点計算を受は持つ。この機構は１つの
目標、つまり、可能な限り高速に動作して、浮動小数点
ハードウェア機構の性能を引き出す設計になっている。 これらの段別目標を達成するために、非常に単純化され
たアーキテクチャが採用されている。つｊ゛す、浮動小
数点乗算機構、浮動小数；＋４．ｉＡ ｌ、１１ （
算術論理演算機構）、高速多重水−１−・レジスタ・フ
ァイル、単純化された高速シーケンシから構成されてい
る。ざらに、スクラソチパッ；・・メモリか内部データ
通路と密結合さ才１、参照テーブルを保管し、ヒストグ
ラム記憶域を提イｊ（する。浮動小数点９術演算機構は
２つの読取リポートと１つの書込みボー１〜を通してレ
ジスタ・ファイルとのインタフェースとなる。 もう１つの書込みボートは読取りボートの一方と結はれ
て、データ・シャツフルと複写機能を提供する。最終ボ
ートは両方向であり、データをレジスタ・ファイルとや
りとりするために使用される。 （ｂ）データ・キャッシュ・メモリ・インタフェース。 ＦＰモジュールのこの部分は、データ・キャッシュ・メ
モリとレジスタ・ファイルの両方向ボート間のインタフ
ェースとなる。レジスタ・ファイルとデータ・キャッシ
ュ・メモ９間には両方向レジスタ群かあり、データ転送
のバイブラインどなり、データ多重化と経路指定を取り
扱う。 転送制御は転送ロジソつてη−成さ才する。このインタ
フェースの多くの部分は、物工１目的に１ｊＦｌ’士ジ
ュール１３０と同し場所に１１５゛かれているか、ＣＰ
モジュール＋１０ と共にクロックかとられるので、ｌ
・１）モジュール１３０の一一部というＪ：りも、１広
−玉ＣＰ千ジュール１１０と一般に叶はれている。 高度多重ボート高速レジスタ・ファイルは、制御プロセ
ッサ・モジュール１１０と浮動小数点プロセッサ・モジ
ュール間のクリーンなインタフニスとなる点で重要な要
素である。このレジスタ・ファイルの一方の側は制御プ
ロセッサ・モジコ。 ル１１０と同期して動作し、他方の側は浮動小数点プロ
セッサ・モジュール１３０と同期して動作する。このよ
うにクロック境界を設りたので、境界の一方の側に変更
を加えても他側が影響されることがない。この結果、よ
り高速の、あるいはもつと多くの統合浮動小数点チップ
・セットへの移行が容易になり、従って、浮動小数点機
構の独立性を保つことができる。 浮動小数点プロセッサ・モジュール間 はアルーフリズムｔ、ｈ合わ１て変更ざオ］ノご士シク
ール１３０’）は、最高４つまでこの種のザフシスデム
に組み入れることか可能である。第９八図ど第１０図に
そのいくつかの例か示さＪｌでいる。 ＤＣＭの概略（第５図） データ・Ａヤッシ：２ メ干り］’ＩＯは＋’；ｆ＋ハ
ント幅多重ボート・メモリである。このメ士りとそのイ
ンタフェースのアーキテクチャＧＪ、本好適実施例のシ
ステム全体の刺部な大幅に向」二させる利点をもってい
る。高ハント幅か必要とされるのは、浮動小数点プロセ
ッサ・モジコール１３０かＡ１純なヘクトル割算を実行
中のとき、浮動小数点プロセッサ・モジュール１３０に
データを常時提供するためである（そして、その結果を
除去するためである）。例えは、ベクトル［加算Ｊ操作
には、計算毎に数字を３回転送する必要がある。浮動小
数点プロセッサ・干ジュール１３０が２０Ｍｆｌｏｐｓ
の計算速度に耐えられる場合は、それに歩調を合わゼる
ために要求されるメモリのハント幅は毎秒２４０Ｍバイ
トどなる。 データ・λヤノシ：Ｉ−メ士りｊＪ、 １ｉ４Ｋ ｘ
：ｌンｌ ・）Ｉ・・メモリからなるメモリ・バンクを
イ１１′１大、ン！１１ハイドのオンホード記憶機構を
ｔＷ載している。こＪｌは遠隔メモリ拡張ポーｌ−４３
１０をキャッジ；１、・ハス１４４にイ」加することに
より拡張可能である。（物理的には、このメモリ拡張モ
ジ：！−−ルは浮動小数点プロセッサ・モジュール１３
０の各種モジュールと同しコネクタに差し込まれる。）
このメモリ拡張モジュールは、オンポー１〜・データ・
キャッシュ・メモリと同しハント幅になっているので、
追加の１２Ｍハイ１〜・メモリを２Ｍハイ）・単位で拡
張するように溝成することが可能である。２重容量メモ
リ・モジュールを使用すると、オンホー１〜記憶機構を
４Ｍバイトまで、オフポート記憶機構を２４Ｍバイトま
で増加できる。 データ・キャッシュ・メモリには３つのボートがあり、
各々はプロセッサの各々につながっている。しかし、制
御プロセッサ・モジュール＋１０と浮動小数点プロセッ
サ・モシコ、−ル１３０へのデータ転送はすべてＣＰマ
イクロコー１〜にＪこって制御さ１３ ／１ ねるのて、多くＱ〕、占で、メ千りを２重ボートたりを
もつものどして扱うことか可能とされていた。 ７Ｙ動小数、’ｊ：ｊブロセソリ・モジュール１３０と
制御プロセッサ・干ジュール１１０に対するデータ転送
は人出力転＋Ｘ Ｊ：り優先されているので、データ転
送フロセッサ・モジュール１２０はメモリ・サイクルに
空きか出るまて待たされることになる。データ転送フロ
セッサ・干ジュール１２０の待ち時間か長い場合は、制
御プロセッサ・モジュール＋１０に割込みをかけて、メ
モリへのアクセス権を獲得することかできる。このこと
は、制御プロセッサ・モジュール１１０がランダム・ア
クセスを行なっていない限り、問題となることはない。 その場合でも、ブロック人出力転送では、データ転送プ
ロセサ・モジュール１２０は別のデータ・ブロックを要
求する必要が起こる前に、メモリ・アクセスと、とにデ
ータを転送するために８サイクルが必要になる。 妥当なサイクル時間メモリ装置で高メモリ・バンド幅を
得るために、広幅メモリ・アーキテクチャか１采用され
ノご。メモリは２４ヒ・ンｌ〜幅であるので、１回のア
クセス・ヅイクルで、３２バー（１−ｆ１日・詔）か転
送される。メニ〔りの−リイクル間間か＋００ ｎｓて
あれば、メモリ・へン１−幅はフロ・ツク転送では毎秒
３２０旧＼イｌ−、ランダムト詔のアクセスでは毎秒４
ＯＮ１ハイドである。 データ・キャッシュ・メモリは、ＦＰモジ：１−−ル１
３Ｑ用（７）？−１’クロコー１〜・オーバーレイを保
！庁しておくためにも使用できる。これらは、浮動小数
点プロセッサ・モジュール１３０のマイクロローＩＳが
ＷＣＳＣＳメイズえたとき、ＦＰモジュールの書込み可
能制御記憶機構との間て受り渡しされる。この並行ロー
１・機能によるＷＯ２の再ロートは、ホス１〜制御によ
る通苓のシリアル・ロー１−よりもはるかに高速に行な
われる。事実、この機能はマイクロコードを動的にベー
シングがて籾るたけの高速になっている。 ＣＭ １９０の概略 コマンド・メモリは小容量（２Ｋ）の３２ヒ・７１〜幅
メモリでり、制御プロセッサ・モシコーール１１０とう
゛−タ転ユスブＩＪセツリ モジー！−ル１２０間の２
つのボー］−をもっている。コマンｌ’、制御および状
況データーこのメモリに保管さねているソフトウェア待
ち行列またはＦ Ｉ ｌ； ０スタツクを通して、制御
プロセッサ・干シーｗ−Ｊｌ刈１０ とＴＩＴＰの間で
受り渡しされる。 このメモリの半分は制御プロセッサ・モジコール１１０
と浮動小数点プロセッサ・モジコール１３０の状態情報
（一部のコマンド構造と共に）を保存しておくために、
マイクロコート・デバッグ・モニタ用として予約されて
いる。 （以下余白） 外部インタフェースの概略 好適実７１１（例では、効率のよいインタフェースをい
くつか備えている。その中て最も重要なのかホスト・イ
ンタフェース（ＶＭＥインタフェースとも呼ばれる）で
ある。ＶＭｌｉインタフＪ−スは９丁適実ｊｊｌ ｆ列
によるサブシステムとＶＭＩ−ハスとをホ占ふインタフ
ェースであり、ＶＭＥハス規格規格改版１版Ｃ１定され
ている電気的仕様とプロ１へコル仕様に徨拠している。 ＶＭＥインタフェースは、ＶＭＥポストがマイクロコー
ドをアップロー１〜しているとき、制御または状況レジ
スタをアクセスしているとき、ＶＭＥインタフェース・
メモリ（ＶＩＭ）をアクセスしているとき、あるいはデ
ータＦＩＦＯをアクセスしているときはスレーブ・モー
トで動作する。スレーブ・モトのインタフェースはバイ
トまたは語アクセスをサポートせす、３２ビット並列ア
クセスだりをサポートする。しかし、制御および状況レ
ジスタは１６ビツト幅であるので、１６ビツトのポスト
は本好適実施例のサブシステムを制御できる。 い１］・インタフェースは、局所ＤＭへの制御を受りて
データＦ ｌ ｌ： ＯとＶ １．Ｉ Ｅメモリ間てデ
ータを転送するときは、マスタ・モードて動作する。Ｄ
Ｍへの活動は、データ転送プロセッサ・モジュール１２
０が割込みサイクルをＭＥハス上て開始することにより
このモジュールによって制御され、モニタされる。 データ・バイブ・インタフェースは、高ハント幅ハック
フ１ノーン・ハスと結ばれる設計に２ｔっている。（物
理的には、これはりホン・ケーブルを使用するだけで構
成に含めることかできる。）このハスを使用すると、私
用サブシステム間の通信が行なえるので便利である。つ
まり、インタフェース・ロジックは２つの受信ボートと
１つの送信ボートを備えているので、この種のバスを複
数短距離局所バスとして使用して、幅広いデータ流れア
ーキテクチャを実現することができる。このバス上のデ
ータ転送はＦＩＦＯでバッファリングされるので（受信
端側）、データ転送を高速にかつ低オーバヘットで行な
うことができる。複数のサブシステムを並列にも直列に
も（例えは、バー−フシインで）接続てきるので、高性
能のシステムを１１Ｘ１単に実現することができる。 １つの例として、高性能の実時間３次元図形システムを
、２つの高速化サブシステムと画像プｔ’１セッサをバ
イブライン構成にすることによって構築することがてぎ
る。最初の高速化サブシステムはフレームｎで多角形を
変形してクリッピングし、２番目の高速化サブシステム
はフレームｎ−１で多角形を描画類に分類しく隠蔽表面
除去のため）、画像プロセッサはフレームｎ−２で多角
形を描画する。 ＤＴＰマイクロコート拡張インタフェースは仮想的にＤ
ＴＰモジュール１２０のマイクロアドレスとデータ・バ
スを拡張したものである。これはＧＩＰマイクロコード
拡張バスとギ全に互換性（物理的および電気的に）があ
るので、ＧＩＰ用に設計され、この種のインタフェース
を使用するどの拡張カートでも使用できる。外部大容量
メモリ・システムとネットワーク・カートはこのインタ
フエース ポー１−３１］Ｉじ（本実施例の→）−ブシ
ステムとオ、＾はオ］る。 画像データ・ハス・インタフェース１７０（またはｒＧ
ＩＰインタフェース」）ハ、特に図形と画像ブタ用に最
適化された別のハスに鯖はねる。このインタフェースは
、ＧＩＰマイクロコーロー拡弓長バスども接続できるの
で、本実施例のヅブシステム」二のいくつかのインタフ
ェース・ロジックをＧＩＰマイクロコーローで制御する
ことかできる。これにより、ＧＩＰと木実ｈｉＵ例のザ
ブシステム間は両方向１６ビツト幅のＦＩＦＯて結ばれ
るので、コマンドとデータをＦＩＦＯ経由で送ることが
できる。このインタフェースの各側は他方の側に割込み
をかりることかてぎる。 制御プロセッサ（ｃｐ）モジュール１１０制御プロセッ
サは、３２ピツ１へ整数プロセッサ機構（ユニット）（
ＩＰＵ）２４０に搭載された３２ビツト・マイクロコー
ト・プロセッサであり、本好適実施例では、Ｗｅｉｔｅ
ｋ ＸＬ８１３７が使用されている。ＩＰＵ２４０は１
６ビツ１〜・アトＩ／ス生成機構（ＡＧ）２３０ （
本実施例てはΔ１ｌａｌｏｌ： Ｄｃｖ＋ｃｃｓネ」八
ＤＳＩ’ １４１Ｔｌを使用）おにひ１６ヒツＩ〜・シ
ーケンサ２１０（木実ｈ；（例て＋Ｊ八へａｌｏＨＤｅ
ｖｉｃｃｓ 、４１：八ＤＳＰ Ｉｄｏｌを使用）によ
ってリボ−１〜される。制御プロセッザ内の主データ通
路はＣＤハス＋１２である。 第２Ａ図は本好適実施例におりる制御プロセッサ１１０
の構造を概要図で示したものである。１月込み可能制御
記憶機構（ＷＣ５）２２０は、マイクロ命令列を納めて
いるメモリである。シーケン４Ｊ２１０からマイクロ命
令７１〜レス・コマンドが出されて、制御記憶機構２２
０からマイクロ命令が取り出される。 この方法で制御記憶機構から取り出される命令の流れを
示したのが２２１である。レジスタに格納されない出力
とレジスタ２２２に格納される出力の両方を設りること
か好ましい。レジスタ２２２ に格納された出力はデコ
ーダ２６０に人力される。レジスタ２２２と２２３は共
に直列シャドウ・レジスタとして構成され、直列ループ
２２５ とのインタフェースとなる。マイクロアドレス
の流れの一部をライン２１１八から行て、浮動小数点モ
ジュール＋３０に通知するＪこうに−・ｊ−るのか好ま
しい。この方法をとると、以下に述へるにうな利点か９
υられる。 また、ライン２２１ Ｆの’ＩＫれを両方向にするの
か好ましい。つまり、このラインは書込み可能制御記憶
機構からマイクロ命令を読み出すために使用てぎるたり
てなく、ある種の場合には、命令を逆に制御記憶機構に
碧き込むためにも使用できる。 その利、Ｑについては下達するか、これは重要な機能で
ある。 マイクロコート出力２２１は人力としてデコーダ２■に
送られる。従来の方法では、このデコーダは最小限の低
レベル・デコート・ロジックを使用して、マイク命令の
フィールドを分割して、必要時にそれらをデコート化し
ている。本実施例のマイクロ命令形式は第２Ｂ図に示さ
れているが、これについては以下で詳しく説明する予定
である。デコーダ２６０の出力２６１はアドレス生成機
構２３０、整数処理機構２４０、シーケンサ２１０とい
った主要機能ブロックのすべてに送られる。これらのラ
インはいろいろな個所につながっているので、個別的に
は示しＣい／Ｊい１゜ シーケンサ２１０は、リンク レジスタ（トランシーバ
）２１４ をＩｚ山してＩＰＩＩ ２４０から送られて
くる人力とシーケンサ局所バス２１５を経由してアＩ・
レス生成機構２３０から送られ′（＜る人力たりて１．
（く、他のいくつかの人力も受り取る。 さまざまな割込、７１線はマルヂブレクヅ２１３を辿し
て多重化され、これらの９１Ｊ込みにより、シーケンサ
２１０のプログラム・カウンタ動作かざまざまに変更さ
れる。割込みをそれぞれに応してＩＡ埋するシーケンサ
・ハードウェアはよく知られている。 別のマルヂブレクザ（２１２で示されている）は各種条
件コート信号から１つを選択して、シーケンサ２１０に
人力するために使用される。これらの条件コード信号は
、詳細は後述するように、シケンサ２１０のロジックの
中でいろいろな使い方をされている。 バッファ２１７は、マイクロ命令のフィールＩ−で指定
されている定数を送るために使用される。 ざらに、別の人出力かいくつか書込み制御記１．（工機
構２２（）どマイクロ命令ハス２２１ に示さねている
。招込みイネーブル線は、例えはボス１〜からどいった
ように、外部から制御される。さらに、２ウエイ・イン
タフ〕−−ス２１１Ｂをｊｌ＋ して、ホスｌ−ｉオマ
イクロアＦ ｌノス・ハス２１１ に対して読み書きを
行なう。この機能は診断に利用てきるたりてなく、フィ
クロ命令を制御記憶機構に省き込むときにも利用できる
（後述する）。 クロック発生装置２５０は制御ブロセッ＋）１１０とデ
ータ転送プロセッザ１２０の両方からサイクル継続時間
人力を受り取る。現クロック・サイクルの継続時間は、
ＣＰとＤＴＰモジュールから受は取った最も継続時間の
長い指定子から即時に選択される。これは、プログラマ
ブル・ロジック・アレイ（ＰＡｌ、）を用いて実装する
のか好ましい。デコーダ２６０の場合と同様に、クロッ
ク発生装置２５０の出力はいろいろな個所に送られるの
で、個々には示していない。 ′ｆＪ２Ｂ図は木好適実施例におりるマイクロ命令フィ
ール（−の割当−Ｃを示１ッたものである。〔；１〕拡
・］］長ロシンにおＧづるフィール１−の１刊当ても示
ざ；Ｉ＋、−Ｃいる。この拡張ロジックの動作について
はｋｌ、 Ｉ−で訂しく説明する。なお、ここて注意し
てお西ノごいことは、この拡張フィールド内のマイクロ
命令の追加ピッ１−と、基本ＷＣ５２２０内の各命令の
こＪｌらの追加フィール１−をＷＣ５拡張機構およびこ
ねらのマイクロ命令フィール１〜をタコ−１−シて実行
するロジックはすべてザブシステム内の各数値処理モジ
ュール１３０またはアルゴリズム高速化機構にも同しも
のがあることである。従って、第１０図の実施例には、
３つのＷＣ５拡張機構か設りられるのて、ＣＰマイクロ
コート・フィール［・全体は１９２ビツトになる。 基本命令内の個々の命令フィールドは整数処理機構２４
０（３２ビツト）、アト１／ス生成機構２：１０（１（
ｌビット）、およびシーケンサ２１０ （７ビツト）用
に割り振られている。拡張フィールド（これは各ｗｃｓ
拡張機構に保管される）ては、フィール１−はレジスタ
選択、条件選択、および転送制御用に割り振らねている
。Ｌ７ 、ｌｑらのヒラ１−の用法についてｌ」、あと
″ＣＣハトく、ｆｔ′Ｌｌυしｊ゛る。 他の命令ノイールトは従来のマイクロコート・アーキテ
クチヤで採用されている方法で割り振られる。例えは、
あるビットは中断点まで各たことを示すために使用され
、いくつかのビットは命令タイプを’ｈ：ｊｉＬに記述
するために使用され、２ビツトはクロック制御をツー１
〜化するために（上述したように、可変絹′続時間クロ
ックを可能にする目的で）使用される。 アドレス・レジスタ２３０はオフ・ザ・シェルフ・アド
レス生成機構である。割算をこの機構で行なえるので、
制御プロセッサ１１０の高速アドレス計算能力か向上す
る。 さらに、整数処理機構（ＩＰＵ） ２４０は算術演算機
能を更に向上させる。ＩＰＵはＣＤバス１１２から読み
書きができると共に、アドレスをＣへバスに出力するこ
ともてきる（レジスタ２４１を通して）。これらのアｌ
〜レスは、第１図に示すように、キャッシュ・メモリ１
４０どコマンド・メモリ１２０に対するアドレス情報ど
／Ｊるものである。 木好適実施例において整数処Ｊｌ１１機４ｊ“Ｉｊ２Ｊ
Ｏ’ｕ便用される実際の構成要素ＩＪ高高度ＬＪ、、術
ｊｉ！ｉ像機ｒｉｉｊを（ｊｆｉえており、この中に（
：Ｉ、乗りニーをバーＩ〜つＪ−アで行なう機能も含ま
れている。従って、機４ｉ１＾２３０ と２４０を一緒
に使用すると、苫ｐ、 （イ：ｊ （ｉｊｉ涼機構の多
くをアドレス生成のために利用することかできる。更に
、シーケンサ２１０かマイクロ命令アドレス生成機能も
実行するロジックをいくつかａｌｆえていることは勿論
である。 アドレス生成機構２３０からの出力２３１はバッファに
入れられ、ＣＤバス１１２ に送り返される。シケンサ
２１０は整数処理機構２４０の出力を読み取ることがて
きるが（リンク・レジスタ２１４を通して） 、ＩＰＩ
＋ ２４０にコマンドてＣＤバス＋１２を駆動させるこ
ともできる。キャッシュ・メモリ＋４０、ＦＰモジュー
ル１３０、またはコマンド・メモリ１９０もこれらの結
果がこのバスに送り出された時点で、その結果をアクセ
スすることができる。 レジスタｚ０３（第２八図の左十に図示）は使用頻度の
低いいくつかの制御信号を格納する。これらの制御イ＾
゛弓１・＝ ＋；ｌ： 、診断用イ８−＋、１． Ｅ
１１制御侶号ＩＪとかある。 整数プロセッサ機構（ＩＰｌｌ） ２４０■門］２４０
は、４ボー ト・レジスタ・ファイル１１１Ｏ１ＡＬＵ
＋１２０、フィールド・マージ機構１１３０おＪ：ひ
乗算／除算機構１１４０から構成されている。これらの
構成機構を簡略図で示したのか第１１図である。２つの
外部データ通路は同図にＤおよびへＤハス１１０１．１
１０２で示されている。制御プロセッサ・モジュール１
１０では、ＡＤハス１１０２はレジスタ２４１を通して
接続され、各種メモリへのアＩ−レス・バスとして使用
される。、Ｄハス１１０１は［、Ｄバス＋１２ に直結
されている。 ＩＰＵ２４０の４つのポート・レジスタ・ファイル１１
１０により、４番目のボート経由によるレジスタへの書
込みに加えて、ｒｌ −ｒ２ ＋ ｒ３といった演算が
１サイクルて行なえる。ＡＬｌｌ １１２０は通常の算
術および論理演算機能のほかに、優先コート化とビット
またはハイド反転命令を備えている。フィル！−・マー
ジ機構１１３０は多重ヒラＩ・ シフ］・と回転、可変
ピッ１−・フィールＩ・抽出、保？「゛）とマージ機能
を備えている。乗算／除勢機構１１４０はＩ門１？４０
の他の部分から独立して稼動する。この機構かいったん
乗算または除算操作を開始したあとは、他の乗算／除算
以外の命令はいずれもＡＬＵ １１２０またはフィール
１−・マージ機構１１３０に実行さセることがてぎる。 乗算は３２ ｘ ３２符号イ」き（８サイクル）で行な
われ、除算はＩｉ４ ｘ ３２ピツ）・符号なしく２０
サイクル）で行なわれる。 レジスタ２４１はＩＰＵ ２４０の外部にあり、Ｃへハ
スＩ１１ とのインタフェースで使用される。これによ
り、メモリをアクセスするときパイプライン遅延が生じ
る。（このレジスタが必要なのは、ここで使用されてい
る特定部分ては、へＤバスはサイクルが開始してから７
５−９０ｎｓ経過するまでは有効にならないためである
。） ＩＰ口２４０（”Ｃ”バス１１０３上の）に対するマイ
クロコート命令人力は内部的に格納されるので（レジス
タ１１５１） 、マイクロコート命令は直接に書込み制
御記１□０機構（Ｗｔ：Ｓ）から取り出される。 ア］・レス生成機構（ΔＧ） ２：１０木好通実施例゛
Ｃ使用されるアドレス生成機構２３０のイｌｌ成は第１
２図にその概要か示されている。 主要要素としてＣＪ、１６ヒツ１−幅の糺Ｕ １２１０
．３０個の内部レジスタ（これらのレジスタを機能別に
分りると、１５個のアドレス・１ノシスタ１２２２．４
個のオフセラ１〜・レジスタ１２２４．４個の比較レジ
スタ１２２６、おにび４個の初期設定レジスタ１２２８
に分類される）かある。他にも、アドレス生成機構１２
３０とピッｌ−反転機構１２４０かある。内部バス１２
５０はブタの経路指定を行ない、”Ｙ”ハス１２７０は
アドレス出力２３１を行ない、この出力はＣＤバス１１
２にフィードバックされる（出力バッファ−２３２がイ
ネプルされたとき）。”Ｄ”バス１２６０はシーケンサ
・データ・バス２１５に人出力を行なうように結ばれて
おり、バス２１５はリンク・レジスタ／トランシーバ２
＋４によってＣＤバスから分離されている。 実際の装置は命令デコーダとその他のタイミングおよび
接合ロジック（図示せず）も備えている。 これらの機能により、アＩ・レス生成機構２３０ ｉ：
１１サイクルて次のことか行なえる。 １６ヒツト・ア１〜レスを出力すること。 メモリ・アドレスにオフセットを加えることにＪ：リメ
モリ・アドレスを修飾すること。 ア］・レスイ１ｒｉかいつ事前設定境界に移動よノこは
境界を越えたかを検出し、条件骨きてアトレスイ１１°
１を再初期設定すること。 この最後のステップは循環バッファやモジコール・アド
レス指定を取り入れる上で特に有用である。 アドレス生成機構２３０はＩＰＬＩ ２４０がもつアド
レス生成機能を補強するものである。しかし、アドレス
生成機構２３０で使用される特定チップは直接に動作す
る場合、１６ビツト・アドレスしか生成できない。（倍
精度アドレスは２サイクルを必要とするが、２個のチッ
プをカスケード接続することも可能である。）木好適実
施例では、アドレス生成機構２３０の１６ビツト・アド
レス出力はＩＰＵ ２４０に渡され、そこでそのアドレ
ス出力かヘース・アＦ ｌノス：こ力１１えらＪｌ、：
１ンヒ゛ソ１〜まで１広引ぐざわる。 アミルレス生成機構のレジスタ＋；１１６ヒツト幅Ｄボ
１−を通してアクセスされる。このボー１−はシゲンザ
と同し局所部分２１５ とリンク・レジスタ２１４ に
接糸売されてし）る。 アドレスはＹボー１−１２７０（第２八図にライン２３
１て示されている）から送出される。ア）−レスはＣＤ
ハスと結はれる前に、３状態バツフア２３２に渡される
。アドレス生成機構のＤかＹのどちらかか読み取られる
どき（つまり、ＣＤバスを駆動するように要求されると
き）、１６ビツト値はバス幅（３２ビツト）までゼロで
拡張または符号で拡張することかできる。これを実行す
るロジックは、あとで詳しく説明する符号／セロ拡張Ｐ
ＡＬ ２１６内に置かれている。ゼロ拡張または符号拡
張はＣＰマイクロコロー〜から直接に制御される。（こ
の機能は、１６ビツト幅ボートのいずれかがＣＤハスを
駆動するために選択されたとぎ使用可能になる。） アドレス生成機構２３０の命令セットは次のように分類
されている。 ルーヒング レジスタ転】ス 言向工里およびシフ］・（イ行」スリ）Ｉうｔイ乍制御
操作 その他の操作 アドレス生成機構の人力とノｌるマイクロコート命令は
内部レジスタに格納され、Ｗ［：Ｓ ２２０がら直接に
取り出されるようになっている。 シーケンサ２２０と関連支援ロジック 本好適実施例では、シーケンサ２１０は八ＤＳＩ’］４
０１を採用している。この特定の八ＤＳＩ”を実装した
シーケンサの主要要素は第１３図に示されている。 これは、１６ビツト加算機４／１ｉ１３］０．６４ ｘ
６４ビットＲＡＭ ＋３２０、割込みロジック１３３
０、割込みベクトル記憶機４Ｒ１３４０、および４個の
ループ・カウンタが含まれる。 内部ＲＡＭ１３２０は次の３通りの使い方か可能である
。 １つはレジスタ・スタックとしてである。スタックとし
て使用すると、サブルーチンに入ったとき最高７１個ま
でのアＦ ｌノスをスタックに入れておくことかできる
。これらの７トレスは関係命令内０〕２ヒッＩ〜・フィ
ールドによってアクセス可能である。 次はサブルーチン・スタックどしてである。このスタッ
クはサブルーチンのリンケージと割込みのための通割戻
りア１−レスの記憶域となるものである。これは、状況
レジスタやカウンタなどの他のハラメータを格納するた
めにも使用できる。 最後は間接アドレス記憶域としでである。これは使用頻
度の高いアドレスの格納用に予約しておくことかできる
。これらはＤボートの下位６ビツトを用いてアクセスさ
れる。 スタック制限レジスタ１３２１はスタック域が他のスタ
ック域を壊したり、スタック・オーバフロやアンダフロ
ーが起こるのを防止するものである。これらのどれかか
起こると、内部割込みが起こり、エラー状態にフラッグ
がイ」りられたり、スタックはオンチップ′に拡弓長さ
れる（スタック・ベシング）。 １０個の優先−１，１１込みか用意ざ］１−（いる。そ
のうちの２個は装置内部のｂので、スタック・エラーど
カウンタ・アンダフローに苅するものである。８個は外
部である。割込み検出、レジスタリングおよびマスキン
グはずへてロジック１３３０によりオンチップで処理さ
ね、対応するヘクトルか；ｌ；ｌ込のベクトル・ファイ
ル１３４０から取り出される。 命令セラ１−は非常に豊富てあり、ジャンプ、ザブルヂ
ーチン呼出し、戻りなと幅広く揃っている。これらの命
令の大部分は絶対アドレス、相対アドレス、または間接
アドレスを使用して目標アドレスを指定できる。これら
は選択した条件の１つによって修飾可能である。 無条件。命令を常に実行する。 フラグなし。条件コード人力（ＦＬ八へと呼ぶ）が偽で
あれば、命令を実行し、そうでなりれは続行する（通常
失敗命令） フラグ。条件ロー１へ人力が真であれは、命令を実行し
、そってなけれは続行する（通常失敗命令）。 箱号。命令の実行は状況レジスタ内の７〕号ヒン［−に
よって左右される。 スタックも理、状況１ノジスタ繰作、カウンタ操作、お
よび１．］Ｊ込み制御を行なう命令も川魚されている。 マイクロツー１〜命令入力は内部レジスタに格納され、
マイクロコート命令はＷＣＳ （レジスタ格納なし）
から直接に取り出される。 シーケンサ支援ロジックには、割込み、条件つきコート
選択、マイクロアドレス・ハス、定数／次アドレス・フ
ィールドの４種類がある。 飢込及 本好適実施例でシーケンサ２１０用に使用されているチ
ップは４個の割込み人力ビンがあるだけである。従って
、使用可能な割込み数を８個に拡張するために外部マル
チプレクサ２１３が使用されている。割込みは主に連絡
用とデバッグ・ツールをザボートするために使用される
。 割込み発生源（最も優先度の高い順）は次の通りである
。 クロー ロジック デハッグ環境内では、名１］的には、モニタ タスクと
ユーザ・タスクの２タスクか枢動１．−Ｃいる。クロー
・ロジック（ｃｌａｗ ｌｏｇｉｃ）は、モニタ・タス
クを１ステツプ進めることなく、ユーザ・タスクだすな
１ステツプ進めるものである。クロ・ロジックはユーザ
・タスクの中のある命令か実行されると、モニタ・タス
クに「制御を返却させる」。ユーザ・タスクに制御を返
却させる命令はクロニ割込みを要求する。これは１サイ
クルたけ遅れているので、ユーザ・タスクの最初の命令
が実行されると割込みか引き起される。従って、ユーザ
・タスクの次の（つまり、２番目の）命令が実行される
まえに、制御がモニタ・タスクに返却される。 史」１点 この割込みレベルはマイクロコート・ビットと直接関係
があるので、割込みか起こるとこのビットがセットされ
る。この仕組を利用すると、中断点を設ける上で便利で
ある。中断点ビットかセラ］・されノ、：命令か実行さ
れると、制御は中断点処理ルーチンに渡さ引］る。中断
点はいくっても設定が可能である。 ＶＭＩミハス ＶＭＩ−ハス割込みは通産デバッグ・千二夕をサボ１−
する目的たりに使用されるので、正常動作時には使用さ
れない。 浮動小数点プロセッサ（中断点） 浮動小数点プロセッサ・モジュール＋３０がそのＷＣＳ
にセットさねている中断点の１つを見つけると、ＦＰク
ロックは停止される。ＦＰモジュールはこのことをこの
割込みを通して、制御プロセッサ・モジュール１１０に
通知する。 ＤＴＰメモリ・アクセス この割込みは、制御プロセッサ・モジュールにデータ・
キャッシュ・メモリへのアクセスを時的に中止させるた
めに使用される。これによりデータ転送プロセッサ・モ
ジュール＋２０はキャッシュ１４０にアクセスかてぎる
ようになる。 ＤＴｌ】（コマンド） この割込みは、ＣＰコマンＦｌｌｌ・ｆｌ （コマンド
・メモリ＋９０内の）にコマンＩ・かあることをデータ
転送プロセッサが制御プロセッサ・モジュール１１０に
知らせるために使用ざねる。＋４ ＤＴＩ’（データ転送完了） この割込みはデータ転送要求が完了したことを制御プロ
セッサ・モジュールに知らせるためにブタ転送プロセッ
サ・モジュール１２０によりて使用される。＊申 浮動小数点プロセッサ（一般） この割込みは、ｌ；ＰＷＡＩＴ、ＦＰＷΔＩＴが状態を
変えたり、エラーが起こったり（エラー・タイプはソフ
トウェアで定義できる）、浮動小数点プロセッサ・モジ
ュール＋３０に中断点が現れると、引き起される。活動
事象は、ＦＰモジュール１３０上にあって、制御プロセ
ッサ・モジュール１１０かロートできるマスク・レジス
タによって選択される。この割込みは今は使用されず、
将来の使用に備えて予約されている。複数のＦＰモジュ
ール１３ｏを使用するシステムで６．１．１個の「Ｐか
この割込のを共用する予定である。従す−（、’ｉ’Ｊ
Ｊ込みツーヒス・ルーヂ゛）は、これらのＦＰに正しく
ツーヒスするためにはとの１・１）か割込みを引ぎ起し
たかを知っている必要かある。＊ 注意 十印のｆ」いた割込のは通常の条件コート・ロジ
ックでもテス！・てぎるので、ごわらをボリングした方
か好都合の場合には、そうすることか可能である。 ＊＊印のイ」いた割込みの場合は、割込み状態を弓き起
したことは、ソフトウェアＦＩＦＯデータ構造内の制御
悄幸艮を調へることで検出することができる。これは割
込みが使用されない場合には、ボリングすることか可能
である。 マルチプレクサ２１３を使用して割込み数を拡張するた
めには、４個の高優先度割込みレベルと４個の低優先度
割込みとの間のタイミング条件を変える必要かある。４
個の高優先度割込みであることを認識するためには、マ
イクロコート・クロックの立上かり縁より２５ｎｓ前に
割込みを引き起す必要かある。低侃先良割込みの場合は
、この１１１１間制限は立下がり縁より１５ ｎ ｓ前
に−・）−る必要かある。。 割込みな引ぎ起ずには、文４応する割込の人力は１クロ
ック期間の問高しベルに保１４ざねる。ハＩ〜ウェアに
よる割込み認知ライフルは必要７７いので、割込み生成
バーミー９１フ機構は非′１・：４に甲純化される。 条イ？Ｉコート・ロジック シーケンサはＦｌ、ＡＧと呼はれる１つの条件ツー１−
入力端をもっており、テスト可能な状況信号はすべて多
重化されてこのビンに人力される。こねは内部レジスタ
に格納され、通常のセラ１〜フフ１時間はＩＲＱにマス
ク（カウンタ・アンダフロー割込み）がかけられている
ときは１Ｏｎｓであり、イネプルされたときは２１ｉｎ
ｓである。ＦＬＡＧ入力端の極性はシーケンサ内部で変
えることができる。 第４０Ａ図に示すように、ＦＬＡＧ入力端の状態をシー
ケンサ２１０の外部で保存しておくためにいくつかの追
加ロジックを使用することか好ましい。そうすれば、シ
ーケンサ２１０の内部状態を割込みか起きたあとて完全
に復元することかて舘る。 １’Ａ１４（１２１１，１シーケン′１１２１０（また
は：１ＩＯ）の内部て内部フリップフロップ４０２０を
エミ：Ｉレー１−するために使用される。このＰＡＬは
従って、「疑似レジスタ」として動作するたりである。 この必要が起こるのは、第４０Ｂ図に示すような条件の
ときである。 割込みか発生ずると、シーケンサは割込み処理ルーチン
に制御を渡す。このルーチンが実行されている間、疑似
レジスタＰＡＬは割込み発生前に存在していた状況フラ
グ条件のコピーを保持しているたりである。割込み処理
ルーチンの実行が終ると、マルチプレクサ２１２はこの
ルーチンの指示を受けて、ＰＡＬ４０２１の出力をシー
ケンサ２１０へのＦＬＡＧ入力としてシーケンサに渡す
。これにより、フリップフロップ４０２０の内部状態が
復元される。 この結果、命令の流れは割込みが起こらなかった場合と
同し順序で継続する。これは、割込みに続く命令が条件
イ１きブランチである場合は特に重要である。内部状態
を正しく復元ずれは、この条件イｑぎブランチは正しく
４４行されることになる。 勿論、このロジックは、シーケンサによツーＣは必要て
ない場合かあるか、木りｆ適実施例で使用されているよ
うな特定シーケンサでは使用した方か好都合である。 テス）・可能状況信号には、次のものかある。 ＩＰＩＩ ２４０条件コート出力、これは、現命令の状
況を中継するものである。どの条件かこのピン十でＩＰ
Ｕ出力によって指示されるかは、マイクロコート令によ
って定義されている。 マイクロコート・ルーフ：これはＶＭＥインタフェース
制御レジスタの中の状況ビットであり、診断ソフトウェ
アで使用すると便利である。 畳込みフラッグＯと１：この２信号はデータ・キャッシ
ュ・メモリ書込みロジックの内部状態をアクセスしやす
くするもので、デバッグ・モニタ内の状態格納と復元マ
イクロコードによってのみ使用される。 保留状態：これは、割込みから戻るときテストされ、ジ
ャンプにＪ二って割込み処理ルーチンに移った場合”Ｃ
ｔ、どの条（’Ｉ （１きジャンプその他か正しく実行
されるＪ：うにする。 ｌ：１判人７兄信−号Ｃ１’Ｗ八１１ これは、１・
（〕かその甜２′−を終えて、追加データを待っている
ときクリアされる。 「Ｐ状況信号ＦＰＷへＩＩ これは、制御プロセッサ
・モジュール１１０がその泪算を終えて、追加データを
待っているときクリアさねる。 ＦＩ’状況信号バンク選択：これは、レジスタ・フ】・
イルか２重バッファ（論理）モーＩ〜て使用されている
とき、ＦＰレジスタ・ファイルのどちらの半分か制御プ
ロセッサ・モジュール１１０に割り振られているかを知
らせる。 ＦＰ状況信号 直列ループ。これは１・Ｐ上の浮動小数
点チップを通して実行される直列ループの終りから抽出
される。この直列ループとのインタフェースを通して、
制御プロセッサ・モジュール＋１０はこれらの装置の内
部状況を抽出する（挿入）ことかてぎる。 １・Ｐ状況信号 ｃｐ待ち割込みとＦＰ待ち割込み。こ
ねらの２つの４人７シ１１ヒ゛ツ］・はそれそＪｌの１
１０号か１：：Ｉから低に移るとセラ１〜される（マス
キングか可能／ｊ場合）。信号Ｆｌ’Ｗ層′１とＣＩＩ
Ｗ八１１へ、（，１）か割込み発１１源を突き止める前
に再び高に戻ることかあるので、直接にテス１−される
。 Ｆｌ’状況イル号 １・Ｐ中断点。これは、デバッグ「
１的たりに使用され、ＦＰか中断点までくるとセラ１〜
される。 ＦＰ状況信号 ＦＰエラチーこれは、エラーｈ）？！７
動小動点数点プロセッサジュール１３０て起こると、セ
ットされる。これは将来の使用に備えて設りられたもの
である。 ＦＰ状況信号はシーケンサに向う共通線を共用し、実際
にテス１−される状況信号はＣＰ拡張マイクロコード部
分によって選択される。 ＩＰＩＩ ２４０からの条件出力は１００ｎｓてサイク
ルするときは、遅れて有効になるのでシーケンサのセッ
トアツプ時間に間に合わない（特にマルヂブレッサによ
って遅延されるので）。この条件をテス］・するときは
、クロックを＋２５ｎｓに延長する必要かある。 ゴｏｒ １ｏｏｐ”はシーケンサ内部のカウンタの１つ
を使用するど、コーディングしや＜ ノｔす、ＩＰＩＩ
２４０はアドレス泪算から解放される。１・ｏｒ−１ｏ
ｏｐｓはＩＰＩＩ２４０を用いて行なうこともてきるが
、そうすると、サイクル１持間か長くなるので余分なオ
ーバヘットが生しることになる。 条件コートは８．１マルヂブレク４ｊ ２１２を通して
多重化されてシーケンサの”ＦＬＡＧ”入力端に人力さ
れる。シーケンサは選択した条件ツー１−信号の極性を
内部ｌ／レジスタ格納して、その選択を行なう。 マイクロアドレス・ハス マイクロアドレス・バス２１１ と２１ ］ Ａ ＋；
ｉ、通常プログラム実行時にはシーケンサ２１０から、
マイクロコートのロード時にはＶＭＥバスから駆動させ
ることができる。ＶＭＥバスはマイクロアトｌメス・バ
スの内容を読み取って、シーケンサがどのアドレスにあ
るかを確かめることもできる。これは、シーケンサ動作
と非同期に行なわれ、主に診断て使用される。 マイクロアドレス２１１は、制御ブｔ’ｌｌセンリ モ
ジュール１１０のＷＣＳの３２ヒソＩ−か各１・Ｐ：（
ニジ：Ｉ−ル上に１面かれているのて、ＦＰ干シ：Ｉ−
ル（拡巾（部分２１１八で示されている）」−にもホ古
はれ°Ｃいる。マイクロアドレス・ハス拡張部分はＦｌ
ｌ ＷＣＳを駆動するためにも使用できる。この機能は
次の２つの理由で便利である。 １ ） ＦＰマイクロコロー−かタウン・ロートされる
ときポストから７１−レスを与えることかてきる。 ２）ＦＰマイクロコロー〜を制御ブロセッヅ・干ジュー
ルと同期させて実行させるとぎに使用てぎるのて、制御
プロセッサ・モジュール内のシーケンサ２１０のアドレ
スが内部生成アドレスの代わりに使用できる。（この機
能は本好適実施例では採用されていないが、いつでも利
用できる方法である。） （以下余白） 定数フィール１〜 ）フイクＩＪ１イ１． 、＜７の１６ヒツ１〜幅定数フ
ィール１−は主にシーケン９に′アドレスを与えるため
に使用されるか、７１−レス生成機構の定数を保持する
ために使用することもてぎる。 シーケンサ２１０は両方向で私用局所バス（シケンヅ・
データ・ハス２１５）と結ばれている。これにより、ジ
ャンプなとをＣＤハスｌ１２を使用する処置と並行に行
なうことができる。シーケンサ・データ・ハスは両方向
リンク・レジスタ／トランシーバ２１４を経由してＣＤ
バス１１２ とリンクされている。クロックのタイミン
グとリンク・レジスタ２１４に対する「フィートスルー
」制御は、送り元と宛先はずへて要求条件が異なるので
、転送経路と方向に応して変化する。アドレス生成機構
のブタ入力端は、アドレス生成機構２３０がシーケンサ
と同しタイミング条件でこのハスで転送を行なう必要が
あるので、このインタフェースのシーク２９１則に１妾
続されていることにｔ１目すべきである。 この構成により、次のにうなＨＹ路指定か可能−Ｃある
。 定数フィール）・−〉シーケンサ（ジャンプ）定数フィ
ールｌｊ−＞ＣＤハス（レジスタ・ローＦ）シーケンサ
−＞ＣＤハス（診断） ＣＤハス−〉シーケンサ（ル］算によるシＡ・ンブ）定
数フィール１〜 〉アドレス生成機構アドレス生成機４
ｆ！ｉ〜＞ＣＤハス（診断）ＣＤバス−〉アドレス生成
機構（泪算によるアドレス） 書込み可能制御記憶機構（ＷＯ２）２２０本好適実施例
では、ＷＣＳメモリ・バンクはマイクロコートＳＩＬ干
ジコ、−ルを使用している。これらは８Ｋ ｘ ３２ビ
ツト・メモリを備えており、これと共に、マイクロコー
ドのロートと診断のための直列シャドウ・レジスタ２２
２ と２２３を備えている。（これらのシャドウ・レジ
スタの動作は以下で詳しく説明する予定である。）この
モジュールは２つの種類、つまり、出力がレジスタに格
納されるものと、レジスタに格納されないものとかある
。ＩＰＩＩ ７４０、アドレス生成機構２３０、および
シーケンサ２１０ｉ：ｌそれそね独自に内部パイプライ
ン・レジスタを持っているので、ＷＯ２からの非レジス
タ格納出力を使用する。 ？」二１．１ずへきことは、制御プロセッサ・モジュー
ルのＷＯ２は実際には分散されていることである。 図示の基本ＷＣＳ部分２２０（これは物理的にヘース・
ホード」二に置かれてし＼る）のほかに、さらにＷＣ５
２２０の拡張部分が１つまたは２つ以上ある。これらの
拡張部分はマイクロアドレス・ス１〜リーム２１１Ａを
受は入れ、物理的に各１４’モジユール上に置かれてい
る。基本ＷＣＳ２２０に格納されている命令セットは各
アＩヘレスに９６ヒツ）への命令を収容している。ＷＣ
Ｓ拡張部分４９０は各々基本ＷＣ５２２０と同じアＩ〜
レス範囲にまたがっているが、ＷＣ５拡張部分の各々（
数値プロセッサ・モジュールの各々にある）は各アドレ
スに追加の３２ビツト命令を収容している。 ＷＣＳインタフェース・レジスタ２２２ と２２３ホス
Ｉ〜（ＶＭＥインタフェース１６０を通して稼動する）
が制御記１．（１機４ｔｌのずへてに対してｌんみ鶏き
を行なうとぎ使用する直列ループの動作について以下詳
しく説明する。ここでは、バーｌ−ウェア構成と接続関
係について説明する。 上述したように、レジスタ２２２はレジスタ格納マイク
ロ命令出力をデコーダ２１ｉ０に対して、および他の多
くのロジックとメモリ構成要素に提供する。内部レジス
タに出力を格納する構成要素の場合には、非レジスタ格
納出力も提供される。（例えば、ＩＰＩＩ ２４０は内
部命令パイプライン・レジスタをもっている。また、高
度の内部デコート・ロジックも備えている。ＩＰＵ ２
４０はデコーダ２６０からある種のレジスタ格納制御ビ
ット、例えは、出力イネーブル信号も受番プ取ることに
注目すへぎである。） レジスタ２２２は実際は直列シャドウ・レジスタである
。これはレジスタ可能による並列スルーフットが得られ
るたりでなく、直列アクセス・モトももっている。直列
アクセス・干−１−は上述する直列ループとのインタフ
ェースのために使用さＪする。 他方のＩｉ「列シャドウ レジスタ２２３は非レジスタ
格納出力のシャトつとなるもの”Ｃある。完全な命令に
対応する直列出力を得るためには（要求時に）（または
、逆に命令２２１の全幅を制御記憶機構２２０に也ぎ戻
ずためには）、ずへてのヒツト・フィール１−をアクセ
スする必要かある。 勿論、上述したＪ：うに接続すると、データ・インタフ
ェースたりてＷＯ２２２０と結ぶことかできる。つまり
、レジスタ２２２ と２２３にはＷＯ２２２０内の記憶
位置の内容か見えるか、データと明示的に結びイ」いた
７１−レスは見えない。アドレス・インタフェースは両
方向接続２】ＩＢで示されているように、別個の２方向
インタフエースである。これはＣＰマイクロアドレス・
ハスであり、 ＶＭＥインタフェース内のマイクロロー
１〜・ロート制御ロジックと結ばれている。これと同し
ハスは、ＤＴＰ制御記憶機構を除くシステム内のすへて
の制御記憶機構とのマイクロア１〜レス・インタフェー
スとなっている。ＤＴＩ’制御記憶機構内のマイクロア
１〜レス線はＭ［インタフェース内の別のレジスタ／ハ
ソファ刀に結はねている。 ＦＴ’制御制御フシ ツクキテクチャのもう１つの特徴は、制御ブロセッヅ・
モジュールか単に監視ブロセッツであるたりてなく、浮
動小数点プロセッサ・モジュールとの間て受り渡しされ
るずへてのデータ転送を直接に制御することである。こ
のロジックの大部分はＦＴ’Ｔ’ュール」二に置かれて
いるが、その制御は制御プロセッサ・モジュール１１０
のマイクロコ１−によって行なわれ、６０バスとのイン
タフェースとなっている。このロジックばあとて詳しく
説明するが、そこてはＦＰモジュールのデータ操作につ
いて検討する予定である。 モート・レジスタ２０３はマイクロコート・ビットを専
用するほど重要でない使用頻度の低い制御信号の値を保
持−う−る。モート・ピッ１〜には次のものがある。 ’ｊｒｒＫ ＩＩ’Ｖり保１１Ｊレシス’） ５６１
ヲＪ ル？Ｉｆ５Ｊ１ｊ、りｉＪレジスタ制御。 ４Ｌ込み保］・５１ノシスタ５６１ を通る流ねまたは
レジスタ制御（第５図に５６１として示され−Ｃいるレ
ジスタは実際には２重に）９ｊっでおり、１個の読取り
レジスタど１個の書込みＩノシスタから７１っている）
。 保持レジスタ５６０に苅するループバック モ２個のＬ
ＥＤ制御信号。 モジュール選択（３ヒツト）、このアトスレは複数個の
ＦＰモジュール＋３０やアルゴリズム高速化機構１３０
′の間で選択される。 ＣＤハス・デコート・ロジック デロータ２６０の機能の１つは、マイクロコードＣＤソ
ース・フィールドをデローＦ ｌ、て、ＣＤバスを駆動
できる装置の出力イネーブルを制御することである。ま
た、ＣＤ宛先フィールドをデコードして、クロック・ス
トローブと書込みイネーブル信号（これらはクロック発
生機構からの書込みゲーｒ−イ１＜−号によって修ｎ；
１１さ１する）な発生ずることも機能の１っである。Ｃ
Ｄハス−にのボー １〜の大部分は３ノシみ１ｕきかて
きるのて、ＩＰＩＩ ２４０にある疑似レジスタは必要
ない。（ＣＤソースと宛先の一部はデコダ２６０にある
デローｌ〜・ロジックによってでなく、ＣＰ拡張ロジッ
ク４１０にあるデコート・ロジックによって制御される
ことに７土目すべきである。） ＣＤバス・ソースと宛先として可能なものとして、ＩＰ
Ｕ ２４０、コマンド・メモリ、データ・キャッシュ・
メモリイ呆持レジスタ５６〇八、千−１〜・レジスタ（
８ビツト）、転送制御レジスタ中Φ季、ＦＰ制御レしス
タ＊＊−開始アトレス・レジスタ÷＊＊、命令レジスタ
（８ビツト）、状況レジスタ（ソースのみ）＊、アドレ
ス生成機構アドレス・ボー１〜＊＊、アドレス生成機構
データ・ボート＊＊、シーケンサ・データ・ボート＊＊
、定数／次アドレス・フィールド（ソースのみ）傘＊が
ある。幸印のイ」いたレジスタはＦＰモモジュール上置
かれているＣＰ拡張ロジックの一部である。これらのレ
ジスタは、ＷＣ５拡張部分イＱＯδご格納さ５１１ζい
る拡張Ｃ１）マイクシノコ−）−内のンイール１〜によ
−〕で選択される。選択されたモジュール／こζプかデ
ータφＪ！送ζごＪ、己て谷して、データを送受する。 Ｏ印のイ・１いたソースは下位１６ビツトをｆｆ１ｇ動
ざゼるたりである。これらのヒラ１〜の１つか選択され
ると、符−Ｊ／セロ拡張ＰＡＬ ２＋６も活動化される
のて、データは３２ヒントのハス幅まて符号またはセロ
で拡張される。 ソースと宛先はそれぞれ１つたりか選択可能であり、こ
れらは異なっていなりれはならない。 ＩＰＵ ２４０へのデータ転送はＩＰｌｌ ２４０の命
令フィルドの制御の下で行なわれるので、ＣＤデータは
それが別の宛先にロートされているときど同時にＣＤバ
スから取り出すことかてきる。 クロック発生機構２５０ クロック発生機構２５０は制御プロセッサ・モジュール
１１０（およびデータ転送プロセッサ・モジュール１２
０）を通して使用される基本クロック信号を発生する。 この機構は、制御プロセッサ１１０とデータ転送プロセ
ッサ１２０の両方からサイクル継続＋＋、５間人力を受
り取る。現り
その他の国々の著作権法に基く著作権による保護に服す
る。本出願の最初の有効な出願日を以て、本出願の材料
は未公開の材料として保護される。 しかしなから、この材料を複写することは、特許書類あ
るいは特許開示が英国あるいはその他の国の公的な特許
出願書類あるいは記録において現れてくるものとして、
たれもがファクシミリ再生すルコトニ著作権者は異議を
唱えないという範囲内において、許可される。しかし、
その地点においては、著作権者はどのようなものである
かすべての著作権を留保する。 ［産業上の利用分野コ 本発明は、コンピュータ・システムおよびサブシステム
、およびコンピュータを利用したデータ処理方式に関ｌ
し、特にタイミング制御の改良されたコンビコータ・シ
ステムに関するもの゛（ある。 ［従来の技術］ 高速マルチプロセッサ・アーＡテクヂャ並列に動作する
複数のプロセッサを使用することは、これまで、非常に
高いスルーブツトを達成するための便利な方法であると
認識されてきた。 このようなアーキテクチャか数多く提案さＪ］ている。 しかし、このＪ：うなアーＡデクヂャを実際：ζ実現す
ることは非常に困ＭＩＩである。特に、広範囲にわたる
ユーザの要求を満足し、技術進歩を取り入れることかて
きるような、非常に多様性のあるこの種のアーキテクチ
ャを段別することは困２ｔｌである。 完全に非同期のマルチプロセッサ・アーキテクチャは提
案されてきたか、マルチプロセッサ・アキテクヂャにお
りるプログラミング支援の問題は殆ど解決されていない
ことはこの分野において般に認識されている。 マルチフロセッサ アーキテクチャに関連する部の問題
、「、りのこく最近の概要か、雑誌Ｃｏｍｐｕｔｅｒの
１９８８年２月号の９ベージのＤ ｕｂｏｉｓ他著、”
５ｙｎｃｈｒｏｎｉｚａｔｉｏｎ 、 Ｃｏｈｅｒｅｎ
ｃｅ 、 ａｎｄ ＥｖｅｎｔＯｒｄｅｒｉｎｇ ｉｎ
Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒｓ ”に示されている
。この文献は引用することて木明細書の一部とする。ま
た、ディジタル信号処理のために最近提案されたマルチ
フロセッサノ・アーキテクチャについて、眉Ｉ誌（：ｏ
＋１ｐｕＬｃｒの１９８８年２月号の４７ペーシ、Ｌａ
ｎｇｅ他著、”Ａｎ Ｏｐｔｉｍｕｍ Ｐａｒａｌｌ
ｅｌＡｒＣｌｌｌＬｅＣｊｌｊｒＱ ｆｏｒ １１１ｇ
１ｌ ５ｐｅｅｄ Ｒｅａｌ−Ｔｌｍｅ ＤｌｇｌＬａ
ｌ Ｓｉ）；ｎａｌ Ｐｒｏｃｅｓｓｉｎｇ ”
に説明されている。 この文献は引用することで木明細書の一部とする。 待ち°°状態信号または“プロセッサ・レディパ状態信
号を使用している。これらの（８−ＱにＪ、どのフロセ
ッサからもセットしたり、クリアできる。 （このような信４すは一般に“セマフォ“と［ｉ干ぶ。 ） （す］余白） プロセッサ間同期 プロセッサ間の同期は、非常に広範囲にわたるマイクロ
フロセッサ・システムで常に重要な問題であると考えら
れている。このようなプロセッサ間インタフェースは、
多くの場合、゛プロセッサ入出力管理 スーパーコンピュータ・システムやメインフレーム・シ
ステムでは、これまで、インタフェース・コントローラ
と少なくとも１つの他のプロセッサを使用するたけてな
く、独立した人出カプロセッサか使用されてきた。この
ようなシステムは多くの場合、いろいろな特殊作業を処
理するために、多彩な専用プロセッサを使用する。 最近では、このような入出カプロセッサがボート・レベ
ルの数値処理サブシステムでも使用されるようになって
きた。たとえば、 Ｍｅｒｃｕｒｙ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍｓは
、浮動小数点プロセッサと非同期的に動作する、独立し
たデータ転送プロセッサを備えたシステム（Ｚ ｊｐ３
２３２）を発表した。 専用ハードウェア・アーキテクチャ 多くの専用プロセッサ・アーキテクチャが提案されてお
り、これらのアーキテクチャは特に、特定のアプリケー
ションにとって便利である。しかし、このような専用ア
ーキテクチャを汎用数値処理アーキテクチャに統合する
方法については、あまり注意が払われていない。また、
アルゴリズム固有のプロセッサのための汎用インタフェ
ース管理についても、あまり注意は払われていない。 ［発明の要約］ 本出願には多くの革新的教示が述べられており、これら
を第１図に示すようなシステムをもとに説明するものと
する。 多くの革新的教示の中で、ここでは特に、２つのプロセ
ッサがどちらも共有された可変時間クロックを採用して
いるシステムについて述へる。 （第１図の実施例では、制御プロセッサ１１０とデータ
転送プロセッサ１２０がこの方式でクロックを共有して
いる。）したがって、制御プロセッサ１１０とデータ転
送プロセッサ１２０は、別々の命令ストリームを同時に
実行する場合でも、同期をとりながら動作できる。明ら
かに、一方のプロセッサが短いサイクル時間を要求した
場合には、もう一方のプロセッサか要求した長い時間を
生成するために、−時的にクロックの速度が遅くなった
ときに、短いサイクル時間を要求したプロセッサは効率
か低下する。しかし、大部分のインストラクションは短
いサイクル時間を要求するため、この効率の低下はわず
かである。 さらに、別のレベルのオービトレーション機能も提供さ
れる。制御プロセッサ１１０には、キャッシュ・メモリ
１４０をアクセスするための優先順位が与えられる。つ
まり、データ転送プロセッサ１２０は、キャッシュ・ア
クセスを実行する前に、キャッシュ・アクセスか制御プ
ロセッサ１１０によって割り込まれていないかどうかを
必ず確認しなけれはならない。しかし、ロック・アウト
を防止するために、データ転送プロセッサ１２０には、
割り込み信号か与えられており、制御プロセッサ１１０
に刻して、少なくとも１サイクルの間たけ、キャッシュ
・ボート１４２の制御を解放するように要求することか
てきる。 ここてはさらに、革新的教示として高速数値プロセッサ
にお番プる新しいアーキテクチャ（ロシ・ツタ・ファミ
リの新しい割り振りを基礎にしたもの）について述べる
。第４Ａ〜４Ｄ図の実施例では、ＴＴＬポート・アーキ
テクチャてＥＣＬか使用されている。ＥＣＬは３つの重
要な場所て使用されている。 高速数値演算モジュールのクロックは、ＥＣＬロジック
を採用した゛°スマート°クロックであり、算術演算ユ
ニットが実行する個々の命令に応じて、サイクル単位て
クロック時間を調整する。 数値処理モジュールの外部の低速ロジックとの同期をと
り、演算ユニット（たとえばＡＬＵや乗算器）が受は付
番プることがてきる最大クロツタ速度に匹敵する周波数
で小さいサイクル（またはクロック゛ビート°°）を持
つ状態変化クロック・ドメインを提供するために、ＥＣ
Ｌ転送りロックを使用している。この場合も、これはか
なり機能の高いクロックであり、システム・クロック・
サイクル間で重要なロジック操作を実行する。 演算ユニットは、ＥＣＬ内部データ・パスとＴＴＬイン
タフェースを備えている。 この技術側り振りは、特定の演算ユニットから最大限の
速度を引ぎ出すとぎに有利であるはかりでなく、非常に
柔軟なりロック・１−メイン境界を越えて（数値処理モ
ジュールとシステムのほかの部分の間て）非常に効率の
よいデータ転送バスを可能にするためにも有利である。 もちろん、本発明によって可能になる革新的サブシステ
ムの利点は、全体としてのコンピュータ・システムにと
っても有利な点である。さらに、ここで述へる革新的開
示の多くは、第１図に示すような独立したサブシステム
を含まないコンピュータ・システムにも採用でき、もっ
と単純なスタンドアロン構造のコンピュータ・システム
にも採用できる。 （以下、第１０１頁に続く） ［実施例］ υ下、図面を参照して本発明の実施例を詳細に説明する
。 （１１次） 実施例０９１．。、、、、、、、、、、、、、、、、、
、、、、、ＩＩ２概要説明 、、、、、、、、、、、、
、、、、、、、、、、、、、、、ｌ１２設５１目標、、
、、、、、、、、、、、、、、、、、、、、、、、、、
１２１アルゴリズムの分割 、、、、、、、、、、、、
、、、、、１２２アーキテクチヤの説明 、、、、、、
、、、、、、、、、＋２５ｃｐ千ジユール１１０の概略 （第２八図） 、、、、、、、：、、、、、、、、、
、、、、、、、１２６ＤＴＰモジユール１２０の概略 （第ｎ図） 、、、、、、、、、、、、、、、、、、
、、、、、、１２８ＦＰモジユール１３０の概略 （第４八−４Ｃ図） 、、、、、、、、、、、、、、
、、、、、、１３１ＤＣＭの概略 （第５図） 、、、
、、、、、、、、、、、１３４ＣＭ＋９０の概略、、、
、、、、、、、、、、、、、、’、、、、、１３７外部
インタフェースの概略。、、、、、、、、１３９制御プ
ロセッサ（ｃｐ）モジュール１１０、、、．１４２整数
プロセッサ機構（ＩＰｌｌ）２４０．、、、、、、、、
．１５０ア（〜１７ス生成機構（八Ｇ）２３０、、、、
、、、、、、、．１．５２シーケンザ２１０ と関連支
援ロジック １５５割込の −６，、、、、
、，１５８浮動小数点プロセッサ（一般）（＋６１）条
イと１コー１〜・ロジック、、、、、、、、、、、、、
、１ｆｉ３マイクロ・アＦ ｌノス・ハス 、、、、
、、、１６８定数フイール）〜 、、、、、、、、、、
、、、、、、、、、Ｉ７０書込み可能制御記憶機構（Ｗ
Ｃ５）２２０．、、、、、ｌ７１ＷＣＳインタフエース
・レジスタ ２２２と２２３ 、、、、、、、、、、、、、、、、
、．１７２Ｆｌ’制御ロジツク その他のロジック 、、、、、、、、、、、、、、、、
、、、１７５干−１〜・レジスタ２０３ （１７５１：
ＣＤハス・デコート・ロジック（１７６）クロック発生
機構２５θ 、、、、、、、、、、、、、、、＋７８デ
バツグ・バー１−ウェア 、、、、、、、、、、、、、
１８４マイクロコ一ト語の形式、、、、、、、、、、、
、、、１８５データφ云送フ゛ロセツサ・モシコーール
１２０、．１９８データ転送の制御 、、、、、、、、
、、、、、、、、、２０１整数ブロセッザ機構３４０、
、、、、、、、、、、、、．２０８シ〜ケンヅ３］０
ど関連支援ロジック、２０８割込の
０．、、、、、、、、、．２０１１０１１条件コル１ジ
ック 、２１１ マイクロ・アドレス・ハス３１１、、、、、．２］１ｉ
１／次アドレス・フィールＦ、、、、、、２１［ｉマル
ヂウエイ分岐０．−、、、、、．２１６書込み制御記＋
Ｑ機構（ＷＣ５）３２０．、、、、、、、、．２２０Ｄ
Ｍ八コントローラ 、、、、、、、、、、、、、、、
、２２１その他のロジック０．、、、、、、、、、、、
、、．２２１モー］・・レジスタ（２２１）、ＴＤババ
スコード（２２２）、クロック発生 機構（２２４） デパック・へ−］・ウェア 、、、、、、、、、、２
２４マイクロコ一ド語の形式、、、、、、、、、、、、
、２２５マイクロコード拡ジ長バス、、、、、、、、、
、、、、、２３３数値プロセッサ・モジュール１３０、
、、、、、、．２３４浮動小数点算術演勢−機構（ＦＰ
ＬＩ） 、、、、、、、、２３８算術計算機構４１１０
と４５０、、、、、、、、、、、．２３９スクラッヂパ
ット・メモリ１６１０．、、、、．２４４高速レジスタ
・ファイル４３０、、、、、、、．２４［ｉ２重バッフ
ァリング 、２５２ 非レジスタ・ヒラ］〜のセノトアッフ 時短 、、、、、、、、、、、、、、、、、、、、、、
、 ５９ギヘ・ソシュ・ハス・インタフェース と制御 、８９９８．４３、．２６２ 保持レジスタ４２０、、、、、、、、、、、、、、、、
、．２６２データ・キャッシュ転送ロジック ２６３
局所転送ハス制御ロジック（２６４） 転送りロック発生機構４１２（２６４）制御信号（２６
９） 転送の制約条件（倍語構造） 、、、、、、、、２７３
保持レジスタ／転送りロック動作、、、、２７８ＦＰプ
ログラム制御 マイクロ命令順序付Ｃプ（２７！ｌ）；スタック・レジ
スタ４７Ｂ （２８１）サブルーチンの動作（２８３）
、クロック発生機構４８０ （２８３） 、マイクロコ
ード短縮（２８６）、マイクロコートの並列ローＦ （
２８９） ：Ｆｌ＋マイクロコート・ルーチン実行の始
動（２９１） 「１゛モジユールのｊ巽択（２９２）、制御レジスタ（
２９４１ マイクロコート語の形式。 プログラムの流れの例。 デバッグ・ハードウェア 。 アプリケーション向きプロセッサ・ 千ジュール１３０’。 ＦＦＴ高速化モジュール。 データ・キャッシュ・メモリ・ モジュール１４０ メモリ構成、。 データ・ボート ｃｐ転送ロジック ＤＴＰ転送ロジック５４０、、、、、、−。 仲裁ロジック５３５ コマンド・メモリ＋９０ 、、、。 ポスト・インタフェース・ロジック１６０物理的バス線
とのインタフェース バス・コントローラ［ｉ５０ （３４３） ：マスタ・
モートとスレーブ・ 、３０工 ：１０９ 、、、．３１０Ｃ 、，３３３ 、３３８ ，３４０ 干−１〜（３４５）、データ・バッファ６２０ （３４
７） 、アドレス・バッファ［ｉ３０ （３１） ＶＭＥインタフェース・メモリ５６０、、、、、．３４
７メモリ・マツプ 、、、、、、、、、、、、、、、、
、、、、３４７データＦＩＦＯ１ｉ７０．、、、、、、
、、、、、、、、、、、、、、．３５０ＶＭに１割込み
ロジック６８０、、、、、、、、、、、、、．３５１Ｄ
Ｍ八コンｉ〜ローラ６４０、、、、、、、、、、、、、
、、．３５１マイクロコート・ロー１〜制御 ロジック６１０、、、、、、、、、、、、、、、、、、
、、、、、．３５４レジスタ・ブロック６１２、、、、
、、、、、、、、、．３５５制御レジスタ・ビット（３
５５）； ストローブ・バッファ（３５８）。 状況レジスタ（３６０） ；ｗｃｓ制御レジスタ（３５
１） ；ｗｃｓデータ・レジスタ（３１ｉ６） 、ＣＰ
マイクロアドレス・レジスタ（３５７）。 ＤＴＰマイクロアドレス・ レジスタ（３６７） データ・バイブ・インタフェース ＰＡＬ；２１６ （４１，０） ； マルチウェイ分岐
アドレス指定１’Ａ１２１７ （４＋ １）データ人力
条件コート選択ＰＡＬ（４＋２）ＤＴＰ と Ｉ／Ｆ
ＰＡＬ 、、、、、、、、、、、、、、、、、、
、、ｌＩ１２ＶＭＥ ７トレス・デ：７− Ｆ ＰＡＬ
（４１３）ＤＭＡ ＦＩＦｏａ大況どクロック制御Ｐへ
Ｌ（４］３） 、ＶＭＥ読取りと書込みデコートＰへＬ
８１１Ｆ’１１／ｌ） 、ＶＭＥ スレーブ・アクセス
・タイミングＦＡＩ、（４ｉ４１信号ループ制御ＰＡ１
．（４１５） ＤＣＭとＤＣＭ Ｔ／Ｆ ＰＡＩ、 、、、、、、、、
、、、、、、、４１８０ＣＭアドレス・デコードＰＡ＋
、（４１８）。 ＤＣＭ保持レジしタ制御ＰＡＬ（４１９）。 ＤＣＭ書込みフラグ・レジスタ ＰＡＩ、（４２１）、ＦＰ書込みマスクＰへＬ（４２３
）ＦＰ ＰＡＩ、 、、、、、、、、、、
、、、、、、、、、、、、４２３ＷＣＳロート・イネー
ブルＰＡＬ（４２３） ；ポス］・−ソース・モジュー
ル 選十尺ＰへＬ （４２３） 、 ＣＰモジュール選択Ｔ
’ＡＩ、（４２５） 、ＦＰ−ＷＣ５制御１’Ａ１．（
４２６）ロジック＋５０、、、、、、、、、、、、、、
、、、、、、、、、、、．３６９画像ブロセッザ・イン
タフェース１７０、、、．３７３直列ループ・インタフ
ェース ３７６制御記憶機構とのループ・ インタフェース、、、、、、、、、、、、、、、、、、
、、、、３７フルーブ制御 、、、、、、、、、、
、、、、、、、、、、、３７８ループ・トポロジ
、、、、、、、、、、、、、３１１１ポストとのルー
プ・インタフェース ３８６ＤＴＰマイクロコート拡
弓長ル−プ、、、、、、、、３８６並列マイクロコート
・ローディング 、３８７モジユール拡弓長オプショ
ン、、、、、、、、、、、、、、３９１モジユール接続
、、、、、、、、、、、、、、、、、、、Ｊ９２多重
数値処理モジュール、、、、、、、、、、、、、、３９
４キヤツシユ・メそり拡張、、、、、、、、、、、、、
３９９物理的および電気的実装ボード 、、、、、、、
、、３９９ＰＡＬ実装、、、、、、、、、、、、、、、
、、、、、、、、、、、、４０５ＣＰ ＰＡＬ、、、、
、、、、、、、、、、、、、、、、、、、、、、、、４
０１ｉクロツク波形生成ＰＡＬ２５０ （４０５） 。 ＣＤバス・ソースＰへ１、（４０８）；ＣＤパス宛先Ｐ
ＡＩ、（４０９）、符号／ゼロ拡張ハン１〜シェーク・
ロシ・ツク１）八Ｌ（４２８）割込み捕捉Ｉ’ＡＬ（４
３２）； マイクロアドレスとクロック制御 ＰＡＬ（４３２）；直列／並列ロート 選択ＰＡＬ （４３３） ；ｃｐ書込みデコートＰＡ１
．（４３４） ；ｃｐ読取りデコーＩ〜ＰＡＬ（４３５
）；保持レジスタ制御 ＰＡ１．４６＋ （４３１ｉ） 、保留レジスタ開始ア
ドレスＰＡＬ（４３９） 、レジスタ・ファイルＷＥ制
御（４３９）；レジスタ・ファイル・アドレス修丘■へ
Ｌ（４４０）；レジスタ・ファイル・アドレス 増分機構（４４１）：データ有効性制御ＰＡＬ （４４
２） ；マイクロ命令アドレス選択ＰＡＬ （４４２１
；＾ＬＵ問題状況ＰＡＬ（４４３）スタック制御ＰＡＬ
３９１０ （４４４） ；レジスタ・ファイル・アドレ
ス 修飾子ＰＡＬ （４４５） ；結実用バス制御ＰへＬ（
４４７） ；ＶＭＥ割込みＰＡＬ （４−１８）ＤＭＡ
／ＶＭＥ スフ−−１−・７ シン（４４９） ：ＤＭ
Δアドレス制御（４５２）８割込み縁１１１目足 Ｆ４
５２） ＧＩＰマイクロコ−１〜・デコー１〜 （４５３八）、Ｇ１１’割込みマスク（４５３１１：ｌ
Ｇ１１”割込みステー１−・マシン（４５４）ホスト・
コンピュータ、、、、、、、、、、、、、、、、、、４
５４ポストどのハス・インタフェース、４５６画像プロ
セッサ・サブシステム 、、、、、、、４５７システム
の動作、、、、、、、、、、、、、、、、、、、、、、
、４５９ザンブル動作の実現、、、、、、、、、、、、
、、、、、、１Ｉ５９物理メモリ・モデル （ＣＰ／ＤＴＰ間のやりとり） 、、、、、、、、、、
、、、、４６１仮想メモリ・モデル、、、、、、、、、
、、、、、、、、４７０ｃｐとＦＰ間のやりとり、、、
、、、、、、、、、、、、、、、４７Ｂソフトウ工ア階
層、、、、、、、、、、、、、、、、、、、、４８４ア
プリケーシヨンとライブラリ ソフトウェア、、、、、、、、、、、、、、、、、、、
、、、４８６装置トライバ、、、、、、、、、、、、、
、、、、、、、、４８７マイクロコート監視ルーヂン、
、、、、、、、４８９マイクロコー１〜転送ルーヂン＋
ＤＴＰＩ 、、４９１マイクロコー１〜転送ルーチン（
Ｃ＋’）、、、、４！１２ｖ イクＣ１コ−Ｆ １ｉｌ
ｒ’；ｉルー −１−ン（肝） 、、、、＜。 短縮マイクロコー 、、、、、、、、、、、、、、、、
、、１１９５マルチウ工イ分岐 、、、、、、、
、、、、、４９［ｉ離散フーリエ変換実装、、、、、、
、、、、、、、、、、、、４９７多重ＦＰモジュール付
きＦＦＴ 、、、、、、、、、、、、５０３バタフライ
泪算スルーブツｈ （５０４） 。 転送パン１〜幅（５０５） ヒストダラム・アルゴリズム実装 、、、−，５０９プ
レビユー・モートのパイプライン方式％式％ 本田Ｌ９ｆｉの砂多くの新規な開示技術について、本発
明の好適実施例にｑ７ｊに関連つりて説明するか、これ
らの新規開示技術は、ポスト・コンピュータの指示を受
りてオｉ動して高速数値甜算を処理するサブシステムの
特有の問題に応用できる利、壱かある。（この種のサブ
システムは一般に「高速化ポー１、」と１１９はれてい
る。）しかし、本実施例は、本明細書に記載されている
新規開示技術の多数の有利な用途の１つの例にすきない
ことは勿論である。例えば、本明細書に開示されている
各種アーキテクチャ上の新規技術は、広範囲にわたるコ
ンピュータ・システムに任意選択的に応用が可能である
。一般的に、本明細書に記載されている内容は特許請求
の範囲に記載の様々な発明の範囲を必ずしも限定するも
のではない。さらに、記載内容によっては、本発明の特
徴事項に適用されるものと適用されないものとかある。 概要説明 以下では、第１図に示すものと同じシステムの実施例（
または第Ｉ、１０．４１、または４；）図に示す代替実
施例）に４．１丁に関連つりて本発明を説明−・ｊ−る
ことにする。こわらの実施例の４．５微生項ＧＪ木発明
の必須事項のすべてであるとは限らず、好適実ｊｊｉｌ
ｉ例を説明するために便宜的に示しノこものである。 第１図は、数値処理シスう′ムのアーキテクチャを示し
た概念図であり、通常大型コンピュータ・システムのサ
ブシステムとして使用されるものである。第１図に示す
ようなシステムは一般に「高速化ボート」と呼ばれてい
る。これらは通常サブシステムとして使用されている。 つまり、監視プロセッサから高水準コマンドかこの高速
化サブシステムに与えられる。例えば、監視プロセッサ
は高速化サブシステムにベクトル加算、行列反転、高速
フーリエ変換（ＦＦＴ）の実行を命令することかできる
。高速化サブシステムはこの命令を受けて監視プロセッ
サか指定した記憶位置からデータを取り出し、数値処理
操作を実行し、その結果を監視プロセッサに返却する。 第１図は、３つの異なるプロセッサ・干シュールか６７
、ｊす、そのすべてか７７なるタスクを同時並行１・ご
実行−Ｃきるアーキテクチャをホしている。こｌ１１ら
の３モジＪ１−ルどは、制御プロセッサ（Ｃ１１）モジ
コール１１０、データ転送プロセッサ（ＤＴＰ）干ジュ
ール１．２０．数値処理モジュール１３０である。 （この数イ［１”！処理モジこ１−ルは浮動小数点処理
モジュールであることか好ましく、従）てこのモジーＬ
−ルｉＪ ” ＋（’ ”モジュールと呼Ｃ」れること
か多い。数値処理モジュールは、以下で説明するように
、他にも各種タイプのものが使用可能である。）数値処
理モジュール１３０は他の２つのプロセッサと非同期に
、つまり、完全に独立したクロックで稼動する。さらに
、外部インタフェース１５０．１６０，１７０，１８０
にも相当量のロジックが備わっている。 データ・キャッシュ・メモリ１４０の構造と、システム
内の他のブロックとの関係は非常に重要である。データ
・キャッシュ・メモリ＋４０は広幅キャッシコ・ハス１
４４ を経由して浮動小数点プロセッサ１３０に結ばれ
ている。好適実施例では、キャッジ−２ハス１４４Ｌ；
ｌ、データ川に丁・約ｔ（れた２５６木の物理線から構
成さ、１１でいる。 これらの３種類のプロセッサ・モジ：Ｉ−ルはタスク割
振りを容易にする。タスク割振りは基本的には次のＪ：
うに行なわれる。 データ転送プロセッサは、外部インクフェースを通して
外部世界とのインターフェースを管理すると共に、キャ
ッシュ・メモリと外部世界との間のデータ転送を取り扱
う。 制御プロセッサ１１０はアＩ−レス泪算を行ない、数値
処理モジュール１３０との間で送受されるすへてのデー
タ転送を制御する。 数値処理モジコール１３０はデータ計算を行なう。 このタスク割振りを効率よく、高速にサポートするシス
テムを段別するためには、いくつかの重要なアーキテク
チャ上の問題を解決する必要がある。しかし、本発明に
よれは、これらの問題か解決され、驚異的な成果か得ら
れる。 かかるアーキテクチャの実現を容易にするために、第１
図の実施例ては、汀目ずへきハードウェア機構かいくつ
か設りられでいる。第１Ｇ：１、制御プロセッサ１１０
に、アドレス言１■「、 ｌＶ７作のための強カッ、１
機能をもたせたことである。好適実施例では、第２図に
概要を示すように、このプロセッサはシーケン→）”た
りてなく、ア１−レス生成ロジンクと鉾術論理演算機構
（ユニツ１−）（Ａ１．Ｕ）も備えている。 データ転送プロセッサ１２０は外部インフッニス・コン
トローラの動作を監視する。好適実施例では、外部イン
タフェース・コン］・ローラは実際には３つ設りられて
いる。つまり、ＶＭＥハス・インタフェース１６０と、
２個のバックブレーン・バスに対する制御装置である。 （一方のバックブレーン・ハスは「データ・パイプ」で
あり、高速化ボート間を高バント幅リンクで結ぶもので
ある。もう一方はｒＧＩＰバス」であり、画像や図形デ
ータの伝送を最適化するものである。）これらの３つの
ハス・インタフェースの各々は、独自の制御ロジックと
好ましくはコン１−ローラを備えている。イ列えば、Ｖ
Ｍｌｉハス・インクフェース（Ｊ）゛ｊ’１ツク・デー
タ転送を高速化するために、的接メ」ニリ・アクセス（
ＤＭＡ）コンＩ−ローラを（ｊｆｉλている。 しかし、データ転送ブロセソ４月２０はこれらのインタ
フェースを高度に監視する機能を備えてし入る。上記ア
ーキテクチャの最も重要／Ｊ部分はＡ・ｖッシュ・メモ
リＮＯである。この大ヤツシコ・メモリは幅か広（（２
５６ヒツト幅）、大容量であり（少なくとも２メガバイ
ｌ−）、高速であるが（現構成ではアクセス時間が１０
０ナノ秒であり、より高速化することが好ましい）、そ
れたりてなく３つのポートを備えて効率化を図っている
。このメモリは物理的には２ボートだりにするのか好ま
しく、制御プロセッサ１１０とデータ転送プロセッサ１
２０間の仲裁はそれぞれのマイクロコート命令方式で行
なわれる。 さらにン主目すべきことは、キ・ヤツシュ・メモリ１４
０の３ボートが全く異なることである。−数的に、大部
分の数値処理サブシステムでは、キヤ・ンシュ・メモリ
と数値処理構成機構（ユニ・ント）間のパン１−幅かＪ
口°；５に重要になっ′Ｃいる。従って、好適実施例で
は、数値プロセッサにつながるボ１〜は制御プロセッサ
どデータ転Ｊｘブロセッザにつノ１かるボー ｉ・より
も幅か広くなっている（従９て、パン１〜幅か広くなっ
ている）。好適実施例では、後者のボー１−はわすか３
２ヒツト幅である。さらに、完全並列レジタ群か３２ヒ
ツト・ボートで使用さねているので、これらのボートに
対するすへてのアクセスはキャッシュ・メモリ】４０か
らは完全に並列、つまり、２５６ビツト並列読取りまた
は書込みとして見えるようになっている。 数値処理モジュール１３０とのインタフェースは、複数
のモジュール１３０かすへて１つの制御プロセッサの制
御を受りて並列に使用でき、すべてか（好ましくは）１
つのデータ・キャッシュ・メ干り１４０をアクセスでき
るように定義されている。キャッシュ・ハスの幅を極端
に広くすることは、この複数モジュール機能を実現する
上で重要な要因となる。 制御プロセッサ１１０とデータ転送プロセッサ・モジュ
ール１２０間のインタフェースにｔハキャッシ：Ｉを効
率Ｊ：＜利用てぎる重要な機能を備えＣいる。好適実施
例ては、重要ノよ機能のいくつか（」、このやりとりの
利点を向上する／ごめＶ使用ざＪｌている。第１は、多
重プログラミング ブロモジ”）では普通に行なわれて
いることであるか、制御プロセッサ１１０とデータ転送
プロセッサ１２０か共に可変継続時間命令を使用してい
ることである。つまり、ある種の命令タイプは、他の命
令タイプよりもサイクル時間を大幅に長くする必要があ
る。 例えば、極端な例として、ノー・オペレーション命令や
無条件ブランチは、乗算命令よりもＣＰ１１時間を大幅
に少なくする必要がある。従って、可変継続時間クロッ
クを使用してプロセッサの制御を行ない、実行中の命令
をクロック発生装置にヂエックさせて、クロック時間間
隔の継続時間をそのチエツク結果に応じて高速に調整す
ることが一般化されている。 本好適実施例では、制御プロセッサ１１０どブタ転送プ
ロセッサ＋２０は共に共用可変継続時間り０ツクにより
りＶｊノックどられる。ｉ＋Ｙ＝って、制御フ゛ロセッ
リ＋１０ どデータ１１云送ブロセッザは、たとえ別々
の命令スＩ・リームを同時に実行中であっても、同期し
て稼動するようにイネーブルされる。 制御プロセッサ１１０にキャッシュ・メモリ１４０への
アクセス優先１ｕか与えられている。つまり、データ転
送プロセッサ１２０は、制御プロセッサ１１０か先に二
ｖヤッシュをアクセスしていないことを確かめてからキ
ャッシュをアクセスする必要がある。しかし、ロックア
ウトを防止するために、データ転送プロセッサ１２０は
割込の信号を出して、制御プロセッサ１１０が少なくと
も１サイクルの間キャッシュ・ボートの制御権を解放す
るように指示することができる。 これらの３種類のプロセッサ・モジュールは、以下の説
明で略語を用いて弓用することがある。 例えば、データ転送プロセッサ・モジュール１２０て実
行されるマイクロコードはＤＴＰマイクロコートと呼ぶ
場合かある。同様に、制御プロセッサｌｌＯで実行され
るマイクロコートはＣＰマイクロコートと、数値処理モ
ジュール１３０てフ、行されるマイクロコ−Ｆ ｉｊ：
Ｉ’ＰマイクロコーＩ・ど叶ふ場合かある。これらの
略語は他の機能についても用いられている。 設８４目才票 本好適実施例のサブシステムは、小型化され、低コスＩ
−であるか、高度の浮動小数点数値処理性能をもつ段別
になっている。 このサブシステムを使用するために２つのシステムが目
標となっている。このサブシステムは、広範囲にわたる
汎用ホスト・コンビコータで浮動小数点高速化機構（ユ
ニット）として使用するのに適している（特に、ＵＮＩ
Ｘエンジンと互換性をもたせることが望ましい）。 また、第１図の高速化システムは、特殊画像処理システ
ムで利用すると大きな利点が得られるように意図されて
いる。この種のシステムの例としては、ベンチマーク・
チクノロシーズ社から提供され、ｒＧＩＰシステム」と
呼ばれる図形画像処理システムがある。（ｃｒｐシステ
ムは広範囲にわたる図形画像アフリゲージ３ンて冒スル
ーブソＩ〜か９１１らねるようにするいくつかの機能を
備えている。）第１．９Δ、１０．４３図などに示され
ているような高速化リブシステムな備えたこの種のシス
テムは、３次元図形アルコリズムを実行させる上で特に
利点がある。 アルコリズムの分割 以下では、第１図のアーキテクチャについてさらに詳し
く説明するか、その前に、この多重プロセッサ構成がど
のように使用されるかについて説明することにする。 上述したように、大部分のアルゴリズムは４つの独立部
分、つまり、制御、データ人力、アドレス計算、および
データ計算に分けることができる。 これらを個別タスクとして扱い、３つのプロセッサにマ
ツピングするようなアーキテクチャにすることか好まし
い。制御とアドレス計算は制御プロセッサ（Ｃ，Ｐ）干
ジュール１１０か取り扱い、データ入出力タスクはデー
タ転送プロセッサ（ＤＴＰ）モジコール１２０か取り扱
い、データ；；１綽はｒ′／勅小数１１１ブロセソ４）
（ＦＩ））干シコール＋３０か取り扱う。 アル：プリズムを制御プロセッサ・士シー１−ル１１０
とＦＰ間でどのように分割ざ第１るかｉｌｌ、いくつ
かの特定アルゴリズム実装例を示して、り下に１−Ｙし
く説明する。１つの好例は、第３１図を参！１ζ（して
上述する高速フーリエ変）Ｍ（ＦＦＴ）実装によるもの
であるが、このＦｌ・Ｔアルゴリズムはプログラミング
効率が悪いことでよく知られている。 この例では、ＦＦＴアルゴリズムは、データ・サンプル
とフェーズ係数のアドレス計算を制御プロセッサ・モジ
ュール１１０に割り当て、バタフライ計算を浮動小数点
プロセッサ・モジュール１３０に割り当てることによっ
て、制御プロセッサ・モジュール１１０と浮動小数点プ
ロセッサ・干ジコール１３０間で分割されている。 ＦＦＴソフトウェアのうちＣＰモジュール１１０で実行
される部分は、複素数データのアドレスをステージとバ
タフライ数の関数として計算する。複素数フェーズ係数
はテーブルに保持されているのて、そのソフ１へウェア
部分はテーブル内の必要とする位１１４′も、ステージ
とバタフライ数の関数として馴算する。アドレスが計算
で求まると、データと係数か取り出されて、浮動小数点
プロセッサ・干シュールエ３ｏに渡される。／乎動小数
、壱プロセッサ モジュール１３０かバタフライ計算を
完了すると、制御プロセッサ・モジコール月０はその結
果を読み取り、格納してから次のバタフライのアドレス
計算を繰り返すことになる。？Ｊ：［１ずへきことは、
制御プロセッサ・千ジュール１１０は、実際に行なわれ
ているバタフライ計算を追跡する必要がなく、データを
同期点て浮動小数点プロセッサ・モジュール１３［１と
やりとりするだけてよいことである。また、このソフト
ウェアは、アドレスを計算するだけてなく、キャッシュ
・メモリと数値プロセッサ間の実際のデータ転送を制御
することもイ主目すべきである。 ＦＦＴソフトウェアのうち浮動小数点プロセッサ・モジ
ュール１３０て実行される部分は、各連続ステージでデ
ータ・セットのバタフライ言］算を行なうＪ二うに直線
的にコーディングされた！１純命令列によってバタフラ
イ４算を行なう。各ステージでの正確なデータと係数を
得るために必要な複層１．７２アドレス８１算は関知し
ない。従フて、データ泪算のためのコートは、データ転
送操作ど）１（（関係に１１１くことができる。事実、
浮動小数点プロセッサ・モジュール１３０に別の段別を
採用したい場合（例えば、異なる浮動小数点チップ・セ
ラ１−を使用したり、ＦＦＴにより適した低レベル・デ
ータ通路アーキテクチャを使用したりする目的て）は、
このソフトウェア部分（比較的単純化されている）を変
更するだけでよい。 ＣＰとＦＰソフトウェアの実行は並列に行なわれ、アル
ゴリズム実行速度が低速部分によって決まるようにバイ
ブライン化されている。 アーキテクチャの説明 第１図のサブシステムの主要部分のいくつかについて、
以下詳しく説明する。なお、ここでは、要約だけを説明
していることに注意されたい。もっと詳しい説明はその
あとて行なう。 （：１）モジーＣ−ル１１０の概略（第２八図）制御ブ
ロセソ′１１（（汗）モジｖ−ｊｌｉ Ｉ １０ ！！
、３２ヒツト整数プロセッサ機構（ユニッｌ−） （Ｉ
ＰＩＪ）２４０、マイクロコート・シーケンサ２１０、
アドレス生成機構（ユニッｌ−） （ＡＧ）２３０、
その他マイクロプログラム・メモリ、クロック発生装置
、ハス制御といった機構（ユニッ１へ）から構成されて
いる。 好適実施例では、整数プロセッサ機構２４０はＷｃ１ｔ
ｅｋ ＸＬ８１３７を使用し、シーケンサ２１０はＡｎ
ａｌｏｇ Ｄｅｖｉｃｅｓ社製八〇５Ｐ−１へ旧を使用
し、アドレス生成機構２３０はＡｎａｌｏｇ Ｄｅｖｉ
ｃｅｓ社製ＡＤＳＰ−１４０１を使用している。当業者
ならば容易に理解されるように、これらに代えてその他
の各種構成要素を使用することも、他のブロックに同等
の機能をこれらに代えて組み入れることも可能である。 制御プロセッサ・モジュール１１０は次の２つの主要タ
スクを受は持つ。 まず、ポストからのコマンドを解釈し、ＤＴＰモジュー
ル１２０に転送を要求し、データ計算を開始する前に浮
動小数点プロセッサ・モジュール１３０を初期化するこ
とによって、ホー）〜の動イ′１を制ｉ：＋ｌｌするこ
とである（高位１ノヘル）。 次に、データ・キャッシュ・メ千りのアＩ・レスを生成
し、データ・キャッシコ・メモリとＦＰモジュール１３
０間のデータ転】スど紅路を制御することである。この
活動は通７：Ｘ高位レヘル制御操作か完了したあと、実
際の数値処理過程で反復的に行１４われる。ループ制御
はシーケンサか取り扱い、アドレス生成機構と１１１１
がアト１ノス生成のために４１１他的に使用できるよう
になっている。 他のブロックとの連絡は３２ビット幅データ・ハス（Ｃ
Ｄバス１１２）を通して行なわれ、制御プロセッサ・モ
ジュール１１０はこのバスを通して、ブタ・キャッシュ
・メモリ１４０、コマンド・メモリ１９０、およびＦＰ
モジュール１３０の制御レジスタに対する読み書ぎを行
なう。制御プロセッサ・モジュール１１０はポストによ
って（ＶＭＥインタフェース＋６０を通して）、浮動小
数点プロセッサ・千ジュール１３０によって、あるいは
データ転送プロセッサ・モジュール＋２０によって割込
みをかりることか可能である。正常動作では（つまり、
プログラム開発やデバッグと切り１加された）、データ
転送プロセッサ・モジコール１２０だりか割込み発生源
となる。 ＤＴＰ干ジュール１２０の概略（第３八図）データ転送
プロセッサ（ＤＴＰ）モジコール１２０は同し３２ビッ
ト・プロセッサとシーケンサを使用しているので、プロ
グラマから見たどき同しように見える。顕著に異なるの
はバス制御とインタフェース制御である。制御プロセッ
サ・モジュール１１０ と異なる特徴がもう１つある。 それは、データ転送プロセッサ・モジュール１２０には
、マイククロコート拡張ポートがあり、アットオン・ボ
ート（大容量メモリ・カートやネットワーク・カートな
ど）の制御が可能になっていることである。 データ転送プロセッサ・モジュール１２０は次の２つの
タスクを受は持つ。 まず、データ・キャッシュ・メモリと外部インタフェー
ス間のデータ転送を制御することである。（これは、制
御プロセッサ・干シーＩ−ル１１０（またはホスト）か
らコマン１〜を受りＣ行なわｊする。） 次は、外部インタフェースからのコマンドをコマンド・
メモリ１９０に保管されているコマンド待ち行列に転送
し、あとで制御プロセッサ・モシュルが処理できるよう
にすることである。外部インタフェースはいずれもコマ
ンドを出すことかできるが、初期状態では、ＶＭＥイン
タフェースか主要コマンド発生源であるものと予想され
る。適当なソフトウェアでコマンド・リストをデータ・
キャッシュ・メモリ（またはコマンド・メ千す）に入れ
ておき、あとでマクロとして呼び出される（この手法は
「ベクトル連鎖」とも呼ばれている）。デバッグ環境で
は、データ転送プロセッサ・モジュール１２０はデバッ
グ・モニタ（ホスト側で稼動）とデータ転送プロセッサ
・モジュール１２０や制御プロセッサ・モジュール１１
０や浮動小数点プロセッサ・千ジュール＋３０でデバッ
グ中のマイクロコード間の主要インタフェースとなる。 まノ・、１−のう−タ巾ムｉＸフ゛ロ→？ン→ノ・セシ
：Ｉ−ルを通してう一ハック・セニタはＶＭｌ、アドレ
ス空間にマッヒ゛ングされていノよし１８１重メモリを
アクセスすることかできる。 外部インタフェース、データ・キャッシュ・メモリ、コ
マンＩ〜・メモリ、ＶＭＥインタフェース・メ干り、お
にひデータ転送プロセッサ・モジｊ、−ル１２０間のデ
ータとコマン）−の転送は３２ビット幅ＴＤハス１２２
を経由して行なわれる。外部インタフェース１５０．１
６０．１７０はＦＩＦＯ（先入れ先出し）でバッファに
人ねられ、アテンションが必要になったとき、つまりあ
る種のデータを受は取フたり、なにもなくなりつつある
とき、データ転送プロセッサ・モシューノｌ刈２０に割
込みをかける。別の割込み発生源としては、ホスト（Ｖ
ＭＥインタフェース経由）と、制御プロセッサ・モジュ
ール１１０がある。 データ＆送ブロセッザ・モジュール１２０によるデータ
・キャッシュ・メモリへのアクセスは、制御プロセッサ
・モジコール１１０か使用していないリイクルに制限さ
れる。（ＣＩｌ〜ｅシ：Ｉ−ルｌ １０ ｉ：Ｉ ？’
１動小数４９ブロセソ→） 士シーｌ−ル１、）０への
転送面や自身のためにメモリを使用し′Ｃいることかあ
る。）データ転送プロセッサ・ヤシ：１−ル１２０か長
時間アクセス待ちに１ご１′かれた場合は、制御プロセ
ッサ・干ジュールに割込みをかりて、サイクルをスヂー
ルすることかできる。 ＦＰモジュール１３０の概略（第４Ａ−４Ｃ図）浮動小
数点プロセッサ・モジュール１３０は別ホードに置かれ
ており、このボートは主ベース・ポー１〜に差し込むこ
とによって使用される。浮動小数点プロセッサ・干ジュ
ール＋３０の動作は次の２つの部分に分かれて行なわれ
る。 （ａ）マイクロコード浮動小数点機構（ユニット）。こ
の部分は浮動小数点計算を受は持つ。この機構は１つの
目標、つまり、可能な限り高速に動作して、浮動小数点
ハードウェア機構の性能を引き出す設計になっている。 これらの段別目標を達成するために、非常に単純化され
たアーキテクチャが採用されている。つｊ゛す、浮動小
数点乗算機構、浮動小数；＋４．ｉＡ ｌ、１１ （
算術論理演算機構）、高速多重水−１−・レジスタ・フ
ァイル、単純化された高速シーケンシから構成されてい
る。ざらに、スクラソチパッ；・・メモリか内部データ
通路と密結合さ才１、参照テーブルを保管し、ヒストグ
ラム記憶域を提イｊ（する。浮動小数点９術演算機構は
２つの読取リポートと１つの書込みボー１〜を通してレ
ジスタ・ファイルとのインタフェースとなる。 もう１つの書込みボートは読取りボートの一方と結はれ
て、データ・シャツフルと複写機能を提供する。最終ボ
ートは両方向であり、データをレジスタ・ファイルとや
りとりするために使用される。 （ｂ）データ・キャッシュ・メモリ・インタフェース。 ＦＰモジュールのこの部分は、データ・キャッシュ・メ
モリとレジスタ・ファイルの両方向ボート間のインタフ
ェースとなる。レジスタ・ファイルとデータ・キャッシ
ュ・メモ９間には両方向レジスタ群かあり、データ転送
のバイブラインどなり、データ多重化と経路指定を取り
扱う。 転送制御は転送ロジソつてη−成さ才する。このインタ
フェースの多くの部分は、物工１目的に１ｊＦｌ’士ジ
ュール１３０と同し場所に１１５゛かれているか、ＣＰ
モジュール＋１０ と共にクロックかとられるので、ｌ
・１）モジュール１３０の一一部というＪ：りも、１広
−玉ＣＰ千ジュール１１０と一般に叶はれている。 高度多重ボート高速レジスタ・ファイルは、制御プロセ
ッサ・モジュール１１０と浮動小数点プロセッサ・モジ
ュール間のクリーンなインタフニスとなる点で重要な要
素である。このレジスタ・ファイルの一方の側は制御プ
ロセッサ・モジコ。 ル１１０と同期して動作し、他方の側は浮動小数点プロ
セッサ・モジュール１３０と同期して動作する。このよ
うにクロック境界を設りたので、境界の一方の側に変更
を加えても他側が影響されることがない。この結果、よ
り高速の、あるいはもつと多くの統合浮動小数点チップ
・セットへの移行が容易になり、従って、浮動小数点機
構の独立性を保つことができる。 浮動小数点プロセッサ・モジュール間 はアルーフリズムｔ、ｈ合わ１て変更ざオ］ノご士シク
ール１３０’）は、最高４つまでこの種のザフシスデム
に組み入れることか可能である。第９八図ど第１０図に
そのいくつかの例か示さＪｌでいる。 ＤＣＭの概略（第５図） データ・Ａヤッシ：２ メ干り］’ＩＯは＋’；ｆ＋ハ
ント幅多重ボート・メモリである。このメ士りとそのイ
ンタフェースのアーキテクチャＧＪ、本好適実施例のシ
ステム全体の刺部な大幅に向」二させる利点をもってい
る。高ハント幅か必要とされるのは、浮動小数点プロセ
ッサ・モジコール１３０かＡ１純なヘクトル割算を実行
中のとき、浮動小数点プロセッサ・モジュール１３０に
データを常時提供するためである（そして、その結果を
除去するためである）。例えは、ベクトル［加算Ｊ操作
には、計算毎に数字を３回転送する必要がある。浮動小
数点プロセッサ・干ジュール１３０が２０Ｍｆｌｏｐｓ
の計算速度に耐えられる場合は、それに歩調を合わゼる
ために要求されるメモリのハント幅は毎秒２４０Ｍバイ
トどなる。 データ・λヤノシ：Ｉ−メ士りｊＪ、 １ｉ４Ｋ ｘ
：ｌンｌ ・）Ｉ・・メモリからなるメモリ・バンクを
イ１１′１大、ン！１１ハイドのオンホード記憶機構を
ｔＷ載している。こＪｌは遠隔メモリ拡張ポーｌ−４３
１０をキャッジ；１、・ハス１４４にイ」加することに
より拡張可能である。（物理的には、このメモリ拡張モ
ジ：！−−ルは浮動小数点プロセッサ・モジュール１３
０の各種モジュールと同しコネクタに差し込まれる。）
このメモリ拡張モジュールは、オンポー１〜・データ・
キャッシュ・メモリと同しハント幅になっているので、
追加の１２Ｍハイ１〜・メモリを２Ｍハイ）・単位で拡
張するように溝成することが可能である。２重容量メモ
リ・モジュールを使用すると、オンホー１〜記憶機構を
４Ｍバイトまで、オフポート記憶機構を２４Ｍバイトま
で増加できる。 データ・キャッシュ・メモリには３つのボートがあり、
各々はプロセッサの各々につながっている。しかし、制
御プロセッサ・モジュール＋１０と浮動小数点プロセッ
サ・モシコ、−ル１３０へのデータ転送はすべてＣＰマ
イクロコー１〜にＪこって制御さ１３ ／１ ねるのて、多くＱ〕、占で、メ千りを２重ボートたりを
もつものどして扱うことか可能とされていた。 ７Ｙ動小数、’ｊ：ｊブロセソリ・モジュール１３０と
制御プロセッサ・干ジュール１１０に対するデータ転送
は人出力転＋Ｘ Ｊ：り優先されているので、データ転
送フロセッサ・モジュール１２０はメモリ・サイクルに
空きか出るまて待たされることになる。データ転送フロ
セッサ・干ジュール１２０の待ち時間か長い場合は、制
御プロセッサ・モジュール＋１０に割込みをかけて、メ
モリへのアクセス権を獲得することかできる。このこと
は、制御プロセッサ・モジュール１１０がランダム・ア
クセスを行なっていない限り、問題となることはない。 その場合でも、ブロック人出力転送では、データ転送プ
ロセサ・モジュール１２０は別のデータ・ブロックを要
求する必要が起こる前に、メモリ・アクセスと、とにデ
ータを転送するために８サイクルが必要になる。 妥当なサイクル時間メモリ装置で高メモリ・バンド幅を
得るために、広幅メモリ・アーキテクチャか１采用され
ノご。メモリは２４ヒ・ンｌ〜幅であるので、１回のア
クセス・ヅイクルで、３２バー（１−ｆ１日・詔）か転
送される。メニ〔りの−リイクル間間か＋００ ｎｓて
あれば、メモリ・へン１−幅はフロ・ツク転送では毎秒
３２０旧＼イｌ−、ランダムト詔のアクセスでは毎秒４
ＯＮ１ハイドである。 データ・キャッシュ・メモリは、ＦＰモジ：１−−ル１
３Ｑ用（７）？−１’クロコー１〜・オーバーレイを保
！庁しておくためにも使用できる。これらは、浮動小数
点プロセッサ・モジュール１３０のマイクロローＩＳが
ＷＣＳＣＳメイズえたとき、ＦＰモジュールの書込み可
能制御記憶機構との間て受り渡しされる。この並行ロー
１・機能によるＷＯ２の再ロートは、ホス１〜制御によ
る通苓のシリアル・ロー１−よりもはるかに高速に行な
われる。事実、この機能はマイクロコードを動的にベー
シングがて籾るたけの高速になっている。 ＣＭ １９０の概略 コマンド・メモリは小容量（２Ｋ）の３２ヒ・７１〜幅
メモリでり、制御プロセッサ・モシコーール１１０とう
゛−タ転ユスブＩＪセツリ モジー！−ル１２０間の２
つのボー］−をもっている。コマンｌ’、制御および状
況データーこのメモリに保管さねているソフトウェア待
ち行列またはＦ Ｉ ｌ； ０スタツクを通して、制御
プロセッサ・干シーｗ−Ｊｌ刈１０ とＴＩＴＰの間で
受り渡しされる。 このメモリの半分は制御プロセッサ・モジコール１１０
と浮動小数点プロセッサ・モジコール１３０の状態情報
（一部のコマンド構造と共に）を保存しておくために、
マイクロコート・デバッグ・モニタ用として予約されて
いる。 （以下余白） 外部インタフェースの概略 好適実７１１（例では、効率のよいインタフェースをい
くつか備えている。その中て最も重要なのかホスト・イ
ンタフェース（ＶＭＥインタフェースとも呼ばれる）で
ある。ＶＭｌｉインタフＪ−スは９丁適実ｊｊｌ ｆ列
によるサブシステムとＶＭＩ−ハスとをホ占ふインタフ
ェースであり、ＶＭＥハス規格規格改版１版Ｃ１定され
ている電気的仕様とプロ１へコル仕様に徨拠している。 ＶＭＥインタフェースは、ＶＭＥポストがマイクロコー
ドをアップロー１〜しているとき、制御または状況レジ
スタをアクセスしているとき、ＶＭＥインタフェース・
メモリ（ＶＩＭ）をアクセスしているとき、あるいはデ
ータＦＩＦＯをアクセスしているときはスレーブ・モー
トで動作する。スレーブ・モトのインタフェースはバイ
トまたは語アクセスをサポートせす、３２ビット並列ア
クセスだりをサポートする。しかし、制御および状況レ
ジスタは１６ビツト幅であるので、１６ビツトのポスト
は本好適実施例のサブシステムを制御できる。 い１］・インタフェースは、局所ＤＭへの制御を受りて
データＦ ｌ ｌ： ＯとＶ １．Ｉ Ｅメモリ間てデ
ータを転送するときは、マスタ・モードて動作する。Ｄ
Ｍへの活動は、データ転送プロセッサ・モジュール１２
０が割込みサイクルをＭＥハス上て開始することにより
このモジュールによって制御され、モニタされる。 データ・バイブ・インタフェースは、高ハント幅ハック
フ１ノーン・ハスと結ばれる設計に２ｔっている。（物
理的には、これはりホン・ケーブルを使用するだけで構
成に含めることかできる。）このハスを使用すると、私
用サブシステム間の通信が行なえるので便利である。つ
まり、インタフェース・ロジックは２つの受信ボートと
１つの送信ボートを備えているので、この種のバスを複
数短距離局所バスとして使用して、幅広いデータ流れア
ーキテクチャを実現することができる。このバス上のデ
ータ転送はＦＩＦＯでバッファリングされるので（受信
端側）、データ転送を高速にかつ低オーバヘットで行な
うことができる。複数のサブシステムを並列にも直列に
も（例えは、バー−フシインで）接続てきるので、高性
能のシステムを１１Ｘ１単に実現することができる。 １つの例として、高性能の実時間３次元図形システムを
、２つの高速化サブシステムと画像プｔ’１セッサをバ
イブライン構成にすることによって構築することがてぎ
る。最初の高速化サブシステムはフレームｎで多角形を
変形してクリッピングし、２番目の高速化サブシステム
はフレームｎ−１で多角形を描画類に分類しく隠蔽表面
除去のため）、画像プロセッサはフレームｎ−２で多角
形を描画する。 ＤＴＰマイクロコート拡張インタフェースは仮想的にＤ
ＴＰモジュール１２０のマイクロアドレスとデータ・バ
スを拡張したものである。これはＧＩＰマイクロコード
拡張バスとギ全に互換性（物理的および電気的に）があ
るので、ＧＩＰ用に設計され、この種のインタフェース
を使用するどの拡張カートでも使用できる。外部大容量
メモリ・システムとネットワーク・カートはこのインタ
フエース ポー１−３１］Ｉじ（本実施例の→）−ブシ
ステムとオ、＾はオ］る。 画像データ・ハス・インタフェース１７０（またはｒＧ
ＩＰインタフェース」）ハ、特に図形と画像ブタ用に最
適化された別のハスに鯖はねる。このインタフェースは
、ＧＩＰマイクロコーロー拡弓長バスども接続できるの
で、本実施例のヅブシステム」二のいくつかのインタフ
ェース・ロジックをＧＩＰマイクロコーローで制御する
ことかできる。これにより、ＧＩＰと木実ｈｉＵ例のザ
ブシステム間は両方向１６ビツト幅のＦＩＦＯて結ばれ
るので、コマンドとデータをＦＩＦＯ経由で送ることが
できる。このインタフェースの各側は他方の側に割込み
をかりることかてぎる。 制御プロセッサ（ｃｐ）モジュール１１０制御プロセッ
サは、３２ピツ１へ整数プロセッサ機構（ユニット）（
ＩＰＵ）２４０に搭載された３２ビツト・マイクロコー
ト・プロセッサであり、本好適実施例では、Ｗｅｉｔｅ
ｋ ＸＬ８１３７が使用されている。ＩＰＵ２４０は１
６ビツ１〜・アトＩ／ス生成機構（ＡＧ）２３０ （
本実施例てはΔ１ｌａｌｏｌ： Ｄｃｖ＋ｃｃｓネ」八
ＤＳＩ’ １４１Ｔｌを使用）おにひ１６ヒツＩ〜・シ
ーケンサ２１０（木実ｈ；（例て＋Ｊ八へａｌｏＨＤｅ
ｖｉｃｃｓ 、４１：八ＤＳＰ Ｉｄｏｌを使用）によ
ってリボ−１〜される。制御プロセッザ内の主データ通
路はＣＤハス＋１２である。 第２Ａ図は本好適実施例におりる制御プロセッサ１１０
の構造を概要図で示したものである。１月込み可能制御
記憶機構（ＷＣ５）２２０は、マイクロ命令列を納めて
いるメモリである。シーケン４Ｊ２１０からマイクロ命
令７１〜レス・コマンドが出されて、制御記憶機構２２
０からマイクロ命令が取り出される。 この方法で制御記憶機構から取り出される命令の流れを
示したのが２２１である。レジスタに格納されない出力
とレジスタ２２２に格納される出力の両方を設りること
か好ましい。レジスタ２２２ に格納された出力はデコ
ーダ２６０に人力される。レジスタ２２２と２２３は共
に直列シャドウ・レジスタとして構成され、直列ループ
２２５ とのインタフェースとなる。マイクロアドレス
の流れの一部をライン２１１八から行て、浮動小数点モ
ジュール＋３０に通知するＪこうに−・ｊ−るのか好ま
しい。この方法をとると、以下に述へるにうな利点か９
υられる。 また、ライン２２１ Ｆの’ＩＫれを両方向にするの
か好ましい。つまり、このラインは書込み可能制御記憶
機構からマイクロ命令を読み出すために使用てぎるたり
てなく、ある種の場合には、命令を逆に制御記憶機構に
碧き込むためにも使用できる。 その利、Ｑについては下達するか、これは重要な機能で
ある。 マイクロコート出力２２１は人力としてデコーダ２■に
送られる。従来の方法では、このデコーダは最小限の低
レベル・デコート・ロジックを使用して、マイク命令の
フィールドを分割して、必要時にそれらをデコート化し
ている。本実施例のマイクロ命令形式は第２Ｂ図に示さ
れているが、これについては以下で詳しく説明する予定
である。デコーダ２６０の出力２６１はアドレス生成機
構２３０、整数処理機構２４０、シーケンサ２１０とい
った主要機能ブロックのすべてに送られる。これらのラ
インはいろいろな個所につながっているので、個別的に
は示しＣい／Ｊい１゜ シーケンサ２１０は、リンク レジスタ（トランシーバ
）２１４ をＩｚ山してＩＰＩＩ ２４０から送られて
くる人力とシーケンサ局所バス２１５を経由してアＩ・
レス生成機構２３０から送られ′（＜る人力たりて１．
（く、他のいくつかの人力も受り取る。 さまざまな割込、７１線はマルヂブレクヅ２１３を辿し
て多重化され、これらの９１Ｊ込みにより、シーケンサ
２１０のプログラム・カウンタ動作かざまざまに変更さ
れる。割込みをそれぞれに応してＩＡ埋するシーケンサ
・ハードウェアはよく知られている。 別のマルヂブレクザ（２１２で示されている）は各種条
件コート信号から１つを選択して、シーケンサ２１０に
人力するために使用される。これらの条件コード信号は
、詳細は後述するように、シケンサ２１０のロジックの
中でいろいろな使い方をされている。 バッファ２１７は、マイクロ命令のフィールＩ−で指定
されている定数を送るために使用される。 ざらに、別の人出力かいくつか書込み制御記１．（工機
構２２（）どマイクロ命令ハス２２１ に示さねている
。招込みイネーブル線は、例えはボス１〜からどいった
ように、外部から制御される。さらに、２ウエイ・イン
タフ〕−−ス２１１Ｂをｊｌ＋ して、ホスｌ−ｉオマ
イクロアＦ ｌノス・ハス２１１ に対して読み書きを
行なう。この機能は診断に利用てきるたりてなく、フィ
クロ命令を制御記憶機構に省き込むときにも利用できる
（後述する）。 クロック発生装置２５０は制御ブロセッ＋）１１０とデ
ータ転送プロセッザ１２０の両方からサイクル継続時間
人力を受り取る。現クロック・サイクルの継続時間は、
ＣＰとＤＴＰモジュールから受は取った最も継続時間の
長い指定子から即時に選択される。これは、プログラマ
ブル・ロジック・アレイ（ＰＡｌ、）を用いて実装する
のか好ましい。デコーダ２６０の場合と同様に、クロッ
ク発生装置２５０の出力はいろいろな個所に送られるの
で、個々には示していない。 ′ｆＪ２Ｂ図は木好適実施例におりるマイクロ命令フィ
ール（−の割当−Ｃを示１ッたものである。〔；１〕拡
・］］長ロシンにおＧづるフィール１−の１刊当ても示
ざ；Ｉ＋、−Ｃいる。この拡張ロジックの動作について
はｋｌ、 Ｉ−で訂しく説明する。なお、ここて注意し
てお西ノごいことは、この拡張フィールド内のマイクロ
命令の追加ピッ１−と、基本ＷＣ５２２０内の各命令の
こＪｌらの追加フィール１−をＷＣ５拡張機構およびこ
ねらのマイクロ命令フィール１〜をタコ−１−シて実行
するロジックはすべてザブシステム内の各数値処理モジ
ュール１３０またはアルゴリズム高速化機構にも同しも
のがあることである。従って、第１０図の実施例には、
３つのＷＣ５拡張機構か設りられるのて、ＣＰマイクロ
コート・フィール［・全体は１９２ビツトになる。 基本命令内の個々の命令フィールドは整数処理機構２４
０（３２ビツト）、アト１／ス生成機構２：１０（１（
ｌビット）、およびシーケンサ２１０ （７ビツト）用
に割り振られている。拡張フィールド（これは各ｗｃｓ
拡張機構に保管される）ては、フィール１−はレジスタ
選択、条件選択、および転送制御用に割り振らねている
。Ｌ７ 、ｌｑらのヒラ１−の用法についてｌ」、あと
″ＣＣハトく、ｆｔ′Ｌｌυしｊ゛る。 他の命令ノイールトは従来のマイクロコート・アーキテ
クチヤで採用されている方法で割り振られる。例えは、
あるビットは中断点まで各たことを示すために使用され
、いくつかのビットは命令タイプを’ｈ：ｊｉＬに記述
するために使用され、２ビツトはクロック制御をツー１
〜化するために（上述したように、可変絹′続時間クロ
ックを可能にする目的で）使用される。 アドレス・レジスタ２３０はオフ・ザ・シェルフ・アド
レス生成機構である。割算をこの機構で行なえるので、
制御プロセッサ１１０の高速アドレス計算能力か向上す
る。 さらに、整数処理機構（ＩＰＵ） ２４０は算術演算機
能を更に向上させる。ＩＰＵはＣＤバス１１２から読み
書きができると共に、アドレスをＣへバスに出力するこ
ともてきる（レジスタ２４１を通して）。これらのアｌ
〜レスは、第１図に示すように、キャッシュ・メモリ１
４０どコマンド・メモリ１２０に対するアドレス情報ど
／Ｊるものである。 木好適実施例において整数処Ｊｌ１１機４ｊ“Ｉｊ２Ｊ
Ｏ’ｕ便用される実際の構成要素ＩＪ高高度ＬＪ、、術
ｊｉ！ｉ像機ｒｉｉｊを（ｊｆｉえており、この中に（
：Ｉ、乗りニーをバーＩ〜つＪ−アで行なう機能も含ま
れている。従って、機４ｉ１＾２３０ と２４０を一緒
に使用すると、苫ｐ、 （イ：ｊ （ｉｊｉ涼機構の多
くをアドレス生成のために利用することかできる。更に
、シーケンサ２１０かマイクロ命令アドレス生成機能も
実行するロジックをいくつかａｌｆえていることは勿論
である。 アドレス生成機構２３０からの出力２３１はバッファに
入れられ、ＣＤバス１１２ に送り返される。シケンサ
２１０は整数処理機構２４０の出力を読み取ることがて
きるが（リンク・レジスタ２１４を通して） 、ＩＰＩ
＋ ２４０にコマンドてＣＤバス＋１２を駆動させるこ
ともできる。キャッシュ・メモリ＋４０、ＦＰモジュー
ル１３０、またはコマンド・メモリ１９０もこれらの結
果がこのバスに送り出された時点で、その結果をアクセ
スすることができる。 レジスタｚ０３（第２八図の左十に図示）は使用頻度の
低いいくつかの制御信号を格納する。これらの制御イ＾
゛弓１・＝ ＋；ｌ： 、診断用イ８−＋、１． Ｅ
１１制御侶号ＩＪとかある。 整数プロセッサ機構（ＩＰｌｌ） ２４０■門］２４０
は、４ボー ト・レジスタ・ファイル１１１Ｏ１ＡＬＵ
＋１２０、フィールド・マージ機構１１３０おＪ：ひ
乗算／除算機構１１４０から構成されている。これらの
構成機構を簡略図で示したのか第１１図である。２つの
外部データ通路は同図にＤおよびへＤハス１１０１．１
１０２で示されている。制御プロセッサ・モジュール１
１０では、ＡＤハス１１０２はレジスタ２４１を通して
接続され、各種メモリへのアＩ−レス・バスとして使用
される。、Ｄハス１１０１は［、Ｄバス＋１２ に直結
されている。 ＩＰＵ２４０の４つのポート・レジスタ・ファイル１１
１０により、４番目のボート経由によるレジスタへの書
込みに加えて、ｒｌ −ｒ２ ＋ ｒ３といった演算が
１サイクルて行なえる。ＡＬｌｌ １１２０は通常の算
術および論理演算機能のほかに、優先コート化とビット
またはハイド反転命令を備えている。フィル！−・マー
ジ機構１１３０は多重ヒラＩ・ シフ］・と回転、可変
ピッ１−・フィールＩ・抽出、保？「゛）とマージ機能
を備えている。乗算／除勢機構１１４０はＩ門１？４０
の他の部分から独立して稼動する。この機構かいったん
乗算または除算操作を開始したあとは、他の乗算／除算
以外の命令はいずれもＡＬＵ １１２０またはフィール
１−・マージ機構１１３０に実行さセることがてぎる。 乗算は３２ ｘ ３２符号イ」き（８サイクル）で行な
われ、除算はＩｉ４ ｘ ３２ピツ）・符号なしく２０
サイクル）で行なわれる。 レジスタ２４１はＩＰＵ ２４０の外部にあり、Ｃへハ
スＩ１１ とのインタフェースで使用される。これによ
り、メモリをアクセスするときパイプライン遅延が生じ
る。（このレジスタが必要なのは、ここで使用されてい
る特定部分ては、へＤバスはサイクルが開始してから７
５−９０ｎｓ経過するまでは有効にならないためである
。） ＩＰ口２４０（”Ｃ”バス１１０３上の）に対するマイ
クロコート命令人力は内部的に格納されるので（レジス
タ１１５１） 、マイクロコート命令は直接に書込み制
御記１□０機構（Ｗｔ：Ｓ）から取り出される。 ア］・レス生成機構（ΔＧ） ２：１０木好通実施例゛
Ｃ使用されるアドレス生成機構２３０のイｌｌ成は第１
２図にその概要か示されている。 主要要素としてＣＪ、１６ヒツ１−幅の糺Ｕ １２１０
．３０個の内部レジスタ（これらのレジスタを機能別に
分りると、１５個のアドレス・１ノシスタ１２２２．４
個のオフセラ１〜・レジスタ１２２４．４個の比較レジ
スタ１２２６、おにび４個の初期設定レジスタ１２２８
に分類される）かある。他にも、アドレス生成機構１２
３０とピッｌ−反転機構１２４０かある。内部バス１２
５０はブタの経路指定を行ない、”Ｙ”ハス１２７０は
アドレス出力２３１を行ない、この出力はＣＤバス１１
２にフィードバックされる（出力バッファ−２３２がイ
ネプルされたとき）。”Ｄ”バス１２６０はシーケンサ
・データ・バス２１５に人出力を行なうように結ばれて
おり、バス２１５はリンク・レジスタ／トランシーバ２
＋４によってＣＤバスから分離されている。 実際の装置は命令デコーダとその他のタイミングおよび
接合ロジック（図示せず）も備えている。 これらの機能により、アＩ・レス生成機構２３０ ｉ：
１１サイクルて次のことか行なえる。 １６ヒツト・ア１〜レスを出力すること。 メモリ・アドレスにオフセットを加えることにＪ：リメ
モリ・アドレスを修飾すること。 ア］・レスイ１ｒｉかいつ事前設定境界に移動よノこは
境界を越えたかを検出し、条件骨きてアトレスイ１１°
１を再初期設定すること。 この最後のステップは循環バッファやモジコール・アド
レス指定を取り入れる上で特に有用である。 アドレス生成機構２３０はＩＰＬＩ ２４０がもつアド
レス生成機能を補強するものである。しかし、アドレス
生成機構２３０で使用される特定チップは直接に動作す
る場合、１６ビツト・アドレスしか生成できない。（倍
精度アドレスは２サイクルを必要とするが、２個のチッ
プをカスケード接続することも可能である。）木好適実
施例では、アドレス生成機構２３０の１６ビツト・アド
レス出力はＩＰＵ ２４０に渡され、そこでそのアドレ
ス出力かヘース・アＦ ｌノス：こ力１１えらＪｌ、：
１ンヒ゛ソ１〜まで１広引ぐざわる。 アミルレス生成機構のレジスタ＋；１１６ヒツト幅Ｄボ
１−を通してアクセスされる。このボー１−はシゲンザ
と同し局所部分２１５ とリンク・レジスタ２１４ に
接糸売されてし）る。 アドレスはＹボー１−１２７０（第２八図にライン２３
１て示されている）から送出される。ア）−レスはＣＤ
ハスと結はれる前に、３状態バツフア２３２に渡される
。アドレス生成機構のＤかＹのどちらかか読み取られる
どき（つまり、ＣＤバスを駆動するように要求されると
き）、１６ビツト値はバス幅（３２ビツト）までゼロで
拡張または符号で拡張することかできる。これを実行す
るロジックは、あとで詳しく説明する符号／セロ拡張Ｐ
ＡＬ ２１６内に置かれている。ゼロ拡張または符号拡
張はＣＰマイクロコロー〜から直接に制御される。（こ
の機能は、１６ビツト幅ボートのいずれかがＣＤハスを
駆動するために選択されたとぎ使用可能になる。） アドレス生成機構２３０の命令セットは次のように分類
されている。 ルーヒング レジスタ転】ス 言向工里およびシフ］・（イ行」スリ）Ｉうｔイ乍制御
操作 その他の操作 アドレス生成機構の人力とノｌるマイクロコート命令は
内部レジスタに格納され、Ｗ［：Ｓ ２２０がら直接に
取り出されるようになっている。 シーケンサ２２０と関連支援ロジック 本好適実施例では、シーケンサ２１０は八ＤＳＩ’］４
０１を採用している。この特定の八ＤＳＩ”を実装した
シーケンサの主要要素は第１３図に示されている。 これは、１６ビツト加算機４／１ｉ１３］０．６４ ｘ
６４ビットＲＡＭ ＋３２０、割込みロジック１３３
０、割込みベクトル記憶機４Ｒ１３４０、および４個の
ループ・カウンタが含まれる。 内部ＲＡＭ１３２０は次の３通りの使い方か可能である
。 １つはレジスタ・スタックとしてである。スタックとし
て使用すると、サブルーチンに入ったとき最高７１個ま
でのアＦ ｌノスをスタックに入れておくことかできる
。これらの７トレスは関係命令内０〕２ヒッＩ〜・フィ
ールドによってアクセス可能である。 次はサブルーチン・スタックどしてである。このスタッ
クはサブルーチンのリンケージと割込みのための通割戻
りア１−レスの記憶域となるものである。これは、状況
レジスタやカウンタなどの他のハラメータを格納するた
めにも使用できる。 最後は間接アドレス記憶域としでである。これは使用頻
度の高いアドレスの格納用に予約しておくことかできる
。これらはＤボートの下位６ビツトを用いてアクセスさ
れる。 スタック制限レジスタ１３２１はスタック域が他のスタ
ック域を壊したり、スタック・オーバフロやアンダフロ
ーが起こるのを防止するものである。これらのどれかか
起こると、内部割込みが起こり、エラー状態にフラッグ
がイ」りられたり、スタックはオンチップ′に拡弓長さ
れる（スタック・ベシング）。 １０個の優先−１，１１込みか用意ざ］１−（いる。そ
のうちの２個は装置内部のｂので、スタック・エラーど
カウンタ・アンダフローに苅するものである。８個は外
部である。割込み検出、レジスタリングおよびマスキン
グはずへてロジック１３３０によりオンチップで処理さ
ね、対応するヘクトルか；ｌ；ｌ込のベクトル・ファイ
ル１３４０から取り出される。 命令セラ１−は非常に豊富てあり、ジャンプ、ザブルヂ
ーチン呼出し、戻りなと幅広く揃っている。これらの命
令の大部分は絶対アドレス、相対アドレス、または間接
アドレスを使用して目標アドレスを指定できる。これら
は選択した条件の１つによって修飾可能である。 無条件。命令を常に実行する。 フラグなし。条件コード人力（ＦＬ八へと呼ぶ）が偽で
あれば、命令を実行し、そうでなりれは続行する（通常
失敗命令） フラグ。条件ロー１へ人力が真であれは、命令を実行し
、そってなけれは続行する（通常失敗命令）。 箱号。命令の実行は状況レジスタ内の７〕号ヒン［−に
よって左右される。 スタックも理、状況１ノジスタ繰作、カウンタ操作、お
よび１．］Ｊ込み制御を行なう命令も川魚されている。 マイクロツー１〜命令入力は内部レジスタに格納され、
マイクロコート命令はＷＣＳ （レジスタ格納なし）
から直接に取り出される。 シーケンサ支援ロジックには、割込み、条件つきコート
選択、マイクロアドレス・ハス、定数／次アドレス・フ
ィールドの４種類がある。 飢込及 本好適実施例でシーケンサ２１０用に使用されているチ
ップは４個の割込み人力ビンがあるだけである。従って
、使用可能な割込み数を８個に拡張するために外部マル
チプレクサ２１３が使用されている。割込みは主に連絡
用とデバッグ・ツールをザボートするために使用される
。 割込み発生源（最も優先度の高い順）は次の通りである
。 クロー ロジック デハッグ環境内では、名１］的には、モニタ タスクと
ユーザ・タスクの２タスクか枢動１．−Ｃいる。クロー
・ロジック（ｃｌａｗ ｌｏｇｉｃ）は、モニタ・タス
クを１ステツプ進めることなく、ユーザ・タスクだすな
１ステツプ進めるものである。クロ・ロジックはユーザ
・タスクの中のある命令か実行されると、モニタ・タス
クに「制御を返却させる」。ユーザ・タスクに制御を返
却させる命令はクロニ割込みを要求する。これは１サイ
クルたけ遅れているので、ユーザ・タスクの最初の命令
が実行されると割込みか引き起される。従って、ユーザ
・タスクの次の（つまり、２番目の）命令が実行される
まえに、制御がモニタ・タスクに返却される。 史」１点 この割込みレベルはマイクロコート・ビットと直接関係
があるので、割込みか起こるとこのビットがセットされ
る。この仕組を利用すると、中断点を設ける上で便利で
ある。中断点ビットかセラ］・されノ、：命令か実行さ
れると、制御は中断点処理ルーチンに渡さ引］る。中断
点はいくっても設定が可能である。 ＶＭＩミハス ＶＭＩ−ハス割込みは通産デバッグ・千二夕をサボ１−
する目的たりに使用されるので、正常動作時には使用さ
れない。 浮動小数点プロセッサ（中断点） 浮動小数点プロセッサ・モジュール＋３０がそのＷＣＳ
にセットさねている中断点の１つを見つけると、ＦＰク
ロックは停止される。ＦＰモジュールはこのことをこの
割込みを通して、制御プロセッサ・モジュール１１０に
通知する。 ＤＴＰメモリ・アクセス この割込みは、制御プロセッサ・モジュールにデータ・
キャッシュ・メモリへのアクセスを時的に中止させるた
めに使用される。これによりデータ転送プロセッサ・モ
ジュール＋２０はキャッシュ１４０にアクセスかてぎる
ようになる。 ＤＴｌ】（コマンド） この割込みは、ＣＰコマンＦｌｌｌ・ｆｌ （コマンド
・メモリ＋９０内の）にコマンＩ・かあることをデータ
転送プロセッサが制御プロセッサ・モジュール１１０に
知らせるために使用ざねる。＋４ ＤＴＩ’（データ転送完了） この割込みはデータ転送要求が完了したことを制御プロ
セッサ・モジュールに知らせるためにブタ転送プロセッ
サ・モジュール１２０によりて使用される。＊申 浮動小数点プロセッサ（一般） この割込みは、ｌ；ＰＷＡＩＴ、ＦＰＷΔＩＴが状態を
変えたり、エラーが起こったり（エラー・タイプはソフ
トウェアで定義できる）、浮動小数点プロセッサ・モジ
ュール＋３０に中断点が現れると、引き起される。活動
事象は、ＦＰモジュール１３０上にあって、制御プロセ
ッサ・モジュール１１０かロートできるマスク・レジス
タによって選択される。この割込みは今は使用されず、
将来の使用に備えて予約されている。複数のＦＰモジュ
ール１３ｏを使用するシステムで６．１．１個の「Ｐか
この割込のを共用する予定である。従す−（、’ｉ’Ｊ
Ｊ込みツーヒス・ルーヂ゛）は、これらのＦＰに正しく
ツーヒスするためにはとの１・１）か割込みを引ぎ起し
たかを知っている必要かある。＊ 注意 十印のｆ」いた割込のは通常の条件コート・ロジ
ックでもテス！・てぎるので、ごわらをボリングした方
か好都合の場合には、そうすることか可能である。 ＊＊印のイ」いた割込みの場合は、割込み状態を弓き起
したことは、ソフトウェアＦＩＦＯデータ構造内の制御
悄幸艮を調へることで検出することができる。これは割
込みが使用されない場合には、ボリングすることか可能
である。 マルチプレクサ２１３を使用して割込み数を拡張するた
めには、４個の高優先度割込みレベルと４個の低優先度
割込みとの間のタイミング条件を変える必要かある。４
個の高優先度割込みであることを認識するためには、マ
イクロコート・クロックの立上かり縁より２５ｎｓ前に
割込みを引き起す必要かある。低侃先良割込みの場合は
、この１１１１間制限は立下がり縁より１５ ｎ ｓ前
に−・）−る必要かある。。 割込みな引ぎ起ずには、文４応する割込の人力は１クロ
ック期間の問高しベルに保１４ざねる。ハＩ〜ウェアに
よる割込み認知ライフルは必要７７いので、割込み生成
バーミー９１フ機構は非′１・：４に甲純化される。 条イ？Ｉコート・ロジック シーケンサはＦｌ、ＡＧと呼はれる１つの条件ツー１−
入力端をもっており、テスト可能な状況信号はすべて多
重化されてこのビンに人力される。こねは内部レジスタ
に格納され、通常のセラ１〜フフ１時間はＩＲＱにマス
ク（カウンタ・アンダフロー割込み）がかけられている
ときは１Ｏｎｓであり、イネプルされたときは２１ｉｎ
ｓである。ＦＬＡＧ入力端の極性はシーケンサ内部で変
えることができる。 第４０Ａ図に示すように、ＦＬＡＧ入力端の状態をシー
ケンサ２１０の外部で保存しておくためにいくつかの追
加ロジックを使用することか好ましい。そうすれば、シ
ーケンサ２１０の内部状態を割込みか起きたあとて完全
に復元することかて舘る。 １’Ａ１４（１２１１，１シーケン′１１２１０（また
は：１ＩＯ）の内部て内部フリップフロップ４０２０を
エミ：Ｉレー１−するために使用される。このＰＡＬは
従って、「疑似レジスタ」として動作するたりである。 この必要が起こるのは、第４０Ｂ図に示すような条件の
ときである。 割込みか発生ずると、シーケンサは割込み処理ルーチン
に制御を渡す。このルーチンが実行されている間、疑似
レジスタＰＡＬは割込み発生前に存在していた状況フラ
グ条件のコピーを保持しているたりである。割込み処理
ルーチンの実行が終ると、マルチプレクサ２１２はこの
ルーチンの指示を受けて、ＰＡＬ４０２１の出力をシー
ケンサ２１０へのＦＬＡＧ入力としてシーケンサに渡す
。これにより、フリップフロップ４０２０の内部状態が
復元される。 この結果、命令の流れは割込みが起こらなかった場合と
同し順序で継続する。これは、割込みに続く命令が条件
イ１きブランチである場合は特に重要である。内部状態
を正しく復元ずれは、この条件イｑぎブランチは正しく
４４行されることになる。 勿論、このロジックは、シーケンサによツーＣは必要て
ない場合かあるか、木りｆ適実施例で使用されているよ
うな特定シーケンサでは使用した方か好都合である。 テス）・可能状況信号には、次のものかある。 ＩＰＩＩ ２４０条件コート出力、これは、現命令の状
況を中継するものである。どの条件かこのピン十でＩＰ
Ｕ出力によって指示されるかは、マイクロコート令によ
って定義されている。 マイクロコート・ルーフ：これはＶＭＥインタフェース
制御レジスタの中の状況ビットであり、診断ソフトウェ
アで使用すると便利である。 畳込みフラッグＯと１：この２信号はデータ・キャッシ
ュ・メモリ書込みロジックの内部状態をアクセスしやす
くするもので、デバッグ・モニタ内の状態格納と復元マ
イクロコードによってのみ使用される。 保留状態：これは、割込みから戻るときテストされ、ジ
ャンプにＪ二って割込み処理ルーチンに移った場合”Ｃ
ｔ、どの条（’Ｉ （１きジャンプその他か正しく実行
されるＪ：うにする。 ｌ：１判人７兄信−号Ｃ１’Ｗ八１１ これは、１・
（〕かその甜２′−を終えて、追加データを待っている
ときクリアされる。 「Ｐ状況信号ＦＰＷへＩＩ これは、制御プロセッサ
・モジュール１１０がその泪算を終えて、追加データを
待っているときクリアさねる。 ＦＩ’状況信号バンク選択：これは、レジスタ・フ】・
イルか２重バッファ（論理）モーＩ〜て使用されている
とき、ＦＰレジスタ・ファイルのどちらの半分か制御プ
ロセッサ・モジュール１１０に割り振られているかを知
らせる。 ＦＰ状況信号 直列ループ。これは１・Ｐ上の浮動小数
点チップを通して実行される直列ループの終りから抽出
される。この直列ループとのインタフェースを通して、
制御プロセッサ・モジュール＋１０はこれらの装置の内
部状況を抽出する（挿入）ことかてぎる。 １・Ｐ状況信号 ｃｐ待ち割込みとＦＰ待ち割込み。こ
ねらの２つの４人７シ１１ヒ゛ツ］・はそれそＪｌの１
１０号か１：：Ｉから低に移るとセラ１〜される（マス
キングか可能／ｊ場合）。信号Ｆｌ’Ｗ層′１とＣＩＩ
Ｗ八１１へ、（，１）か割込み発１１源を突き止める前
に再び高に戻ることかあるので、直接にテス１−される
。 Ｆｌ’状況イル号 １・Ｐ中断点。これは、デバッグ「
１的たりに使用され、ＦＰか中断点までくるとセラ１〜
される。 ＦＰ状況信号 ＦＰエラチーこれは、エラーｈ）？！７
動小動点数点プロセッサジュール１３０て起こると、セ
ットされる。これは将来の使用に備えて設りられたもの
である。 ＦＰ状況信号はシーケンサに向う共通線を共用し、実際
にテス１−される状況信号はＣＰ拡張マイクロコード部
分によって選択される。 ＩＰＩＩ ２４０からの条件出力は１００ｎｓてサイク
ルするときは、遅れて有効になるのでシーケンサのセッ
トアツプ時間に間に合わない（特にマルヂブレッサによ
って遅延されるので）。この条件をテス］・するときは
、クロックを＋２５ｎｓに延長する必要かある。 ゴｏｒ １ｏｏｐ”はシーケンサ内部のカウンタの１つ
を使用するど、コーディングしや＜ ノｔす、ＩＰＩＩ
２４０はアドレス泪算から解放される。１・ｏｒ−１ｏ
ｏｐｓはＩＰＩＩ２４０を用いて行なうこともてきるが
、そうすると、サイクル１持間か長くなるので余分なオ
ーバヘットが生しることになる。 条件コートは８．１マルヂブレク４ｊ ２１２を通して
多重化されてシーケンサの”ＦＬＡＧ”入力端に人力さ
れる。シーケンサは選択した条件ツー１−信号の極性を
内部ｌ／レジスタ格納して、その選択を行なう。 マイクロアドレス・ハス マイクロアドレス・バス２１１ と２１ ］ Ａ ＋；
ｉ、通常プログラム実行時にはシーケンサ２１０から、
マイクロコートのロード時にはＶＭＥバスから駆動させ
ることができる。ＶＭＥバスはマイクロアトｌメス・バ
スの内容を読み取って、シーケンサがどのアドレスにあ
るかを確かめることもできる。これは、シーケンサ動作
と非同期に行なわれ、主に診断て使用される。 マイクロアドレス２１１は、制御ブｔ’ｌｌセンリ モ
ジュール１１０のＷＣＳの３２ヒソＩ−か各１・Ｐ：（
ニジ：Ｉ−ル上に１面かれているのて、ＦＰ干シ：Ｉ−
ル（拡巾（部分２１１八で示されている）」−にもホ古
はれ°Ｃいる。マイクロアドレス・ハス拡張部分はＦｌ
ｌ ＷＣＳを駆動するためにも使用できる。この機能は
次の２つの理由で便利である。 １ ） ＦＰマイクロコロー−かタウン・ロートされる
ときポストから７１−レスを与えることかてきる。 ２）ＦＰマイクロコロー〜を制御ブロセッヅ・干ジュー
ルと同期させて実行させるとぎに使用てぎるのて、制御
プロセッサ・モジュール内のシーケンサ２１０のアドレ
スが内部生成アドレスの代わりに使用できる。（この機
能は本好適実施例では採用されていないが、いつでも利
用できる方法である。） （以下余白） 定数フィール１〜 ）フイクＩＪ１イ１． 、＜７の１６ヒツ１〜幅定数フ
ィール１−は主にシーケン９に′アドレスを与えるため
に使用されるか、７１−レス生成機構の定数を保持する
ために使用することもてぎる。 シーケンサ２１０は両方向で私用局所バス（シケンヅ・
データ・ハス２１５）と結ばれている。これにより、ジ
ャンプなとをＣＤハスｌ１２を使用する処置と並行に行
なうことができる。シーケンサ・データ・ハスは両方向
リンク・レジスタ／トランシーバ２１４を経由してＣＤ
バス１１２ とリンクされている。クロックのタイミン
グとリンク・レジスタ２１４に対する「フィートスルー
」制御は、送り元と宛先はずへて要求条件が異なるので
、転送経路と方向に応して変化する。アドレス生成機構
のブタ入力端は、アドレス生成機構２３０がシーケンサ
と同しタイミング条件でこのハスで転送を行なう必要が
あるので、このインタフェースのシーク２９１則に１妾
続されていることにｔ１目すべきである。 この構成により、次のにうなＨＹ路指定か可能−Ｃある
。 定数フィール）・−〉シーケンサ（ジャンプ）定数フィ
ールｌｊ−＞ＣＤハス（レジスタ・ローＦ）シーケンサ
−＞ＣＤハス（診断） ＣＤハス−〉シーケンサ（ル］算によるシＡ・ンブ）定
数フィール１〜 〉アドレス生成機構アドレス生成機４
ｆ！ｉ〜＞ＣＤハス（診断）ＣＤバス−〉アドレス生成
機構（泪算によるアドレス） 書込み可能制御記憶機構（ＷＯ２）２２０本好適実施例
では、ＷＣＳメモリ・バンクはマイクロコートＳＩＬ干
ジコ、−ルを使用している。これらは８Ｋ ｘ ３２ビ
ツト・メモリを備えており、これと共に、マイクロコー
ドのロートと診断のための直列シャドウ・レジスタ２２
２ と２２３を備えている。（これらのシャドウ・レジ
スタの動作は以下で詳しく説明する予定である。）この
モジュールは２つの種類、つまり、出力がレジスタに格
納されるものと、レジスタに格納されないものとかある
。ＩＰＩＩ ７４０、アドレス生成機構２３０、および
シーケンサ２１０ｉ：ｌそれそね独自に内部パイプライ
ン・レジスタを持っているので、ＷＯ２からの非レジス
タ格納出力を使用する。 ？」二１．１ずへきことは、制御プロセッサ・モジュー
ルのＷＯ２は実際には分散されていることである。 図示の基本ＷＣＳ部分２２０（これは物理的にヘース・
ホード」二に置かれてし＼る）のほかに、さらにＷＣ５
２２０の拡張部分が１つまたは２つ以上ある。これらの
拡張部分はマイクロアドレス・ス１〜リーム２１１Ａを
受は入れ、物理的に各１４’モジユール上に置かれてい
る。基本ＷＣＳ２２０に格納されている命令セットは各
アＩヘレスに９６ヒツ）への命令を収容している。ＷＣ
Ｓ拡張部分４９０は各々基本ＷＣ５２２０と同じアＩ〜
レス範囲にまたがっているが、ＷＣ５拡張部分の各々（
数値プロセッサ・モジュールの各々にある）は各アドレ
スに追加の３２ビツト命令を収容している。 ＷＣＳインタフェース・レジスタ２２２ と２２３ホス
Ｉ〜（ＶＭＥインタフェース１６０を通して稼動する）
が制御記１．（１機４ｔｌのずへてに対してｌんみ鶏き
を行なうとぎ使用する直列ループの動作について以下詳
しく説明する。ここでは、バーｌ−ウェア構成と接続関
係について説明する。 上述したように、レジスタ２２２はレジスタ格納マイク
ロ命令出力をデコーダ２１ｉ０に対して、および他の多
くのロジックとメモリ構成要素に提供する。内部レジス
タに出力を格納する構成要素の場合には、非レジスタ格
納出力も提供される。（例えば、ＩＰＩＩ ２４０は内
部命令パイプライン・レジスタをもっている。また、高
度の内部デコート・ロジックも備えている。ＩＰＵ ２
４０はデコーダ２６０からある種のレジスタ格納制御ビ
ット、例えは、出力イネーブル信号も受番プ取ることに
注目すへぎである。） レジスタ２２２は実際は直列シャドウ・レジスタである
。これはレジスタ可能による並列スルーフットが得られ
るたりでなく、直列アクセス・モトももっている。直列
アクセス・干−１−は上述する直列ループとのインタフ
ェースのために使用さＪする。 他方のＩｉ「列シャドウ レジスタ２２３は非レジスタ
格納出力のシャトつとなるもの”Ｃある。完全な命令に
対応する直列出力を得るためには（要求時に）（または
、逆に命令２２１の全幅を制御記憶機構２２０に也ぎ戻
ずためには）、ずへてのヒツト・フィール１−をアクセ
スする必要かある。 勿論、上述したＪ：うに接続すると、データ・インタフ
ェースたりてＷＯ２２２０と結ぶことかできる。つまり
、レジスタ２２２ と２２３にはＷＯ２２２０内の記憶
位置の内容か見えるか、データと明示的に結びイ」いた
７１−レスは見えない。アドレス・インタフェースは両
方向接続２】ＩＢで示されているように、別個の２方向
インタフエースである。これはＣＰマイクロアドレス・
ハスであり、 ＶＭＥインタフェース内のマイクロロー
１〜・ロート制御ロジックと結ばれている。これと同し
ハスは、ＤＴＰ制御記憶機構を除くシステム内のすへて
の制御記憶機構とのマイクロア１〜レス・インタフェー
スとなっている。ＤＴＩ’制御記憶機構内のマイクロア
１〜レス線はＭ［インタフェース内の別のレジスタ／ハ
ソファ刀に結はねている。 ＦＴ’制御制御フシ ツクキテクチャのもう１つの特徴は、制御ブロセッヅ・
モジュールか単に監視ブロセッツであるたりてなく、浮
動小数点プロセッサ・モジュールとの間て受り渡しされ
るずへてのデータ転送を直接に制御することである。こ
のロジックの大部分はＦＴ’Ｔ’ュール」二に置かれて
いるが、その制御は制御プロセッサ・モジュール１１０
のマイクロコ１−によって行なわれ、６０バスとのイン
タフェースとなっている。このロジックばあとて詳しく
説明するが、そこてはＦＰモジュールのデータ操作につ
いて検討する予定である。 モート・レジスタ２０３はマイクロコート・ビットを専
用するほど重要でない使用頻度の低い制御信号の値を保
持−う−る。モート・ピッ１〜には次のものがある。 ’ｊｒｒＫ ＩＩ’Ｖり保１１Ｊレシス’） ５６１
ヲＪ ル？Ｉｆ５Ｊ１ｊ、りｉＪレジスタ制御。 ４Ｌ込み保］・５１ノシスタ５６１ を通る流ねまたは
レジスタ制御（第５図に５６１として示され−Ｃいるレ
ジスタは実際には２重に）９ｊっでおり、１個の読取り
レジスタど１個の書込みＩノシスタから７１っている）
。 保持レジスタ５６０に苅するループバック モ２個のＬ
ＥＤ制御信号。 モジュール選択（３ヒツト）、このアトスレは複数個の
ＦＰモジュール＋３０やアルゴリズム高速化機構１３０
′の間で選択される。 ＣＤハス・デコート・ロジック デロータ２６０の機能の１つは、マイクロコードＣＤソ
ース・フィールドをデローＦ ｌ、て、ＣＤバスを駆動
できる装置の出力イネーブルを制御することである。ま
た、ＣＤ宛先フィールドをデコードして、クロック・ス
トローブと書込みイネーブル信号（これらはクロック発
生機構からの書込みゲーｒ−イ１＜−号によって修ｎ；
１１さ１する）な発生ずることも機能の１っである。Ｃ
Ｄハス−にのボー １〜の大部分は３ノシみ１ｕきかて
きるのて、ＩＰＩＩ ２４０にある疑似レジスタは必要
ない。（ＣＤソースと宛先の一部はデコダ２６０にある
デローｌ〜・ロジックによってでなく、ＣＰ拡張ロジッ
ク４１０にあるデコート・ロジックによって制御される
ことに７土目すべきである。） ＣＤバス・ソースと宛先として可能なものとして、ＩＰ
Ｕ ２４０、コマンド・メモリ、データ・キャッシュ・
メモリイ呆持レジスタ５６〇八、千−１〜・レジスタ（
８ビツト）、転送制御レジスタ中Φ季、ＦＰ制御レしス
タ＊＊−開始アトレス・レジスタ÷＊＊、命令レジスタ
（８ビツト）、状況レジスタ（ソースのみ）＊、アドレ
ス生成機構アドレス・ボー１〜＊＊、アドレス生成機構
データ・ボート＊＊、シーケンサ・データ・ボート＊＊
、定数／次アドレス・フィールド（ソースのみ）傘＊が
ある。幸印のイ」いたレジスタはＦＰモモジュール上置
かれているＣＰ拡張ロジックの一部である。これらのレ
ジスタは、ＷＣ５拡張部分イＱＯδご格納さ５１１ζい
る拡張Ｃ１）マイクシノコ−）−内のンイール１〜によ
−〕で選択される。選択されたモジュール／こζプかデ
ータφＪ！送ζごＪ、己て谷して、データを送受する。 Ｏ印のイ・１いたソースは下位１６ビツトをｆｆ１ｇ動
ざゼるたりである。これらのヒラ１〜の１つか選択され
ると、符−Ｊ／セロ拡張ＰＡＬ ２＋６も活動化される
のて、データは３２ヒントのハス幅まて符号またはセロ
で拡張される。 ソースと宛先はそれぞれ１つたりか選択可能であり、こ
れらは異なっていなりれはならない。 ＩＰＵ ２４０へのデータ転送はＩＰｌｌ ２４０の命
令フィルドの制御の下で行なわれるので、ＣＤデータは
それが別の宛先にロートされているときど同時にＣＤバ
スから取り出すことかてきる。 クロック発生機構２５０ クロック発生機構２５０は制御プロセッサ・モジュール
１１０（およびデータ転送プロセッサ・モジュール１２
０）を通して使用される基本クロック信号を発生する。 この機構は、制御プロセッサ１１０とデータ転送プロセ
ッサ１２０の両方からサイクル継続＋＋、５間人力を受
り取る。現り
【Ｊツク →ノイクルの糾′続時間は、Ｃ
Ｐど旧Ｐ干シコールから受り＋１ｖ、−：。 た２つの人力のうらＪ■い方の椹′続１１．４間に従−
〕（、即時に選択される。 この発生機構はプログラマブル・ロジック・アレイ（Ｐ
ΔＬ）に実装することか々了ましい。この（）八］はあ
らかしめ定義された４つの波形列の１つを４１Ｆ成する
。これらの４つの波形列は期間か異なっている。つまり
、人力クロック期間の４．５．６．７倍になっている。 これは、木実施例のように、４０１１’ｌｌｚオシレー
タか使用されるときは、１００，１２５１５０、および
１７５ｎｓに変換される。 ４つのクロック出力か生成される。これらのクロックは
、タイム２クロツクを除き、ずへてザイクル継続人力に
応して同じ継続時間をもつ。これらには、マイクロコー
ド・クロック、パイプライン・クロック、書込みイネー
ブル・デー１−信号、タイム２クロツクがある。 マイクロコート・クロックは２サイクル（オシレータの
）の間常に高レベルにあり、そのあど２．３．４；１に
！ｌＪ： ５リイクルの間（こＪｌはヅイクル長人カニ
、ｌよっ−（か択ざＪする）低レベルに／Ｊる。 マイクロコ−ト 理機構、アドレス生成機構、レジスタｔ２とを同期させ
てオｉ動させるものである。 パイプライン・クロックはマイクロコート・クロックと
波形か同しであるが、マイクロコート・クロックはパイ
プライン・クロックを動作させたままにして、マイクロ
コートのロート時にディスエーブルさゼることか可能で
ある。 書込みイネーブル・ゲー］・信号はマイクロコＩ・・ク
ロックか高になった１サイクルのあと低になるか、マイ
クシコー１〜・クロックが低に戻る１サイクル前に高に
戻る。 この信号はメモリのすべてとレジスタの一部に対する書
込みイネーブルのタイミングをとるものである。 タイプ２クロツクは、マイクロコート・クロックの動作
周波数の２倍の周波数て動作し、その立」−かり縁はマ
イクロコート・クロックの縁と同じタイミングて現Ｊす
る。これｌ：Ｉ ｑ５ゾＩ、りｌ−Ｊ Ｉりてあり整数
プロセッサ機構２４０ と′１１０ たりＣ使用ざ４］
る。ＩＰＵはそれぞれの（内部）乗）７「／ １１，４
”ｊｅｔロジックのクロックをとるためにこのクロッ
クを使用して、これらの多重サイクル機能で要する１１
４問を短縮する。 クロックのサイクル期間の長さは命令毎に調節さね、各
命令に割り当てられる時間かその命令で指定されたデー
タ通路の経路指定で必要になる最小時間になるようにし
ている。各命令のサイクル維続時間はマイクロコ−１ｚ
・アセンブラに割算させて、命令の二部に含めることか
好ましい。こうすると、サイクル期間の長さか固定して
いる場合よりも性能が向上する。サイクル期間の長さが
固定している場合は、すへての命令が最も遅い命令と同
じ時間かかってしまうからである。木好適実施例では、
サイクル期間の長さは１００．１２５．１５０および１
７５ｎＳかサポートされているが、殆どの命令ハ最短の
サイクル期間の長さを使用するようになっている。 りしＪツク−→ノイクルｉ；ｊ：ｒ？青ちイ＾−号」に
よって延長−・］−ることｂ ’＋＋］’ ｔ（ｉ憂℃
ある。このｔ、＋ｌちイ吉−号（ま、イ列えは、メ；し
りか使用中てあったり、オフホードにあってそれらのア
クセス時間を追加のバッファリングのために延長する必
要かあるために、メ干りか通′畠のアクセス時間に応し
られないとき使用される。例えは、２ボー１−を備えた
ＶＭＥインタフェース・メモリはアドレスの衝突か起こ
ると、一方のボー１〜か待たされることになる。データ
・キャッシュ・メモリ＋４０Ｌｊ：ＦＰモジコールと同
しコネクタを使用するメモリ・ボー１〜に搭載されたキ
ャッシュ・メモリ拡張モジュールで拡張可能である（第
４３図に図示）。しかし、使用するメモリのタイプによ
っては、キャッシュ拡張モジュールへのアクセスか基本
キャッシュ１４０へのアクセスより遅くなる場合がある
。かかる場合には、待ち状態をクロック発生機構に人力
すれば、サイクル期間の長さは自動的に延長される。こ
の機能を使用すれは、はるかに低速で安価なメモリを拡
張子ジュール４３１０で使用でき、しかも性能の低下を
わずかに１ｒ１１えることかてぎる。 ポスＩ・はＶＭｌｉハス・インタフェース会・通し−Ｃ
−クロック発生機構を制御できる。この１１１１ａ（ｌ
ｋ：ｊ：す、ホス１〜はクロック発生機構２５０を自
走ざＩＪるか、停止させるかを選択てきる。イア止状態
にあるときは、ホス］・はクロックを１ステツプｔ６り
進めることがて籾る。制御プロセッサ・モジュール１１
Ｏとデータ転送プロツセッザ・干ジュール１２０は共に
１ステツプたり一緒に進められる。 クロック発生機構に最後に人力される制御は、バイブラ
イン・クロック（これは正富動作する）を除くすべての
クロックを禁止する制御である。 これは、ＷＯ２のロート（または読取り）時に使用され
るが、これらの処置をとっても、制御プロセッサ・モジ
ュール１１０やデータ転送プロセッサ・モジュール１２
０の内部状態が壊されることかない。これの使用例とし
ては、マイクロコート・デバッグ・セツションで中断点
かＷＯ２に設定された場合かある。 デバッグ バー１−ウＪ−ア 制御ａｌｌフ℃Ｊセソセ・モジコール１１０に含まれる
デバッグ・ハードウェアの殆どはすでに木明細書の各所
で触れた通りである。以下では、主要機能を要約する。 ポストは、読取り時と書込み時にマイクロア］・レス・
ハス２１１の制御権を受は取ることかできる。 ポス］・はＷＯ２２２０をロートし、再びそれを読み戻
すことかできる。 制御プロセッサ・モジュール＋１０はＶＭＥ発生割込み
（つまり、ホストからの割込み）を高優先度割込みとし
て受り取る。 ハードウェアによる中断点がサポートされており、中断
点は無制限にいつでも設定できる。 クロー・ロジックにより、ユーザのタスクはモニタ・タ
スクを１ステップ進めないて１ステップ進むことかてぎ
る。 ずへてのレジスタ＆：ｌ読み書きであるので、多くの通
７ｉ’＋データ流れを診断時に反転させることかできる
。 クロック制御人力によりマーｒクロニ＋ −１−を１ス
テップ進めることかてぎる。 すへての割込みは選択的にイネーブル（割込み可能）ま
たはディスエーブル（割込みＭ Ｉｔ： ）させること
ができる。 重要なロジック群の内部状態がアクセスできるので、制
御プロセッサ・モジュール１１０八−トウエアの状態を
完全な形で格納し復元することかできる。 マイクロコート語の形式 第２Ｂ図は、ＦＰモモジュール上置かれているＷＣ５２
２０とＷＣ５拡張部分に格納されているマイクロ命令の
構造を示した概略図である。中印のついた項目はＷＯ２
から直接に取り出され、これらが制御する装置内部にバ
イブライン化されている。他の項目はＷＣ５２２０の出
力側のレジスタに格納される。 十＊印の付いたフィールドは物理的には１・Ｐ千シュル
上のｗＣ５拡張部分に保管されているか、ＣＰマイクロ
コロー語の一部になっている。これらのマイクロコ−１
・にＪ：る処置の人１；１チ分はモジＪ＋−ル選択ロジ
ックによって修飾されるので、ＦＴ’干シコ−ルが選択
されなかった場合はなにも作用しない。 利用できるマイクロコート・ビットの総数は導入された
ＦＰモジュール当たり９６ビツトに追加の３２ヒツトを
加えたビット数である。これらのビットは大部分か使用
されるか、いくつかのビットは予備ビットとして用層、
されている。 ＋ｐｕ ７寅算コート（３２）＊ このフィールドはＩ
ＰＵ２４０整数プロセッサのデータ経路指定と算術また
は論理演算を制御する。フィールド内のヒツト割振りは
コーディングされる。すべての命令は下位２４ビツトが
コーディングされる。上位８ビツトはデータをＩＰＵ２
４０のレジスタ・ファイルに転送するときだけ使用され
る。（このフィールドの詳細はＩＰＩＩに関するメーカ
のデータ資料に記載されている。） シーケンサ演算ロー１１７）！このフィールドは八ＤＳ
Ｔ’ １ｕｌｌ による次のアドレス情報を制御する。 （このフィールドの詳細はその部分のメーカのブタ資本
、Ｉに記ＩＩ＆さ、１１でし入る。）定数／次アドレス
・フィールＦ（１６）！このフィルトは主にシーケンス
にアドレス情報を与えるために使用されるが、１６ビツ
Ｉ・定数値をデータ・バス上に送り出すためにも使用で
きる。そのあと、これはこのバス上の任意のレジスタに
ロードできる。 アドレス生成機構演算コート（１０）＊このフィルトは
ＡＤＳＰ ＋４１０アドレス生成機構を制御する。 （このフィールドの詳細はこの部分のメーカのデータ資
料に記載されている。） サイクル長さ（２）このビットは選択された命令とデー
タの経路指定に合ったサイクル長さを選択する。 データ・キャッシュ・アクセス（１）＊このビットはデ
ータ・キャッシュ・メモリへのアクセスか自身で使用す
るために、あるいはＦＰとの間でデータをやりとりする
ために、制御プロセッサ・モジュールから要求されると
、活動化する。アクセス・フラグはパイプライン化され
ていないので、デ！８７ タ転送ブＵセッヅ ；けジュール１２０からのデータ・
キャラシフ要求との仲裁は要求が出されたヅイクルの開
始前に解決される。 データ・キャッシュ書込みイネーブル（１）このピッ］
・はデータ・キャッシュ・メモリでの書込みサイクルを
発生させる。 データ・キャッシュ書込みオール（１）このピッ１−は
通ｎの書込みイネーブル・グー１〜操作を無視して、デ
ータ・キャッシュ・メモリ内の語の選択的更新を可能に
し、それらをすべて強制的に書き出さセる。 データ・キャッシュ・ボート選択（１）このビットはＦ
Ｐモジュールの保持レジスタまたは制御プロセッサ・モ
ジュール１１０の保持レジスタのどちらかを、データ・
キャッシュ転送のソースまたは宛先として選択する。 データ・キャッシュ・メモリ長さ（３）これらのヒツト
はＦＰ保持レジスタから取り出して、データ・キャッジ
Ｊ・メ干りに書き込まれる語の個数を指ｔＪ三’ｌ−る
。保持レジスタ内の最初の語はデータ・キャッジＪ−・
メモリ ア１−レスの最斗位３ヒッ１−で指定される。 条件ツー１−選択（３）このフィール１−は条件イ」き
命令の実行時にシーケンサによってテス１へされる次に
示した条件コートの１つを選択する。条件コ）・とは、
ＩＰｏ ２４０条件コード出力、ＦＰ状況（別のフィー
ルドによって選択された実際の状況）、ＦＰ中断点、マ
イクロロー１〜・ループ、フラグ（２項目）、保留状況
である。 ＣＤバス・ソース（３）このフィールドは以下に挙げた
レジスタ、バッファまたは装置の１つを選択して、ＣＤ
バスを駆動する。つまり、ＩＰＵ ２４０、コマンド・
メモリ１９０、データ・キャッシュ・メモリの保持レジ
スタ５６１の１つ中、モード・レジスタ、ＦＰモモジュ
ール、アドレス生成機構アドレス・ホト、アドレス生成
機構データ・ボート、シーケンサ・データ・ボート、定
数７次７１−レス・フィール！・である。（＊ソースと
して使用する特定レジスタまたはバッファが別のフィー
ルドて指定されることを意味する。） ＣＤハス宛先（３）このフィールＦ ’ｊＪＪ下に挙げ
たレジスタ、バッファまたは装置の１つをＣＤハス上の
データの宛先として選択する。つまり、コマンド・メモ
リ、データ・キャッシコ−・メモリ保持レジスタ、モー
ト・レジスタ、ＦＰモジュール（レスとして使用する特
定子ジコ、−ルは別のフィール１−で指定される）、７
１−レス生成機構アドレス・ボート、アドレス生成機構
データ・ボート、シケンサ・データ・ボートである。 ＩＰＩＩ ２４０が含まれていないのは、これはＣＤバ
ス上のデータをいつでも「取得」できるからである（こ
の機能はＩＰＵ命令フィールドによって制御される）。 アドレス・レジスタ制御（２）これらの制御ビットの一
方はアドレス・１ノシスタのローディングをイネーブル
し、他方のビットは診断とデバッグ・モニタが使用でき
るようにレジスタの読み戻しをイネーブルする。 干ジュール選択（３）最−に位ビット（同報選択）は残
りの２ビツト（モジュールＩＤ）をどのように解釈する
かを制御−・）−る。回報選択かＯのときは、モジュー
ル（ＩＤ）はデータ・キャソシコ−・メ干りかＣＤバス
のどちらかとのデータ中云送に応答させる１１Ｎ。 モジュールを選択する。同報選択か１のときは、モジュ
ールＩＤはどちらのグループのＦｌ”（またはアルゴリ
ズム高速化機構）をデータ転送に応答させるかを選択す
る。これにより、同しデータを複数の宛先に同時に転送
てきるので、個々の書き込みよりも高速化される。これ
はモシローールへ転送する。ときだけ有効であることに
ｆｌ ｆ、されたい。 というのは、複数の転送をモジュールから行なうと、デ
ータ・バスで競合が起こるからである。 モジュール選択モート（１）選択するモシローールがマ
イクロコード・モジュール・フィールドによって定義さ
れているか、モート・レジスタにＪ：って定義されてい
るかを指定する。これにより、モジュールをサイクル単
位でも、あるいはグローバルにも選択できる。グローバ
ル法は存在するＦＰモジュールのいずれかで作業か行な
えるとぎ使用され、制御プロセッサ・モジコール＋１０
は転送／甜算サイクルを開始する前に使用すべきＦＰを
選択する。グローバル機能が使用可能でない場合は、個
々のＦＰモジュールに対応して異なる制御プロセッサ・
モジコール＋１０のルーチンか存在することになる。 中断点（１１（峙デバッグ専用申＊）命令に中断点を設
けるためにデバッグ・千二夕によりて設定される。命令
の実行中に割込みが起こると、その命令の実行か終った
あと、制御権かデバッグ・モニターマイクロコードに渡
される。 クロー（１） （＊希デバッグ専用＊中）ユーザ・タ
スクを１ステツプ進めるとき、クロー−ロジックを始動
するように設定される。次の命令の実行中に割込みが起
こると、あるユーザ・タスクの命令が実行されたあと、
制御権がデバッグ・モニタ・マイクロコートに渡される
。これにより、ユーザ・タスクはクロックを物理的にオ
ン、オフに切り替えなくても、１ステツプ進めることが
できる。 割込みＤＴＰ （１）これは、１６ビツト幅レジスタま
たは装置か読み取られるときのみ効力をもつ。この信号
はデータかセロ拡張さ、ｔ′ｌているかくヒント】ト３
１かセロにセラ）・）、符号拡張されているか（ビット
＋６−３１ がビット１５と同しにセラ［・）を選択す
る。 保留状況（１） このビットは、通んばシーケンサ２１
０内部のＦＬＡＧレジスタの状態に従って更新される疑
似状況レジスタの更新を禁止する。通常、この疑似ビッ
トは内部レジスタの状態に従うか、割込みサービス中は
、この疑似ビットは更新されることから禁止される。こ
れにより、ＦＬＡＧレジスタは割込みルーチンから出た
とき、正しく復元されることになる。 ＦＰ条件コート選択（３）＊＊これらのビットは制御プ
ロセッサ・モジュール１］０のシーケンサにつながる共
通条件コート線を内部ＦＰモジュール信号のうちのどれ
で駆動させるかを選択する。選択できるものには、ｃｐ
ｗ八Ｉへ、 ＦＰＷＡＩＴ、バンク選択、直列ループ、
ｃｐ待ち割込み、ＦＰ待も割込み、ＦＰ中断点、ＦＰエ
ラチーある。 ル］の内部レジスタ４４４のとわをＣＤハス紅出て読み
ｉ＋’、、 ｄするかを選択する（下位１６ヒツｌ〜の
／７．Ｉ）。レジスタとバッファには、転送制御レジス
タ、Ｆｉ１制御レジスタ、開始７１〜レス・レジスタ、
命令レジスタ（８ヒツト）、状況レジスタ（ソスのみ）
かある。 レジスタ方向（１戸中このヒツトはレジスタを読取るか
、書き込むかを選択する。 Ｆ Ｐ 中断点クリア（１）峙このビットはＦＰ中断点
をクリアして、ＦＰクロックか動作するようにする。 開始アドレス・ジャンプ（１）＊＊このビットはＦＰシ
ーケンザに開始アドレス・レジスタ（制御プロセッサ・
モジュール１１０によってロードされた）を次に実行す
る命令のア１−レスとして使用させる。これは「ワンシ
ョット」動作て行なわれるので、ＦＰが開始アドレスに
ある命令の実行を終えると、ＦＴ’シーケンザはその通
常動作子−Ｆに戻る。 転送制御（２０）＊＊このフィール１〜は保持レジスタ
４２０（ＦＰモモジュール上）とＦＰ千ジュールの高速
レジスタ・ファイル４３０間のデータ転送を制御する。 ここでは各ヅフフィールトｈ）ｉ’；ｉ’ｉ ｉ［！に
説明ざ打ているか、これは転送メカニズノ＼仝体か明ら
かになれば、それらの使い方か分かるはずであるからで
ある。 方向（１）このビットは保持レジスタ４２０とレジスタ
・ファイル４３０間の転送方向を判定する。方向は保持
１ノジスタからレジスタ・ファイルへと、レジスタ・フ
ァイルから保持レジスタへのどちらかである。 転送イネーブル（１） このビットは他のマイクロコー
ド・ビットとレジスタ格納制御ビット（転送制御レジス
タ内の）で定義されている通りに、転送サイクルを開始
する。 レジスタ・ファイル・アドレス（６）ここで指定される
アドレスはデータかそこから読み書きされるレジスタ・
ファイル内の最初の語のア！・レスである。 レジスタ・ファイル・アドレス修飾子（２）これらはレ
ジスタ・ファイル・アドレスをとのように修飾して、物
理的、論３ｊｌｉ的またはプレビュー・アトレス１旨ン
［干−１・（これらはずへて、レジスタ・ファイルを制
御プロセッサ・モジコール＋１０とＦＰ間てどのように
共用さ−ｌるかと係わりかある）をとり人ねるかを指定
する。 保持１ノシスタ開始アドレス（３）これは転送で最初に
使用する保持レジスタを指定する。 保持レジスタ開始アドレス・モーＦ（２）保持レジスタ
開始アｌ−レスは次の３ソースのいずれかから取り出さ
れるように指定できる。 １、前述したＣＰマイクロコ〜ト・フィールドから。 ２、ＦＰモジュールの転送レジスタに保持されているフ
ィール１〜から。 ３キヤツシユへの最後のアクセスで使用されたアドレス
の最下位３ビツトから。 ハントシェイク・モード（３）ハントシェイク・モード
は制御プロセッサ・千ジュール＋１０とＦＰとのパン１
〜シエイクをＦＰＷ八ＩへとＣＰＷ八Ｉへのイ士組とバ
ンク彦根を通して制御する。これらのモー１゛のいくつ
かは通７１り′のハントシェイキング・プロシーシャを
無効にするので、主要信号をデバッグ目的に初期設定し
たり、セットジノごりてきる。±−１−に６：１にＰＤ
ＯＮＦセッｌ−、レジスタ・ファイル スワップ要求、
にＰＤＯＮＥセットとスワップ要求、ＣＰ Ｄ Ｏ旧・
クリア、テス１−・モート（診断たりに使用）、ノーオ
ペレーションがある。 ２重書き込みイネーブル（１）２重書き込みイネーブル
は、長さや開始パラメータで要求するものを転送する代
わりに、２語をレジスタ・ファイルに転送させる。これ
により、有効なデータにはブタ有効主張フラグが付けら
れ、無効データにはデータ有効拒否フラグが付りらねる
。これらのフラグはどのデータ項目が有効であるかを確
かめるために、ＦＰによってテストされる。 全保持レジスタ・クロックこのビットは、ブタをレジス
タ・ファイルから保持レジスタに転送するとき、通常の
保持レジスタのクロック順序（＝Ｊけを無視する。この
ピッ１〜が活動しているときは、すべてのレジスタは順
次にではなく、−緒にクロックがとられて、レジスタ・
ファ一〆ル・ブタが４コピーされてずへての保持レジス
タに格納さ、ｊする。 データ中ｉ、’４フ゛ロセ・ンザ・モジ−ｑ、 ）し
１２０第３図はデータ転送プロセッサ・モジュール１２
０のブロック図である。同図に示すように、Ｄ１’Ｐモ
ジュール１２０にア［−レス生成１ｍ ４Ｍ ２３０の
ような独立のアドレス生成機構１１０が含まれていない
点を除けは、制御プロセッサ・干ジュール１１０と卯花
によく似ている。各プロセッサ内の特殊目的機能か使用
されない場合は、原理的には、同しマイクロコート（ソ
ース・レベルの）を両プロセッサで実行させることが可
能である。 データ転送プロセッサ・千ジュール１２０は１６ビツ１
〜・シーケンサ３１０で制御される３２ビット整数プロ
セッサ機構（ＩＰＩＩ） ３４０をヘースとした３２ビ
ツト・マイクロコート・プロセッサである。データ転送
プロセッサ・モジュール１２０内の主データ通路は転送
データ・ハス（ＴＤババス１２２である。 木実施例によるＤＴＰモジュール１２０構成部分の多く
は制御プロセッサ・モジュール１１０構成部分と非′畠
にＪ：＜似ている。これら類似部分は同じ参Ｉ）―石−
υで示しである。征つ−（、シーケン−９３＋ｏ ｉ；
を書込み可能制御機構３２０に夕」してマイクロ命令ア
ドレス３１１の列を提供する。シーケンサ３１０はレジ
スタ３１４を経由してＴＤババス２２ とのインタフニ
スになるだりでなく、マルチプレクサ３１２を通して条
件ロー１−を受り取り、マルチプレクサ３１３を通して
割込みを受は取る。制御記憶機構３２０からアクセスさ
れたマイクロ命令は出力３２１ として得られ、レジス
タ格納出力もレジスタ３３２を通して得られる。線３１
１１１と２２５はホストからこの書込み可能制御記憶機
構３２０へのアドレスとデータのインタフェースとなる
（これは下達する）。（線３２４は直列アクセスで使用
される書込みイネーブル線である。）直列／並列シフ１
〜・レジスタは非レジスタ格納人力を受は取る装置の内
部状態を格納するシャドウ・レジスタである。１６ビツ
ト・シーケンサ・バス３５からも、１６ビツト人力かシ
ーケンサ３１０に送られる。この人力はバッファされた
人力であり、これは例えば、リテラル値を人力するため
に使用て各る。 マイクロ命令３２１ はレジスタ格納人力としてデコ−
１・ ロジック３１］０に送られる（シャＦつ・レジス
タ３２２経由て）。このデコート・ロジックの出力３６
１は制御人力して整数処理機構３４０、シーケンサ３１
Ｏ１各種−〆ンタフェース１５０．１６０、＋７０に人
力される。特に、デコーダ３６０の出力はＴＤババス２
２へのアクセスを制御する。ＴＤハス１２２は外部イン
タフェースと、キャッシュ・メモリ１４０ とのデータ
・インタフェースとなっている。デコーダ２６０の場合
と同様に、デコーダ３６０の出力が別に示されていない
のは、これらの出力が広範にわたるからである。 整数処理機構３４０は制御プロセッサの場合と同根に、
ｌ’１ｅｉｔｅｋ ＸＩ、８１３７を使用するのが好ま
しい。 （たたし、データ転送プロセッサでは、アドレス生成は
それ程重要でないので、アドレス生成機構を別に設ける
必要かない。）整数処理機構３４０はＴＤババス２２と
の２ウエイ・インタフェースをもっており、レジスタ３
４１ を通してＴババス＋２１ にア）・レス出力を送
り出すこともてきる。 データ転送の制御 ソース・ボートと宛先ボートどの間゛（ザー〆クルごと
に１転送かてきるＪ：うに−・ｊ−るために幻、いくつ
かの要因を考慮する必要かある。 １、転送のソースまたは宛先はＦＩＦＯてバッファリン
グされることがあるので、転送制御はＦＩＦＯ上の満杯
と空のフラグに応答する必要がある。これらの信号のタ
イミングをシーケンサへの条件ツー１〜人力のバイブラ
イン化と併用すると、転送か１つだけオーバランするこ
とがある。ＦＩＦＯへの転送の場合は、半満杯フラグが
使用されるので、これは問題でない。半満杯フラグを使
用すると、ＦＩＦＯに予備容量が十分にあるので、オー
バランした１語または２語を受は入れることがてきる。 ＦＩＦＯから読み取るときは、他の方式を使用する必要
がある。”ｅｍｐｔｙ＋Ｉ”フラグをもつＦＩＦＯを使
用したり、ＦＩＦＯデータをバイブライン段て遅らＵる
オプションは本好適実施例では使用されていないか、こ
れはコスト上の理由とスペース要求量の理由によるもの
である。 この起こりｉ［Ｉる問題を解決するために、２つの方法
か川だ、され−〇いる。これらの２力？大のともらを使
用するかは、宛先かメモリであるか、ＦＩＦＯであるか
によって決まる。違いは、書込み操作がメモリでは元に
戻せるか、ＦＩＦＯてはできないことである。つまり、
ＦＩＦＯからメモリへのデータ転送がＦＩＦＯか空にな
ったあどて１語または２語に対して続けられると、エラ
ー・データがメモリに書き込まれることになる。しかし
、このデータは正しいデータか使用可能になった時点て
直しに重ね書きすることかてきる。 ａ、ＦＩＦｏを読み取るとぎは、読取り信号は論理的に
ＦＩＦＯ空信号によ）て修飾される。この結果、空のＦ
ＩＦＯを読み取ろうとしても、実際には読取り操作は行
なわれない。これにより、ＦＩＦＯ読取りがオーバラン
しても問題は起こらない。ＦＩＦＯは空のときは自身を
読取りから保護するが、この余分の制御が必要なのは、
オーバラン読取り時にＦＩＦＯの他側に書込みが行なわ
れるおそれかあり、そのためにデータか壊されるからで
ある。従って、データ転送プロセッサ・干シーＩ−ル１
２０かデータをメ＋９に転送するときは、ＦＩＦＤか空
になるとイ゛、゛止する。この時点てオーバランかすて
に起こっている。この場合は、 ＤＴＰモジコ、−ル１
２０かアドレスを追跡てきるので、データがＦＩＦＯて
使用可能になったとき、なにもなかったかのように転送
か再開される。 ｂ、ＦＩＦＯに書き込むときは、書込み操作は元に戻す
ことができない。従って、異なる方法か用いられてしす
る。。マイクロロー１〜は、中云送を始める前にソース
ＦＩＦＯ（と宛先ＦＩＦＯ）からの状況をテスＩ〜する
。このモードでは、転送速度は低下する。しかし、ソー
スＦＩＦＯか半満杯以上になった場合は、マイクロコー
ドは高速転送モートに切り替わる。この状態が起こった
ときは、ソースＦＩＦＯの深さの半分までが空マークを
通り過きないで読み出すことができる。従って、このモ
ートでは、ＤＴＰモジコル１２０は状況検査のために停
止しなくても、このサイズのブロックを転送することか
できる。受人れ側ＦＩＦＯの状況は、それか半満杯以下
でなりれは、なお検査か必要である。低速転送モートど
高速転送モーｌ−間を切り替えるこれと同し手法をメモ
リにも使用することができることは勿論である。 ２、シーケンＪＪｉｌＯ内の３ウ工イ分岐命令（ＢＲＡ
ＮＣＩ＋と呼はれる）を使用すると、転送された語数を
記録しておき、ＨＦ口口状化信号テス１−することかで
きる。この方法によると、条件付き経路でＩＰυ３４０
を使用しないで済むので、サイクル長さを短縮すること
ができる。 ３、データ・キャッシュ・メモリとの間のデータ転送を
最適化するために、ＴＤハス１２２ どのデータ・イン
タフェースは、３２ビツト・レジスタが８個用意されて
いるレジスタ・バンク５６０Ｂ （第５図参照）にバッ
ファされる。これにより、ＤＣＭから見たとき、読取り
と書込みを完全に並列に行なうことができる。この経路
には２重バッファリングがないので、長い転送（〉８浮
動小数点語）は自動的に中断されることになる。データ
転送プロセッサ・モジュール１２０は従って、メモリ・
サイクルか現れるまで転送を一時中止することに１（（
る。この中断は連続転送が使用されないで、より多くの
メモリ・アクセス・サイクルが必要であるとき、頻繁に
行なわれることになる。 ４データ・キャッシュ・メモリの仲裁はＣＰモジュール
のヅイクルの始まりて決定される。データ転送プロセッ
サ・千ジュール１２０か制御プロセッサ・モジュール１
１０と非同期に稼動していた場合（命令依存サイクル時
間を可能にするために）は、データ転送プロセッサ・モ
ジュール＋２０は同期時間が１００ｎｓまで、さらにア
クセス時間か１００ｎｓまで待たされる場合がある（ア
クセス時間は、制御プロセッサ・モジュール１１０に優
先権があるので、さらに長くなる可能性があり、ＤＴＰ
モジュール１２０は空きメモリ・サイクルを待だなりれ
はならない。）さらに、シーケンサに対するマイクロコ
ード命令とＦｌ、へＧ人力をパイプライン化すると、さ
らに別の遅延が起こり、その間ＤＴＰモジコルは転送が
終ったかを確かめるためにループすることになる。 これらの遅延を最小にするために、制御プロセッサ 千
シ：Ｉ−ル１１０とデータ転送プロセッサ・モジュール
１２０は同しマイクロコート・クロック発生機構を共用
している。両プロセッサはそれぞれの最適サイクル時間
を要求し、クロック発生機構は最も長いザイクル時間を
選択する。これによってどちらかのプロセッサの平均速
度が大幅に低下しないのは、命令の大部分か最短ザイク
ル時間で実行されるからである。ループ時の遅延を克服
するために、仲裁は非しジスタ格納マイクロロー１〜要
求ビットを用いて行なわれる。 この解決手法の唯一の欠点は、ハードウェアによる単一
ステップを用いるときは、両プロセッサに影響を与える
ことである。 ５従って、ＦＩＦＯかソースまたは宛先であるときは、
ＦＩＦＯ状況信号（場合によっては、データ・キャッシ
ュ・メモリ仲裁信号）を転送時にモニタする必要かある
。これらの４個の状況信号（ｌｌ’ｌＦＯ満杯、ＦＩＦ
Ｏ半満杯、ＦＩＦＯ空、キャッシュ・アクセスＷ「可）
か−回のサイクル内で干二りできるようにするために、
データ転送プロセッサ・士シーＳ−ル１２０は多重ウェ
イ分岐機能をもっている。これにより、テストずへき状
況かジャンプ・ア１ヘレスに挿入されるので、ジャンプ
する先のアドレスはそのサイクル時の状況によって決ま
る。３つの１・ＩＦＯ状況状態は２ピッ１−にコート化
され、仲裁１８号は３番目のビットを構成する。これに
より、８ウ工イ分岐が得られる。ＦＩＦＯ状況だけに関
心があるときは、仲裁信号はディスエーブルできるので
、多重ウェイ分岐は４ウエイに減らされる。 ６、制御プロセッサ・モジュール１１０（またはＦＰモ
ジュール１３０）が各サイクルでデータ・キャッシュ・
メモリ１４０を使用中のときデータ転送プロセッサ・モ
ジュール１２０かキャッシュ・メモリからロックアウト
されるのを防止するために、割込みが用意されている。 データ転送プロセッサ・モジュールがアクセスを拒否さ
れると、転送承認信号でループを開始する。この状態に
おりるタイムアウトは簡単にテストシて調へることかて
きる。タイムアウトが起こると、データ転送プロセッサ
・ごヒシ：Ｉ−ル１２０は制１ａｌｌブ
Ｐど旧Ｐ干シコールから受り＋１ｖ、−：。 た２つの人力のうらＪ■い方の椹′続１１．４間に従−
〕（、即時に選択される。 この発生機構はプログラマブル・ロジック・アレイ（Ｐ
ΔＬ）に実装することか々了ましい。この（）八］はあ
らかしめ定義された４つの波形列の１つを４１Ｆ成する
。これらの４つの波形列は期間か異なっている。つまり
、人力クロック期間の４．５．６．７倍になっている。 これは、木実施例のように、４０１１’ｌｌｚオシレー
タか使用されるときは、１００，１２５１５０、および
１７５ｎｓに変換される。 ４つのクロック出力か生成される。これらのクロックは
、タイム２クロツクを除き、ずへてザイクル継続人力に
応して同じ継続時間をもつ。これらには、マイクロコー
ド・クロック、パイプライン・クロック、書込みイネー
ブル・デー１−信号、タイム２クロツクがある。 マイクロコート・クロックは２サイクル（オシレータの
）の間常に高レベルにあり、そのあど２．３．４；１に
！ｌＪ： ５リイクルの間（こＪｌはヅイクル長人カニ
、ｌよっ−（か択ざＪする）低レベルに／Ｊる。 マイクロコ−ト 理機構、アドレス生成機構、レジスタｔ２とを同期させ
てオｉ動させるものである。 パイプライン・クロックはマイクロコート・クロックと
波形か同しであるが、マイクロコート・クロックはパイ
プライン・クロックを動作させたままにして、マイクロ
コートのロート時にディスエーブルさゼることか可能で
ある。 書込みイネーブル・ゲー］・信号はマイクロコＩ・・ク
ロックか高になった１サイクルのあと低になるか、マイ
クシコー１〜・クロックが低に戻る１サイクル前に高に
戻る。 この信号はメモリのすべてとレジスタの一部に対する書
込みイネーブルのタイミングをとるものである。 タイプ２クロツクは、マイクロコート・クロックの動作
周波数の２倍の周波数て動作し、その立」−かり縁はマ
イクロコート・クロックの縁と同じタイミングて現Ｊす
る。これｌ：Ｉ ｑ５ゾＩ、りｌ−Ｊ Ｉりてあり整数
プロセッサ機構２４０ と′１１０ たりＣ使用ざ４］
る。ＩＰＵはそれぞれの（内部）乗）７「／ １１，４
”ｊｅｔロジックのクロックをとるためにこのクロッ
クを使用して、これらの多重サイクル機能で要する１１
４問を短縮する。 クロックのサイクル期間の長さは命令毎に調節さね、各
命令に割り当てられる時間かその命令で指定されたデー
タ通路の経路指定で必要になる最小時間になるようにし
ている。各命令のサイクル維続時間はマイクロコ−１ｚ
・アセンブラに割算させて、命令の二部に含めることか
好ましい。こうすると、サイクル期間の長さか固定して
いる場合よりも性能が向上する。サイクル期間の長さが
固定している場合は、すへての命令が最も遅い命令と同
じ時間かかってしまうからである。木好適実施例では、
サイクル期間の長さは１００．１２５．１５０および１
７５ｎＳかサポートされているが、殆どの命令ハ最短の
サイクル期間の長さを使用するようになっている。 りしＪツク−→ノイクルｉ；ｊ：ｒ？青ちイ＾−号」に
よって延長−・］−ることｂ ’＋＋］’ ｔ（ｉ憂℃
ある。このｔ、＋ｌちイ吉−号（ま、イ列えは、メ；し
りか使用中てあったり、オフホードにあってそれらのア
クセス時間を追加のバッファリングのために延長する必
要かあるために、メ干りか通′畠のアクセス時間に応し
られないとき使用される。例えは、２ボー１−を備えた
ＶＭＥインタフェース・メモリはアドレスの衝突か起こ
ると、一方のボー１〜か待たされることになる。データ
・キャッシュ・メモリ＋４０Ｌｊ：ＦＰモジコールと同
しコネクタを使用するメモリ・ボー１〜に搭載されたキ
ャッシュ・メモリ拡張モジュールで拡張可能である（第
４３図に図示）。しかし、使用するメモリのタイプによ
っては、キャッシュ拡張モジュールへのアクセスか基本
キャッシュ１４０へのアクセスより遅くなる場合がある
。かかる場合には、待ち状態をクロック発生機構に人力
すれば、サイクル期間の長さは自動的に延長される。こ
の機能を使用すれは、はるかに低速で安価なメモリを拡
張子ジュール４３１０で使用でき、しかも性能の低下を
わずかに１ｒ１１えることかてぎる。 ポスＩ・はＶＭｌｉハス・インタフェース会・通し−Ｃ
−クロック発生機構を制御できる。この１１１１ａ（ｌ
ｋ：ｊ：す、ホス１〜はクロック発生機構２５０を自
走ざＩＪるか、停止させるかを選択てきる。イア止状態
にあるときは、ホス］・はクロックを１ステツプｔ６り
進めることがて籾る。制御プロセッサ・モジュール１１
Ｏとデータ転送プロツセッザ・干ジュール１２０は共に
１ステツプたり一緒に進められる。 クロック発生機構に最後に人力される制御は、バイブラ
イン・クロック（これは正富動作する）を除くすべての
クロックを禁止する制御である。 これは、ＷＯ２のロート（または読取り）時に使用され
るが、これらの処置をとっても、制御プロセッサ・モジ
ュール１１０やデータ転送プロセッサ・モジュール１２
０の内部状態が壊されることかない。これの使用例とし
ては、マイクロコート・デバッグ・セツションで中断点
かＷＯ２に設定された場合かある。 デバッグ バー１−ウＪ−ア 制御ａｌｌフ℃Ｊセソセ・モジコール１１０に含まれる
デバッグ・ハードウェアの殆どはすでに木明細書の各所
で触れた通りである。以下では、主要機能を要約する。 ポストは、読取り時と書込み時にマイクロア］・レス・
ハス２１１の制御権を受は取ることかできる。 ポス］・はＷＯ２２２０をロートし、再びそれを読み戻
すことかできる。 制御プロセッサ・モジュール＋１０はＶＭＥ発生割込み
（つまり、ホストからの割込み）を高優先度割込みとし
て受り取る。 ハードウェアによる中断点がサポートされており、中断
点は無制限にいつでも設定できる。 クロー・ロジックにより、ユーザのタスクはモニタ・タ
スクを１ステップ進めないて１ステップ進むことかてぎ
る。 ずへてのレジスタ＆：ｌ読み書きであるので、多くの通
７ｉ’＋データ流れを診断時に反転させることかできる
。 クロック制御人力によりマーｒクロニ＋ −１−を１ス
テップ進めることかてぎる。 すへての割込みは選択的にイネーブル（割込み可能）ま
たはディスエーブル（割込みＭ Ｉｔ： ）させること
ができる。 重要なロジック群の内部状態がアクセスできるので、制
御プロセッサ・モジュール１１０八−トウエアの状態を
完全な形で格納し復元することかできる。 マイクロコート語の形式 第２Ｂ図は、ＦＰモモジュール上置かれているＷＣ５２
２０とＷＣ５拡張部分に格納されているマイクロ命令の
構造を示した概略図である。中印のついた項目はＷＯ２
から直接に取り出され、これらが制御する装置内部にバ
イブライン化されている。他の項目はＷＣ５２２０の出
力側のレジスタに格納される。 十＊印の付いたフィールドは物理的には１・Ｐ千シュル
上のｗＣ５拡張部分に保管されているか、ＣＰマイクロ
コロー語の一部になっている。これらのマイクロコ−１
・にＪ：る処置の人１；１チ分はモジＪ＋−ル選択ロジ
ックによって修飾されるので、ＦＴ’干シコ−ルが選択
されなかった場合はなにも作用しない。 利用できるマイクロコート・ビットの総数は導入された
ＦＰモジュール当たり９６ビツトに追加の３２ヒツトを
加えたビット数である。これらのビットは大部分か使用
されるか、いくつかのビットは予備ビットとして用層、
されている。 ＋ｐｕ ７寅算コート（３２）＊ このフィールドはＩ
ＰＵ２４０整数プロセッサのデータ経路指定と算術また
は論理演算を制御する。フィールド内のヒツト割振りは
コーディングされる。すべての命令は下位２４ビツトが
コーディングされる。上位８ビツトはデータをＩＰＵ２
４０のレジスタ・ファイルに転送するときだけ使用され
る。（このフィールドの詳細はＩＰＩＩに関するメーカ
のデータ資料に記載されている。） シーケンサ演算ロー１１７）！このフィールドは八ＤＳ
Ｔ’ １ｕｌｌ による次のアドレス情報を制御する。 （このフィールドの詳細はその部分のメーカのブタ資本
、Ｉに記ＩＩ＆さ、１１でし入る。）定数／次アドレス
・フィールＦ（１６）！このフィルトは主にシーケンス
にアドレス情報を与えるために使用されるが、１６ビツ
Ｉ・定数値をデータ・バス上に送り出すためにも使用で
きる。そのあと、これはこのバス上の任意のレジスタに
ロードできる。 アドレス生成機構演算コート（１０）＊このフィルトは
ＡＤＳＰ ＋４１０アドレス生成機構を制御する。 （このフィールドの詳細はこの部分のメーカのデータ資
料に記載されている。） サイクル長さ（２）このビットは選択された命令とデー
タの経路指定に合ったサイクル長さを選択する。 データ・キャッシュ・アクセス（１）＊このビットはデ
ータ・キャッシュ・メモリへのアクセスか自身で使用す
るために、あるいはＦＰとの間でデータをやりとりする
ために、制御プロセッサ・モジュールから要求されると
、活動化する。アクセス・フラグはパイプライン化され
ていないので、デ！８７ タ転送ブＵセッヅ ；けジュール１２０からのデータ・
キャラシフ要求との仲裁は要求が出されたヅイクルの開
始前に解決される。 データ・キャッシュ書込みイネーブル（１）このピッ］
・はデータ・キャッシュ・メモリでの書込みサイクルを
発生させる。 データ・キャッシュ書込みオール（１）このピッ１−は
通ｎの書込みイネーブル・グー１〜操作を無視して、デ
ータ・キャッシュ・メモリ内の語の選択的更新を可能に
し、それらをすべて強制的に書き出さセる。 データ・キャッシュ・ボート選択（１）このビットはＦ
Ｐモジュールの保持レジスタまたは制御プロセッサ・モ
ジュール１１０の保持レジスタのどちらかを、データ・
キャッシュ転送のソースまたは宛先として選択する。 データ・キャッシュ・メモリ長さ（３）これらのヒツト
はＦＰ保持レジスタから取り出して、データ・キャッジ
Ｊ・メ干りに書き込まれる語の個数を指ｔＪ三’ｌ−る
。保持レジスタ内の最初の語はデータ・キャッジＪ−・
メモリ ア１−レスの最斗位３ヒッ１−で指定される。 条件ツー１−選択（３）このフィール１−は条件イ」き
命令の実行時にシーケンサによってテス１へされる次に
示した条件コートの１つを選択する。条件コ）・とは、
ＩＰｏ ２４０条件コード出力、ＦＰ状況（別のフィー
ルドによって選択された実際の状況）、ＦＰ中断点、マ
イクロロー１〜・ループ、フラグ（２項目）、保留状況
である。 ＣＤバス・ソース（３）このフィールドは以下に挙げた
レジスタ、バッファまたは装置の１つを選択して、ＣＤ
バスを駆動する。つまり、ＩＰＵ ２４０、コマンド・
メモリ１９０、データ・キャッシュ・メモリの保持レジ
スタ５６１の１つ中、モード・レジスタ、ＦＰモモジュ
ール、アドレス生成機構アドレス・ホト、アドレス生成
機構データ・ボート、シーケンサ・データ・ボート、定
数７次７１−レス・フィール！・である。（＊ソースと
して使用する特定レジスタまたはバッファが別のフィー
ルドて指定されることを意味する。） ＣＤハス宛先（３）このフィールＦ ’ｊＪＪ下に挙げ
たレジスタ、バッファまたは装置の１つをＣＤハス上の
データの宛先として選択する。つまり、コマンド・メモ
リ、データ・キャッシコ−・メモリ保持レジスタ、モー
ト・レジスタ、ＦＰモジュール（レスとして使用する特
定子ジコ、−ルは別のフィール１−で指定される）、７
１−レス生成機構アドレス・ボート、アドレス生成機構
データ・ボート、シケンサ・データ・ボートである。 ＩＰＩＩ ２４０が含まれていないのは、これはＣＤバ
ス上のデータをいつでも「取得」できるからである（こ
の機能はＩＰＵ命令フィールドによって制御される）。 アドレス・レジスタ制御（２）これらの制御ビットの一
方はアドレス・１ノシスタのローディングをイネーブル
し、他方のビットは診断とデバッグ・モニタが使用でき
るようにレジスタの読み戻しをイネーブルする。 干ジュール選択（３）最−に位ビット（同報選択）は残
りの２ビツト（モジュールＩＤ）をどのように解釈する
かを制御−・）−る。回報選択かＯのときは、モジュー
ル（ＩＤ）はデータ・キャソシコ−・メ干りかＣＤバス
のどちらかとのデータ中云送に応答させる１１Ｎ。 モジュールを選択する。同報選択か１のときは、モジュ
ールＩＤはどちらのグループのＦｌ”（またはアルゴリ
ズム高速化機構）をデータ転送に応答させるかを選択す
る。これにより、同しデータを複数の宛先に同時に転送
てきるので、個々の書き込みよりも高速化される。これ
はモシローールへ転送する。ときだけ有効であることに
ｆｌ ｆ、されたい。 というのは、複数の転送をモジュールから行なうと、デ
ータ・バスで競合が起こるからである。 モジュール選択モート（１）選択するモシローールがマ
イクロコード・モジュール・フィールドによって定義さ
れているか、モート・レジスタにＪ：って定義されてい
るかを指定する。これにより、モジュールをサイクル単
位でも、あるいはグローバルにも選択できる。グローバ
ル法は存在するＦＰモジュールのいずれかで作業か行な
えるとぎ使用され、制御プロセッサ・モジコール＋１０
は転送／甜算サイクルを開始する前に使用すべきＦＰを
選択する。グローバル機能が使用可能でない場合は、個
々のＦＰモジュールに対応して異なる制御プロセッサ・
モジコール＋１０のルーチンか存在することになる。 中断点（１１（峙デバッグ専用申＊）命令に中断点を設
けるためにデバッグ・千二夕によりて設定される。命令
の実行中に割込みが起こると、その命令の実行か終った
あと、制御権かデバッグ・モニターマイクロコードに渡
される。 クロー（１） （＊希デバッグ専用＊中）ユーザ・タ
スクを１ステツプ進めるとき、クロー−ロジックを始動
するように設定される。次の命令の実行中に割込みが起
こると、あるユーザ・タスクの命令が実行されたあと、
制御権がデバッグ・モニタ・マイクロコートに渡される
。これにより、ユーザ・タスクはクロックを物理的にオ
ン、オフに切り替えなくても、１ステツプ進めることが
できる。 割込みＤＴＰ （１）これは、１６ビツト幅レジスタま
たは装置か読み取られるときのみ効力をもつ。この信号
はデータかセロ拡張さ、ｔ′ｌているかくヒント】ト３
１かセロにセラ）・）、符号拡張されているか（ビット
＋６−３１ がビット１５と同しにセラ［・）を選択す
る。 保留状況（１） このビットは、通んばシーケンサ２１
０内部のＦＬＡＧレジスタの状態に従って更新される疑
似状況レジスタの更新を禁止する。通常、この疑似ビッ
トは内部レジスタの状態に従うか、割込みサービス中は
、この疑似ビットは更新されることから禁止される。こ
れにより、ＦＬＡＧレジスタは割込みルーチンから出た
とき、正しく復元されることになる。 ＦＰ条件コート選択（３）＊＊これらのビットは制御プ
ロセッサ・モジュール１］０のシーケンサにつながる共
通条件コート線を内部ＦＰモジュール信号のうちのどれ
で駆動させるかを選択する。選択できるものには、ｃｐ
ｗ八Ｉへ、 ＦＰＷＡＩＴ、バンク選択、直列ループ、
ｃｐ待ち割込み、ＦＰ待も割込み、ＦＰ中断点、ＦＰエ
ラチーある。 ル］の内部レジスタ４４４のとわをＣＤハス紅出て読み
ｉ＋’、、 ｄするかを選択する（下位１６ヒツｌ〜の
／７．Ｉ）。レジスタとバッファには、転送制御レジス
タ、Ｆｉ１制御レジスタ、開始７１〜レス・レジスタ、
命令レジスタ（８ヒツト）、状況レジスタ（ソスのみ）
かある。 レジスタ方向（１戸中このヒツトはレジスタを読取るか
、書き込むかを選択する。 Ｆ Ｐ 中断点クリア（１）峙このビットはＦＰ中断点
をクリアして、ＦＰクロックか動作するようにする。 開始アドレス・ジャンプ（１）＊＊このビットはＦＰシ
ーケンザに開始アドレス・レジスタ（制御プロセッサ・
モジュール１１０によってロードされた）を次に実行す
る命令のア１−レスとして使用させる。これは「ワンシ
ョット」動作て行なわれるので、ＦＰが開始アドレスに
ある命令の実行を終えると、ＦＴ’シーケンザはその通
常動作子−Ｆに戻る。 転送制御（２０）＊＊このフィール１〜は保持レジスタ
４２０（ＦＰモモジュール上）とＦＰ千ジュールの高速
レジスタ・ファイル４３０間のデータ転送を制御する。 ここでは各ヅフフィールトｈ）ｉ’；ｉ’ｉ ｉ［！に
説明ざ打ているか、これは転送メカニズノ＼仝体か明ら
かになれば、それらの使い方か分かるはずであるからで
ある。 方向（１）このビットは保持レジスタ４２０とレジスタ
・ファイル４３０間の転送方向を判定する。方向は保持
１ノジスタからレジスタ・ファイルへと、レジスタ・フ
ァイルから保持レジスタへのどちらかである。 転送イネーブル（１） このビットは他のマイクロコー
ド・ビットとレジスタ格納制御ビット（転送制御レジス
タ内の）で定義されている通りに、転送サイクルを開始
する。 レジスタ・ファイル・アドレス（６）ここで指定される
アドレスはデータかそこから読み書きされるレジスタ・
ファイル内の最初の語のア！・レスである。 レジスタ・ファイル・アドレス修飾子（２）これらはレ
ジスタ・ファイル・アドレスをとのように修飾して、物
理的、論３ｊｌｉ的またはプレビュー・アトレス１旨ン
［干−１・（これらはずへて、レジスタ・ファイルを制
御プロセッサ・モジコール＋１０とＦＰ間てどのように
共用さ−ｌるかと係わりかある）をとり人ねるかを指定
する。 保持１ノシスタ開始アドレス（３）これは転送で最初に
使用する保持レジスタを指定する。 保持レジスタ開始アドレス・モーＦ（２）保持レジスタ
開始アｌ−レスは次の３ソースのいずれかから取り出さ
れるように指定できる。 １、前述したＣＰマイクロコ〜ト・フィールドから。 ２、ＦＰモジュールの転送レジスタに保持されているフ
ィール１〜から。 ３キヤツシユへの最後のアクセスで使用されたアドレス
の最下位３ビツトから。 ハントシェイク・モード（３）ハントシェイク・モード
は制御プロセッサ・千ジュール＋１０とＦＰとのパン１
〜シエイクをＦＰＷ八ＩへとＣＰＷ八Ｉへのイ士組とバ
ンク彦根を通して制御する。これらのモー１゛のいくつ
かは通７１り′のハントシェイキング・プロシーシャを
無効にするので、主要信号をデバッグ目的に初期設定し
たり、セットジノごりてきる。±−１−に６：１にＰＤ
ＯＮＦセッｌ−、レジスタ・ファイル スワップ要求、
にＰＤＯＮＥセットとスワップ要求、ＣＰ Ｄ Ｏ旧・
クリア、テス１−・モート（診断たりに使用）、ノーオ
ペレーションがある。 ２重書き込みイネーブル（１）２重書き込みイネーブル
は、長さや開始パラメータで要求するものを転送する代
わりに、２語をレジスタ・ファイルに転送させる。これ
により、有効なデータにはブタ有効主張フラグが付けら
れ、無効データにはデータ有効拒否フラグが付りらねる
。これらのフラグはどのデータ項目が有効であるかを確
かめるために、ＦＰによってテストされる。 全保持レジスタ・クロックこのビットは、ブタをレジス
タ・ファイルから保持レジスタに転送するとき、通常の
保持レジスタのクロック順序（＝Ｊけを無視する。この
ピッ１〜が活動しているときは、すべてのレジスタは順
次にではなく、−緒にクロックがとられて、レジスタ・
ファ一〆ル・ブタが４コピーされてずへての保持レジス
タに格納さ、ｊする。 データ中ｉ、’４フ゛ロセ・ンザ・モジ−ｑ、 ）し
１２０第３図はデータ転送プロセッサ・モジュール１２
０のブロック図である。同図に示すように、Ｄ１’Ｐモ
ジュール１２０にア［−レス生成１ｍ ４Ｍ ２３０の
ような独立のアドレス生成機構１１０が含まれていない
点を除けは、制御プロセッサ・干ジュール１１０と卯花
によく似ている。各プロセッサ内の特殊目的機能か使用
されない場合は、原理的には、同しマイクロコート（ソ
ース・レベルの）を両プロセッサで実行させることが可
能である。 データ転送プロセッサ・千ジュール１２０は１６ビツ１
〜・シーケンサ３１０で制御される３２ビット整数プロ
セッサ機構（ＩＰＩＩ） ３４０をヘースとした３２ビ
ツト・マイクロコート・プロセッサである。データ転送
プロセッサ・モジュール１２０内の主データ通路は転送
データ・ハス（ＴＤババス１２２である。 木実施例によるＤＴＰモジュール１２０構成部分の多く
は制御プロセッサ・モジュール１１０構成部分と非′畠
にＪ：＜似ている。これら類似部分は同じ参Ｉ）―石−
υで示しである。征つ−（、シーケン−９３＋ｏ ｉ；
を書込み可能制御機構３２０に夕」してマイクロ命令ア
ドレス３１１の列を提供する。シーケンサ３１０はレジ
スタ３１４を経由してＴＤババス２２ とのインタフニ
スになるだりでなく、マルチプレクサ３１２を通して条
件ロー１−を受り取り、マルチプレクサ３１３を通して
割込みを受は取る。制御記憶機構３２０からアクセスさ
れたマイクロ命令は出力３２１ として得られ、レジス
タ格納出力もレジスタ３３２を通して得られる。線３１
１１１と２２５はホストからこの書込み可能制御記憶機
構３２０へのアドレスとデータのインタフェースとなる
（これは下達する）。（線３２４は直列アクセスで使用
される書込みイネーブル線である。）直列／並列シフ１
〜・レジスタは非レジスタ格納人力を受は取る装置の内
部状態を格納するシャドウ・レジスタである。１６ビツ
ト・シーケンサ・バス３５からも、１６ビツト人力かシ
ーケンサ３１０に送られる。この人力はバッファされた
人力であり、これは例えば、リテラル値を人力するため
に使用て各る。 マイクロ命令３２１ はレジスタ格納人力としてデコ−
１・ ロジック３１］０に送られる（シャＦつ・レジス
タ３２２経由て）。このデコート・ロジックの出力３６
１は制御人力して整数処理機構３４０、シーケンサ３１
Ｏ１各種−〆ンタフェース１５０．１６０、＋７０に人
力される。特に、デコーダ３６０の出力はＴＤババス２
２へのアクセスを制御する。ＴＤハス１２２は外部イン
タフェースと、キャッシュ・メモリ１４０ とのデータ
・インタフェースとなっている。デコーダ２６０の場合
と同様に、デコーダ３６０の出力が別に示されていない
のは、これらの出力が広範にわたるからである。 整数処理機構３４０は制御プロセッサの場合と同根に、
ｌ’１ｅｉｔｅｋ ＸＩ、８１３７を使用するのが好ま
しい。 （たたし、データ転送プロセッサでは、アドレス生成は
それ程重要でないので、アドレス生成機構を別に設ける
必要かない。）整数処理機構３４０はＴＤババス２２と
の２ウエイ・インタフェースをもっており、レジスタ３
４１ を通してＴババス＋２１ にア）・レス出力を送
り出すこともてきる。 データ転送の制御 ソース・ボートと宛先ボートどの間゛（ザー〆クルごと
に１転送かてきるＪ：うに−・ｊ−るために幻、いくつ
かの要因を考慮する必要かある。 １、転送のソースまたは宛先はＦＩＦＯてバッファリン
グされることがあるので、転送制御はＦＩＦＯ上の満杯
と空のフラグに応答する必要がある。これらの信号のタ
イミングをシーケンサへの条件ツー１〜人力のバイブラ
イン化と併用すると、転送か１つだけオーバランするこ
とがある。ＦＩＦＯへの転送の場合は、半満杯フラグが
使用されるので、これは問題でない。半満杯フラグを使
用すると、ＦＩＦＯに予備容量が十分にあるので、オー
バランした１語または２語を受は入れることがてきる。 ＦＩＦＯから読み取るときは、他の方式を使用する必要
がある。”ｅｍｐｔｙ＋Ｉ”フラグをもつＦＩＦＯを使
用したり、ＦＩＦＯデータをバイブライン段て遅らＵる
オプションは本好適実施例では使用されていないか、こ
れはコスト上の理由とスペース要求量の理由によるもの
である。 この起こりｉ［Ｉる問題を解決するために、２つの方法
か川だ、され−〇いる。これらの２力？大のともらを使
用するかは、宛先かメモリであるか、ＦＩＦＯであるか
によって決まる。違いは、書込み操作がメモリでは元に
戻せるか、ＦＩＦＯてはできないことである。つまり、
ＦＩＦＯからメモリへのデータ転送がＦＩＦＯか空にな
ったあどて１語または２語に対して続けられると、エラ
ー・データがメモリに書き込まれることになる。しかし
、このデータは正しいデータか使用可能になった時点て
直しに重ね書きすることかてきる。 ａ、ＦＩＦｏを読み取るとぎは、読取り信号は論理的に
ＦＩＦＯ空信号によ）て修飾される。この結果、空のＦ
ＩＦＯを読み取ろうとしても、実際には読取り操作は行
なわれない。これにより、ＦＩＦＯ読取りがオーバラン
しても問題は起こらない。ＦＩＦＯは空のときは自身を
読取りから保護するが、この余分の制御が必要なのは、
オーバラン読取り時にＦＩＦＯの他側に書込みが行なわ
れるおそれかあり、そのためにデータか壊されるからで
ある。従って、データ転送プロセッサ・干シーＩ−ル１
２０かデータをメ＋９に転送するときは、ＦＩＦＤか空
になるとイ゛、゛止する。この時点てオーバランかすて
に起こっている。この場合は、 ＤＴＰモジコ、−ル１
２０かアドレスを追跡てきるので、データがＦＩＦＯて
使用可能になったとき、なにもなかったかのように転送
か再開される。 ｂ、ＦＩＦＯに書き込むときは、書込み操作は元に戻す
ことができない。従って、異なる方法か用いられてしす
る。。マイクロロー１〜は、中云送を始める前にソース
ＦＩＦＯ（と宛先ＦＩＦＯ）からの状況をテスＩ〜する
。このモードでは、転送速度は低下する。しかし、ソー
スＦＩＦＯか半満杯以上になった場合は、マイクロコー
ドは高速転送モートに切り替わる。この状態が起こった
ときは、ソースＦＩＦＯの深さの半分までが空マークを
通り過きないで読み出すことができる。従って、このモ
ートでは、ＤＴＰモジコル１２０は状況検査のために停
止しなくても、このサイズのブロックを転送することか
できる。受人れ側ＦＩＦＯの状況は、それか半満杯以下
でなりれは、なお検査か必要である。低速転送モートど
高速転送モーｌ−間を切り替えるこれと同し手法をメモ
リにも使用することができることは勿論である。 ２、シーケンＪＪｉｌＯ内の３ウ工イ分岐命令（ＢＲＡ
ＮＣＩ＋と呼はれる）を使用すると、転送された語数を
記録しておき、ＨＦ口口状化信号テス１−することかで
きる。この方法によると、条件付き経路でＩＰυ３４０
を使用しないで済むので、サイクル長さを短縮すること
ができる。 ３、データ・キャッシュ・メモリとの間のデータ転送を
最適化するために、ＴＤハス１２２ どのデータ・イン
タフェースは、３２ビツト・レジスタが８個用意されて
いるレジスタ・バンク５６０Ｂ （第５図参照）にバッ
ファされる。これにより、ＤＣＭから見たとき、読取り
と書込みを完全に並列に行なうことができる。この経路
には２重バッファリングがないので、長い転送（〉８浮
動小数点語）は自動的に中断されることになる。データ
転送プロセッサ・モジュール１２０は従って、メモリ・
サイクルか現れるまで転送を一時中止することに１（（
る。この中断は連続転送が使用されないで、より多くの
メモリ・アクセス・サイクルが必要であるとき、頻繁に
行なわれることになる。 ４データ・キャッシュ・メモリの仲裁はＣＰモジュール
のヅイクルの始まりて決定される。データ転送プロセッ
サ・千ジュール１２０か制御プロセッサ・モジュール１
１０と非同期に稼動していた場合（命令依存サイクル時
間を可能にするために）は、データ転送プロセッサ・モ
ジュール＋２０は同期時間が１００ｎｓまで、さらにア
クセス時間か１００ｎｓまで待たされる場合がある（ア
クセス時間は、制御プロセッサ・モジュール１１０に優
先権があるので、さらに長くなる可能性があり、ＤＴＰ
モジュール１２０は空きメモリ・サイクルを待だなりれ
はならない。）さらに、シーケンサに対するマイクロコ
ード命令とＦｌ、へＧ人力をパイプライン化すると、さ
らに別の遅延が起こり、その間ＤＴＰモジコルは転送が
終ったかを確かめるためにループすることになる。 これらの遅延を最小にするために、制御プロセッサ 千
シ：Ｉ−ル１１０とデータ転送プロセッサ・モジュール
１２０は同しマイクロコート・クロック発生機構を共用
している。両プロセッサはそれぞれの最適サイクル時間
を要求し、クロック発生機構は最も長いザイクル時間を
選択する。これによってどちらかのプロセッサの平均速
度が大幅に低下しないのは、命令の大部分か最短ザイク
ル時間で実行されるからである。ループ時の遅延を克服
するために、仲裁は非しジスタ格納マイクロロー１〜要
求ビットを用いて行なわれる。 この解決手法の唯一の欠点は、ハードウェアによる単一
ステップを用いるときは、両プロセッサに影響を与える
ことである。 ５従って、ＦＩＦＯかソースまたは宛先であるときは、
ＦＩＦＯ状況信号（場合によっては、データ・キャッシ
ュ・メモリ仲裁信号）を転送時にモニタする必要かある
。これらの４個の状況信号（ｌｌ’ｌＦＯ満杯、ＦＩＦ
Ｏ半満杯、ＦＩＦＯ空、キャッシュ・アクセスＷ「可）
か−回のサイクル内で干二りできるようにするために、
データ転送プロセッサ・士シーＳ−ル１２０は多重ウェ
イ分岐機能をもっている。これにより、テストずへき状
況かジャンプ・ア１ヘレスに挿入されるので、ジャンプ
する先のアドレスはそのサイクル時の状況によって決ま
る。３つの１・ＩＦＯ状況状態は２ピッ１−にコート化
され、仲裁１８号は３番目のビットを構成する。これに
より、８ウ工イ分岐が得られる。ＦＩＦＯ状況だけに関
心があるときは、仲裁信号はディスエーブルできるので
、多重ウェイ分岐は４ウエイに減らされる。 ６、制御プロセッサ・モジュール１１０（またはＦＰモ
ジュール１３０）が各サイクルでデータ・キャッシュ・
メモリ１４０を使用中のときデータ転送プロセッサ・モ
ジュール１２０かキャッシュ・メモリからロックアウト
されるのを防止するために、割込みが用意されている。 データ転送プロセッサ・モジュールがアクセスを拒否さ
れると、転送承認信号でループを開始する。この状態に
おりるタイムアウトは簡単にテストシて調へることかて
きる。タイムアウトが起こると、データ転送プロセッサ
・ごヒシ：Ｉ−ル１２０は制１ａｌｌブ
【′Ｉセソジ・
モジュール１１０に割込みをかりることかできる。これ
によりデータ転送プロセッサ・モジュール１２０はメモ
リ・アクセス・モートから出て、再びデータ転送プロセ
ッサ・モジュール１２０はこの干−トに入る。 整数プロセッサ機構３４０ ＩＰＩＩ ３１１０は、本好適実施例ては、ずでに述へ
た制御プロセッサ・モジュール１．１０のＴＰｏ ２４
０とほぼ同しである。 シーケンサ３１０と関連支援ロシック シーケンザ３１０は、本好適実施例では、すでに述べた
制御プロセッサ・モジュール１１０のシーケンサ２１０
とほぼ同しである。 シーケンサ支援ロジックには、割込み、条件コト選択、
マイクロア１〜レス・バス、定数／次アドレス・フィー
ル１〜の４種類かある。 泄込及 シーケンシは４つの割込み人力ビンをもっているたりで
ある。従って、この数を８に拡張するために、外部マル
チプレクサ３１３が使用される。割込みＧＪ主に連絡と
デバッグ・ツールのリボ−トのために使用される。 割込み発生源（優先度順）は次の通りである。 クロー・ロジックと中断点：この割込みレベルはクロー
・ロジックと中断点ロジックの間で共用される。これら
の２割込みタイプの機能は、制御プロセッサ・モジュー
ル＋１０内のシーケンサ２１０の機能と関連づけて上述
した通りである。 ＶＭＥバス（デバッグ）：ＶＭＥバスＭ１込みは通常デ
バッグ・モニタをサポートする目的たけに使用されるの
で、正常動作時には使用されない。 ＶＭＥバス（コマンド）・ この割込みレベルは、コマンドがコマン）・・レジスタ
に保管されるとセットされる。 制御プロセッサ（コマンド）、この割込みが起こるト、
制御プロセッサ・モジュール１１０はコマン１〜がＤＴ
ＰコマンドＦＩＦＯにあることをデータ転送プロセッサ
・モジュール１２０に通知することかできる。＊＊ ＶＭＥデーデーＩＦＯこの割込みレベルは、ある種のう
−一タを夏りルっだか（人力ＦＩＦＯ） 、データかな
くなったので（出力Ｆｌｌ・Ｑ） 、ＶＭＥインタフニ
ス内のデータＦＩＦＯにアテンションか必要であること
をデータ転送プロセッサ・モジュール１２０に通知する
ために使用される。＊ ＧＩＰインタフェース ＧＩＰ割込みはＧＩＰ ＦＩＦ
Ｏ状況信号によって引き起される。 データ・バイブ・インタフェース この割込みレベルは
、ある種のデータを受は取ったのてブタ・パイプ・イン
タフェース内のＦＩＦＯの１つにアテンションか必要に
なったとき、データ転送プロセッサ・モジュール１２０
に通知するために使用される。十 マイクロコート拡張インタフェース この割込みは拡張
カード（例えは、大容量メモリ・カートやネットワーク
・カー１〜）のいずれかて使用するために予約されてい
る。 注意 ＊印のイ」いた割込みは通常の条件コード・ロシ
ッつてテスｌ−てきるので、それか望ましい場合はポー
リングが可能である。 ＾・印のイ」いた割込みの場合は、割込み状Ｃμを弓き
起した事象は、ソフトウニアト１１・０データ構造内の
制御情報を調へることて検出することかできる。割込み
を使用しない場合は、これをポーリングすることか可能
である。 割込み数を拡張するためにマルチプレクサ３１３を使用
する場合は、４つの高優先度割込みレベルと４つの低優
先度割込みとの間でタイミング条件か異なることになる
。高優先度割込みであることを認識するためには、割込
みをマイクロ命令１〜・クロックの立上がり縁の２５ｎ
ｓ前に引き起す必要がある。低優先度割込みの場合は、
その期限は立下がり緑の１５ｎｓ前である。 割込みを引き起すために、対応する割込み人力は１クロ
ツタ期間高に保持される。ハードウェアによる割込み承
認サイクルは必要ないので、割込みを引ぎ起ずハードウ
ェアは非常にＪｌｉ純である。 条件コート・ロジック シーケンサはＦｌ、ＡＧと名付りだ条件ローＩ〜入力端
を１つ６っているので、ずへてのデス１〜可能４人沙７
信号は多重化され゛にのビンに人力される。これは内部
レジスタに格納され、通常セラ１−アップ時間はＩＲＱ
にマスクかｈ＞ｉづられているどぎは（カウンタ・アン
タフローＪＩＪ込み） １（ｌｎｓであり、イネーブル
されたときは２６ｎｓである。ＦＬＡＧ入力端の極性は
シーケンサ内部で変更することか可能である。 （以下余白） Ｄ １’ Ｐモジコール１４：ｃＰ士ジュールと同れに
、第４０Ａ図に示すような疑似レジスタ・ロジックを備
えている。（これは割込み処理から戻るときの問題を避
けるためのものである。） テスト可能な状況信号には、次のものがある。 ＩＰＵ ３４０条件コーロー出力（ＣＯＮＤ） ：この
信号は現命令の状況を中継する。ＩＰＵ ３４０がこの
ビンから出力する特定条件はマイクロ命令でコーディン
グされる。 マイクロコート・ループ これはＶＭＥインタフェース
制御レジスタ内の状況ビットであり、診断ソフトウェア
で使用されるものである。 以下に挙げたＦＩＦＯに対するＦＩＦＯ状況信号 ブタ
・バイブ人力＃ｌ（半満杯と空）、データ・バイブ人力
＃２（半満杯と空）、データ・パイプ出力＃１（満杯）
＊、データ・パイプ出力＃２（満杯）＊、ＶＭＥデータ
人力（半満杯と空） 、ＶＭＥデータ出力（半満杯と空
）、ＧＩＰインタフェース（人力）（半満杯と空）、Ｇ
ＩＰインタフェース（出力）（満杯、半満杯と空）。＊
印の付いた信号は別ザブシスデｌ＼土の受入れＦｉｌ・
０から出されるものである。 データ・キャッシュ・メモリ・ヅイクル承認こねはデー
タ・キャッシユ・メ士りへのアクセスが許可されたこと
を示す。 マイクロコート拡張インタフェース条件コード信号・こ
れは状況をデータ転送プロセッサ・モジュールのシーケ
ンサ３１０に返却するためにいずれかの拡張インタフェ
ース１８０によって使用される。 ＤＭＡハス・エラー この状況ヒツトは、ＶＭＥパス上
のＤＭＡ転送がハス・エラー発生が原因で途中で打ち切
られたとき活動化する。このエラーが最も起こり得る原
因としては、存在しないメモリがアドレス指定された場
合がある。 書込みフラグ０と１．これらの２信号はデータ・キャッ
シュ・メモリ書込みロジックの内部状態をアクセスしや
すくする。これらは、デバッグ・モニタにある状態スレ
ーブと復元マイクロコードたりによって使用される。 保留状況、これは、割込みから戻ると籾テストされ、そ
のＩｉ’ｊ果、条ｆ′＋ （；ＪぎシャンブノＪとか割
込みサービス・ルーチンへのジャンプによってディスエ
ーブルされていても、正しく実行される。 ＩＰＵ ３４０からのＣ０ＮＤ出力は、１００ｎｓてサ
イクルするときは、シーケンサのセットアツプ時間に間
に合わない程遅れて有効化される（特に、マルチブレサ
クサによ〕て遅延されたとき）。この条イ！１をテスト
するときは、クロックを１２５ｎｓまて延長する必要か
ある。 ”ｆｏｒ １ｏｏｐｓ”は、シーケンサ内部のカウンタ
の１つを使用すると、とり入れやすくなり、ＩＰＵ３１
１０をアドレス計算から解放することができる。勿論Ｉ
Ｐ０３４０を使用しても可能であるが、サイクル時間が
長くなり、それだけ余分のオーバヘットが生しることに
なる。 条件コートは２４１マルヂブレクサ３１２を通して多重
化されて、シーケンサ３１０のＦＬＡＧ入力端に人力さ
れる。シーケンサは選択した条件コート信号の極性を内
部レジスタに格納して、それを選択する。 マーｔクロ）−′１〜レス・ハス：１１１マイクロアド
レス・ハス３１１は、２つのソースつまり、正割プログ
ラム実行時にはシーケンサ３１０から、マイクロコート
のロー１・時にはＶＭＥバスから駆動させることかでき
る。ＶＭＥハスはマイクロアドレス・ハス３１１の内容
を読み取って、シケンサ３１０かどのアドレスにあるか
を確かめることもてきる。これはシーケンサ動作と非同
期に行なわれ、主に診断で使用される。このバスの拡張
部分は３］ＩＢ線で示されているように、ホスト・イン
タフェース・ロジック１６０に結ばれている。 定数／次アドレス・フィールド これは、シーケンサ２１０に関連して上述したもとのは
全く異なる方法で使用される。ＤＴＰモジュール１２０
では、マルチウェイ分岐機能を向上するためにいくつか
の新規なロジックが使用されている。このロジック（お
よびマルチウェイ分岐でのその用法）について、以下説
明する。 マルチウェイ分岐 第３八図と第３Ｂ図に示す実施例では、マイクロコ−１
−・システムにおりるマルチウェイ分岐に新規な機能か
いくつか追加さ、ｈている。第３０図は、アドレス境界
の制約を受りることなくマルチウェイ分岐を行なうため
に本好適実施例で採用されているマイクロコート動作を
概略図で示したものである。 第３Ａ図から明らかなように、定数／次アドレス・フィ
ールド（マイクロ命令フィールドからのもの）はバッフ
ァ３１７に対して設けられただけでなく、マルチウェイ
分岐ロジック３１８に対する入力ともなる。マルチウェ
イ分岐ロジックはマイクロコート・アーキテクチャに新
規な機能をもたせる仕方でこの信号を処理することがで
きる。このマルチウェイ分岐ロジックに対する他の人力
としては、ＰＩＦ状況信号、およびシフト・コマンド（
これはシーケンサ３１０によって実行されるマルチウェ
イ分岐ステップにおい゛Ｃ１代替宛先間の増分を変える
ために使用される）かある。 Ｍ３Ｂ図は詳細図である。マイクロ命令ハス３１１から
の定数フィール１〜（１６ビツト）は分割されて］）Δ
１３Ｊ８ どハッンア３１７ に対する人力か得られる
。共通イネーブル化分は、マルチウェイ分岐操作か望ま
しいとき、これらの両方を活動化するために使用される
。（勿論、シーケンサ・バス３１５は他にも用途が多数
あるので、マルチウェイ分岐操作が必要になるのはまれ
である。）さらに、定数／次アドレス・フィールドは、
単純なジャンプ操作でもよく使用され、そのような場合
には、マルチウェイ分岐操作か必要になる。 第３０図は、マルチウェイ分岐ロジックの内部操作をさ
らに詳しく示している。条件選択／コード化ロジックに
は、各種条件および状況信号が用意されている。これは
これらの条件を選択し、コド化して、分岐で使用できる
３ビット信号を得るものである。 マルチウェイ分岐ロジックは以下で詳しく説明するよう
に、いくつかのマイクロ命令ビットで制御される。 この種のマルチウェイ分岐ロジックを干ジュル１２０の
ようなデータ転送プロセッサで使用すると、特に利Ｃル
、か得られる。その場合には、装置条件信号を選択／コ
ート化ロジック３０１Ｏに苅する条件人力として使用で
きる。そうずれは、データ転送プロセッサはかなり複雑
なインタフェースに夕・１して高度の制御を行なうこと
かてぎる。関心のある状況信号が現れると、マルチウェ
イ分岐ロジックはその条件を処理するのに相応しいルー
チンに直ちに移ることができる。マルチウェイ分岐機能
により、シーケンサは複数の装置の条件を１回のサイク
ルでテストすることかできる。つまり、ＤＴＰモジュー
ル１２０は各サイクルごとにデータ転送を行なうことが
できる。この結果、１つだけの条件コード（ＦＬＡ６）
入力端をもつシーケンサは複雑な制御を行なうこともで
きる。 本好適実施例では、選択／コート化ロジック３０１０に
対する人力には、下達するように４個のＦＩＦＯからの
状況ビットがある。しかし、他の扛々な人力構成を使用
できることも勿論である。 シフト人力はシフトとマージ・ロジックに対するもので
ある。これは、マルチウェイ分岐の宛先間のＪＣｊ分を
変えることを可能にする。 第３０図の右側はシーケンサ３１０か相対アドレス指定
機能をもつことを概略図て示したものである。この機能
をマルチウェイ分岐機能と併用すると、アｉ・レス境界
の制約を無視てきる。これはブタ転送プロセッサでは特
に利点かある。この種のプロセッサはデータ転送を小刻
みに行なえる能力か要求されるので、マルチウェイ分岐
命令を多数含めておくことが望ましい場合がある。アド
レス境界の制約がなくなったのて、この種の命令を大量
に使用できる。 本好適実施例ては、プログラム・カウンタがジャンプ宛
先に対する人力として使用されている。 これは、従来の多数のマルチウェイ分岐では、宛先ヘー
ス・アドレスを別のソースから得ていたものと認なるも
のである。 書込み制御記憶機構（ＷＣ５） ３２０ＷＣ５はマイク
ロコートＳＩＬモジュールを用いて構成されている。こ
れらは８バｘ３２ ビット・メモリてあり、マイクロコ
ートと診断機能をロートするための直列走査パイプライ
ン・レジスタをイメＩ“１λている。このモジュールは
２種類のものか使用される。レジスタ格納出力と非レジ
スタ格納出力である。ＩＰＵ ３４０とシーケンサ３１
０は独自の内部バイブライン・レジスタをもっているの
て、非しジスタ格納版を使用する。 ＷＣＳインタフェース・レジスタ３２２と３２３は制御
プロセッサ・モジュールの個所で」二連したＷＣＳイン
タフェース・レジスタ２２３ と２２２と同じ働ぎをす
る。 ＤＭＡコントローラ ＤＴＰモジュール１２０の重要な機能は、ＶＭＥインタ
フェース１６０と、場合によつＣは、１つまたは２つ以
上の他のインタフェースにある１つまたは２つ以上のＤ
ＭＡコントローラを制御することである。この機能は、
それぞれのインタフェースと共に、以下で詳しく説明す
る予定である。 モート・レジスタ３０３は、使用頻度か低く、マイクロ
コ−１〜 ヒンＩ〜を専用さセるたりの理由かない制御
信号のイ１１°ｌを保持するものである。モート・ビッ
トには、読取り保持レジスタを通る流れとレジスタ制御
、書込み保持レジスタを通る流れとレジスタ制御、マイ
クロコート拡張インタフニスにおいて割込み承認信号を
駆動する外部割込み承認信号、ＧＩＰ割込み要求、保持
レジスタに対するループバック・モー１−１２個の１．
ＥＤ制御イ３号がある。 ＴＤハス・デコード このロジック（これはデコーダ３６０の最も重要な機能
の１つである）は、マイクロコードＴＤソスをデコート
化し、ＴＤババス２２を駆動できる装置の出力イネーブ
ルをその結果に応して制御する。 また、このロジックはＴＤ宛先フィールド（クロック発
生機構２５０からの書込みゲート信号で修飾されている
）もデコート化して、スロープと書込みイネーブル信号
を発生する。ＴＤババス２２上のポートの大部分は読み
書ぎかできるので、ＩＰｌｌ上の疑似レジスタは不要で
ある。 ＴＤハス・ソースおＪ：び宛先に２了り得るものとして
ｌ；Ｉ：、 ＩＰＵ ３４０、ＶＭＥイ：／ 夕’：ｌ
／ 工２ ・メ−”Ｃ： ’）、二１マント・メモリ、
データ・キャッシュ・メ干り保持レジスタ５６０Ｂ、モ
ート・レジスタ（８ビツト）、シーケンヅ・データ・ボ
ート＊＊、定数／次アドレス・フィールド（ソースのみ
）Φ＊、ＶＭＩ：ブタＦＩＦＯ、データ・バイブ１、デ
ータ・バイブ２、ＧＩＰ ＦＩＦＯ＊＊、割込みベクト
ル・レジスタ（８ビツト）、ＤＭＡ制御レジスタ、ＤＭ
Ａコントローラアドレス・カウンタ＊、ＤＭＡコントロ
ーラー語カウンタ申がある。＊印の付いたソースはＤＭ
Ａコン１−ローラ命令によってデコートされる。通路の
ＴＤババス御フィールドの一部としてはデコートされな
い。峙印の付いたソースは、下位１６ビツトだけを駆動
する。これらの１つが選択されると、符号／ゼロ拡張Ｐ
ＡＬ２］６も活動化されるので、データは３２ビツトの
バス幅まで符号またはゼロで拡張される。 １つのソースと１つの宛先だけが選択可能であるので、
これらは異なフていなりればならない。 ＩＰｌｌ ３４０へのデータ転送はＩＰＩＩ ３４０の
命令フィールドの制御を受りて行なわれるので、データ
が別の宛先にロートされているのど並行してデータをＴ
Ｄババス２２から取り出ずことかてきる。 クロック発生機構 上述したように、クロック発生機構２５０は、ブタ転送
プロセッサ・モジュール１２０全体を通して使用される
基本クロック信号を発生ずる。 デバッグ・ハードウェア データ転送プロセッサ・モジュール＋２０に含まれるデ
バッグ・ハードウェアの大部分はいくつかの個所で前述
した。これらをここで要約して示すと、次の通りである
。マイクロアドレス・バス３１１ （読み取りと書込
みの両方）のホスト制御、ポストによるＷＯ８のローデ
ィングと読み戻し、ＤＰＴのアテンションを得るための
ＶＭＥ生成割込み、ハードウェアによる中断点サポート
（中断点は数に制限されずに、いつでも設定可能）、ク
ロ・ロジック（これにより、ユーザ・タスクはモ・タス
クを１ステップ進めないで１ステップ進むことかできる
）、ずへてのレジスタか読み、１：ン＼であること、マ
イクロロー１〜を１スデツプ進めるためのハードウェア
によるクロック１ｂり御、ずへＣの割込みが選択的に割
込み可能または割込み禁止できること、重要なロジック
ｉｆｆの内部状態に対するアクセス（これにより、 Ｄ
ＴＰモジュールのハトウェア状態を完全に格納し、復元
することができる）などである。 マイクロコート語の形式 マイクロコート語の形式の概要を示したのか第３Ｃ図で
あり、次のように定義されている。 ＊印の付いた項目は直接にＷＯ２から取り出されて、こ
れらが制御する装置内部でバイブライン化される。 使用可能なマイクロコート・ビットの総数は９６ビツト
である。これらのビットは大部分か使用されるが、その
いくつかは予備として以下のフィルトから除かれている
。 ＩＰＩＩ演算コート（３２）＊ ： コノ７ イール
ｌ’はＩＰＬＩ３４０整数プロセッサのデータ経路と算
術または論理ｒｉｌｉ Ｔ、’、ｔイー制御−→−る。 フＣ−ルＩ・内のヒラ［・の割振りはコート化されてい
るか、詳細はＷｅｉｔｅｋデータ資料に記載されている
。ずへての命令は下位２４ビツトかコート化されており
、」−位８ピッ１−はデータをＴＰＵ ３４０のレジス
タ・ファイルに転送するときだけ使用される。 シーケンサ演算コート（７）＊ このフィールドはＡ
ＤＳＰ １４０１ による吹のアドレス生成を制御する
。 命令セットはデータ資判に記載されている。 定数７次フィールド（１６）申 このフィールドは主に
アドレス情報をシーケンサに与えるために使用されるが
、１６ビツト定数値をデータ・バス上に送出するために
も使用できる。その場合は、これはこのバス上のレジス
タのいずれかにロードすることが可能である。 マルチウェイ分岐選択（２）＊・このフィールドはマル
チウェイ分岐操作時にＦＩＦＯ状況信号のどちらのセッ
トを使用するかを選択する。選択できるものには、ＶＭ
Ｆ人力ＦＩＦＯ１ＧＩＰ人力ＦＩＦＯ、データ・バイブ
１人力ＦＩＦＯ、データ・バイブ２人力ＦＩＦＯ１かあ
る。 マルチウエイ・シフト制御（２） これはマルチウ
ェイ分岐状況情報かビット位ｆＶ； ０、ヒ・ン１〜位
置１、ビット位置２から挿入されること、あるいは全く
挿入されないことを選択する。シフ１〜要因は多様化さ
れているので、マルチウェイ分岐内の各人口点をそれぞ
れ、１．２または４命令の長さにすることができる。 マルチウェイ分岐転送イネーブル（１） このヒラ
１−はキャッシュ・メモリ・アクセス許可４３号をＦＩ
ＦＯ状況と結合するのを可能にしたり、禁止したりする
ものである。このビットが使用されないときは、マルチ
ウェイ分岐は４ウエイであり、使用されるときは、８ウ
エイである。 サイクル長さ（２）：このフィールドは選択された命令
とデータ経路に合ったサイクル長さを選択する。 データ・キャッシュ・アクセス（Ｉ）＊ このビット
は、データ・キャッシュ・メモリへのアクセスがデータ
転送プロセッセ・干ジュール１２０によつて要求される
と活動化する。 データ・キＡ・ンシＪ）ｊｔ込みイネーブル（１）：こ
のヒラｌ〜はデータ・キャッシュ・メモリへのアクセス
か許可されると、データ・キャッシュ・メモリて書込み
サイクルを発生させる。 データ・キャッシュ書込みオール（１）：このビットは
通餡の書込みイネーブル・ゲート操作を無効にして、デ
ータ・キャッシュ・メモリ内の語の選択的更新を可能に
し、すべての語が書き込まれるようにする。これは、ア
クセスが許可されたときたけ、データ・キャッシュ・メ
モリ書込みサイクルを発生させる。これはメモリ・ブロ
ックを定数値にセットするときに便利である。 条件ロー１へ選択（５）・このフィールドは条件付き命
令の実行時にシーケンサにテストさせる以下に挙げた条
件コートの１つを選択する。つまり、ＩＰＵ ３４０条
件コート出力、マイクロコード・ルブ、ゼ）込みフラグ
（２項目）、データ・バイブ人力ＦＩＦＯ＃ｌ （半（
１′ｌＪ杯と空）、データ・バイブ入力＋＋ｒｒｏ＃Ｎ
半満杯と空）、データ・バイブ出力ＦＩＦ。 ＃１（満杯）、データ・バイブ出力）・１１・Ｏ＃２（
τ１ン１イイ・）ＶＭＥデーデー力ＦＩＦＯ（半満杯と
ｇ；；） 、 ＶＭＩ・データ出力ＦＩＦＯ（半満杯と
空）、ＧＩＰインタフェース（人力）（半満杯と空）、
ＧＩ１１インタフェース（出力）（半満杯と空）、デー
タ・キャッシコ・メ干す・サイクル承認、マイクロコー
ド拡張インタフェース条件コート・インタフェース、Ｄ
ＭＡバス・エラー、保留状況である。 保留状況（１） このビットは通常はシーケンサ２
１０内のＦＬ八へレジスタの状態に従う疑似状況レジス
タの更新を禁止する。通常、この疑似ビットは内部レジ
スタの状態に従うが、割込みサービスの実行中は、更新
されるのを禁止される。これにより、ＦＬ八へレジスタ
は割込みルーチンから出たとき正しく復元される。 ＴＤババスソース（４） 、このフィールドはＴＤハ
スを駆動させる以下に挙げたレジスタ、バッファ、また
は装置の中から１つを選択する。つまり、ＩＰＵ ３４
０、コマンド・メモリ、ＶＭＩミインタフェース・メモ
リ、データ・キャッシュ・メモリ保持レシスタ、（−−
−１：・レジスタ、シーケンシ データ・ボー１−１定
数／次アドレス・フィール１〜、シーケンシ・データ・
ボート、定数／次ア１−レス・フィール１〜、ＶＭＥデ
ーデーｌｌ・０データ・ボート、データ・バイブ２、Ｇ
ＩＰ ＦＩＦＯ１割込みヘク）・ル・レジスタ（８ヒ゛
・ント）、ＤＭ八副制御レジスタＤＭＡコントローラー
アドレス・カウンタまたはＤＭＡコントローラー詔カウ
ンタである。 ＴＤハス宛先（４） このフィールドけ以下に挙げた
レジスタ、バッファまたは装置の１つをＴＤババス上デ
ータの宛先として選択する。つまり、コマン）〜・メ干
り、ＶＭＥＭンタフェース・メモリ、データ・キャッシ
ュ・メモリ保持レジスタ、モート・レジスタ、シーケン
シ・データ・ボート、定数／次アＩ〜レス・フィールド
、シーケンサ・データ・ボート、ＶＭＥデーデーＩＦＯ
データ・バイブ１、ブタ・バイブ２、ＧＩＰ ＦＩＦＯ
１割込みベクトル・レジスタ（８ピツＩ・） 、ＤＭ八
副制御レジスタＤＭＡコントローラーチー〜レス・カウ
ンタ、ＤＭＡコントロラー語カウンタである。 ＋１）Ｕ：１４０か上に挙げたものの中に含ｉ ；１１
． ’（い）３Ｃいのは、これはＴＤハス」二のデータ
ないっても［取得］てきるからである。この機（１［は
Ｉ Ｐ １１命令フイルトによって制御される。 アドレス・レジスタ制御（２） これらの制御ヒツ
トの一方はア］・レス・レジスタのローデイングを可能
にし、他方のビットはレジスタの読み戻しを可能にして
、診断とデバッグ・モニタで使用てきるようにする。 中断点（１） （”÷デバッグ専用＊＊）、命令に中
断点を設けるためにデバッグ・モニタによって設定され
る。この結果、命令の実行中に割込みか起こると、その
命令の実行を終えたあと制御権かデバッグ・チエり・マ
イクロコートに渡される。 クロー（１） ｆ季４デバッグ専用中＊）：ユーザ・タ
スクを１ステツプ進めるときクロー・ロジックを始動す
るために設定される。この結果、次の命令の実行中に割
込みが起こると、ユーザ・タスクのある命令が実行され
たあとで制御権かデバッグ・モニタ・マイクロコートに
移される。これにより、ユーザ タスクはクロックを物
１Ｍ１的にオン、オフに切り４・４・λなくても１スデ
ップ進むことかでとる。 割込みＣＰ （２） これは制御プロセッサ・モシュ
ルに３レベルのうちのルヘルて割込みを引き起すもので
ある。これらのレベルは次のように割り振られている。 つまり、ホストから新しいコマンド受信、データ転送終
了、データ・キャッシュ・メモリへのアクセス権解放で
ある。 セロまたは符号拡張（１）、このビットは１６ビツト幅
レジスタまたは装置が読み取られるときたけ効力をもつ
。その場合には、データをゼロで拡張するか（ビット１
６−３１がゼロにセット）、符号で拡張するか（ビット
１６−３１がビット１５と同しにセラ１〜）か選択され
る。 ＤＭＡコントローラ命令（３） このフィールドは
ＤＭＡコントローラに対する命令を制御する。命令には
、内部レジスタの読み書き、レジスタの再初期設定、ア
］〜レスを増分＜６Ａ分）または語カウンタを減分する
通常のＤＭＡ動作を扱うものがある。 マイクロツー１−拡弓長ハス マクロコート拡張ハスは」、（木マイクＸ］ロー１〜サ
ーヒスをオフボートて１広張するものである。これは、
拡張周辺ホード上のある種のインタフェースを制御した
り、周辺ボート全体を制御したり１−るために使用てき
る。これらの使い方の代表例として、大容量メモリ・カ
ー１〜やネットワーク・インタフェース・カートとのイ
ンタフェースとなることである。 拡張バス・インタフェースは電気的および機械的にＧＩ
Ｐ上の拡張インタフェースと同しであるので、これらは
どの共通拡張カートでも共用することができる。 拡張コネクタは９６ウエイＤＩＮコネクタであり、そこ
に現れる信号には、次のものがある。３ビツト・スライ
ス・クロック［注１］、バイブライン・レジスタ・クロ
ック［１］、マイクロアドレス・バス３１１Ｂ（１５ビ
ット）［２］、ＴＤババス２２（３２ビツト）［３］、
リセット、ＷＣ５出力制御、バイブライン・レジスタ出
力制御イネーブル、ＷＣ５’ｉ！ｉ込みイネーブル３２
４、バーｒブライン レジスタ モ１〜制御、直列クロ
ック、直列データ・イン、直列データ・アラ１−（マイ
クロコートのローディングで使用）、外１３１Ｓ割込み
［４コ、割込み承認、条件コート［４］。信号は上で注
記したものを除きずへてＴＴＬレヘレベある。つまり、
［１］これらの信号は差分ＥＣＩ、レベルにある。［２
コこれらの信号は信号コート化ＥＣＬレベルにある。［
３］このバスは３２ピツ）〜幅であるか、目的によフて
は、２個の１６ビツ１−・バス、つまり、−次データ・
バスと二次データ・バスとみなすことができる。 ［４］これらの信号はオーブンしているコレクタ・バッ
ファによって駆動される。 ある種のｌｉｔ：Ｌ信号をこのインタフェースで使用す
ると、ボード間のクロック・スキュー効果を最小にする
ので好都合である。 数値プロセッサ・モジュール１３０ 本好適実施例では、数値プロセッサ・モジュール＋３０
は浮動小数点プロセッサである。従って、このモジ；ｌ
、−ル１３０は浮動小数点プロセッサ・モジ−７−ル（
ま／こはｒＦＰ干ジュールＪ）と３１１干はれることか
ある。しかし、このＳヒシ−ｒ−ルは他のラータ型（デ
ータ・タイプ）用に、例λは、複素数算術演算モジュー
ルとして、あるいは広幅整数演算用モジュールどして構
成することも可能である。このモジュールが広い意味て
数値プロセッサ・モジュール１３０とも呼ばれるのはこ
のためである。 本好適実施例ては、浮動小数点プロセッサ・モジュール
１３０は浮動小数点プロセッサとキャッシュ・メモリ間
のデータ転送を統御する制御／インタフェース・ロジッ
クと非常に密に結合されている。この制御／インタフェ
ース・ロジックは制御プロセッサのマイクロコート・ク
ロックによってクロックがとられるので、制御プロセッ
サのマイクロ命令の拡張部分で制御するのか好ましい。 本好適実施例では、浮動小数点プロセッサ・干シュル１
３０と制御／インタフェース・ロジック（ＣＰ拡張ロジ
ック）は主基本ポート（ここには、キャッシュ・メ干り
１４０と制御プロセッサ・モシュル１１０の主要部分か
置かれている）に差し込まねる別個のジブポー１〜上に
一部に搭載されている。 追加モジュール１３０か使用される場合は、その各々に
は制御／インタフェース・ロジックの一部が置かれるこ
とになる。 本実施例のアプリケーションでは、この制御／インタフ
ェース・ロジックは制御プロセッサ・モジュール１１０
の拡張と見られているが、この制御／インタフェース、
・ロジックかモジュール１１０の部であるか否かに関係
なく、本アプリケーションでは、このロジックのタイミ
ングと制御特性に関して重要な新規事項がいくつかとり
入れられている。 本好適実施例では、３２ビツト・データ構造が使用され
ている。各浮動小数点数は３２ピツトで表されるので、
３２ビット単位は浮動小数点数（または「Ｆ語」）とも
呼ばれる。本好適実施例では、数の形式は小数部が２４
ビツト、指数部が８ビツトになっている。これは選択的
にＩＥｌｉＥ形式にすることも、ＤＥＣ形式にすること
も可能である。 ７ｆ動小数点ブロセッヅ・千ジュール１′１０の内部動
作につい”Ｃ１まず説明する。そのあと−（、制御フロ
セ・ンサ・モジュール１１０およびキャンシュ・メモリ
１４０とのインタフェースの機能につい−ｃＨしく説明
する。 第４Ａ図から第４Ｄ図までは、数値処理モジュール＋３
０の主要部分を示したものである。本好適実施例では、
第４八図は制御プロセッサ・モジュール＋３０とのイン
タフェースとなるために使用されるインタフェース・ロ
ジック４１０の概略図である。 第４Ｂ図はモジュール１３０内のデータ通路の主要部分
の一部を示している。第４Ｃ図はマイクロコートのアク
セスとデコート化のとき本好適実施例で使用されるロジ
ックを示している。第４Ｄ図は本好適実施例で浮動小数
点モジュールに使用されるマイクロ命令形式を示してい
る。 実際の数値計算が高速で行なわれる浮動小数点算術演算
機構について最初に説明する。そのあと、ＦＰモジュー
ル１３０と低速モジュール間のクロック境界をまたいで
データ転送か行なわれる２重ハンファリンク繰作Ｖつい
て説明する。次に、ブタ転ｉＸの追加段（その大部分は
ＣＰモジュール＋１０の拡張部分によって制御される）
について説明する。最後に、算術演算機構を統御するプ
ログラムについて説明する。 浮動小数、ｒハ算術演算機構（ＦＰＩＩ）本好適実施例
の浮動小数点算術演算機構は非箔に単純化されており、
高速て動作する。この通路には、浮動小数点乗算機構、
浮動小数点ＡＬＵ （算術および論理演算機構）、高
速多重ボート・レジスタ・ファイルか含まれ、これらは
すべて高速で単純化されたシーケンサによって制御され
る。さらに、スクラッチパッド・メモリが内部データ通
路と密結合されて、参照テーブルを保存し、ヒストグラ
ム記憶またはデータ・スタックとして動作する。 ２レベル・データ通路のトポロジは第１６図に分かりや
すいように示されている。低レベル・ブタ通路とその構
成要素は浮動小数点算術演算機構（ＦＬＩＩ） と呼は
れるものである。ＦＰＵは、高速レジスタ・フへ−メル
ト４／ｌＯ１八ｉ’ＬＩ ４５０、スクランヂバン１〜
・メモリ１６１０、局所ハス４３１．４３２．４３３．
４３４から構成されている。 算術計算機構４４０と４５０ 浮動小数点ブロセッザ・モジュール１３０て使用される
浮動小数点乗算機構には浮動小数点乗算機構ＦＭＰＹＩ
４４０と浮動小数点算術論理演算機構（ＦＡＬＵ）
４５０がある。両方とも、内部アーキテクチャは非常に
よく似ている。唯一の違いはデータの扱い方であり（演
算操作が異なることを別として） 、ＦＡＬＵに累積演
算のための余分のフィードバック通路が設けられている
ことである。 本好適実施例では、Ｂｉｐｏｌａｒ Ｉｎｔｅｇｒａｔ
ｅｄ Ｔｅｃｈｎｏｌｏｇｉｅｓ （ＢＩＴ）社提供の
集積回路（浮動小数点チップ・セットとレジスタ・ファ
イル）か次のように使用されている。ＢＩＴの部品番号
どこれらに準じるアナログ装置番号は、乗算機構４４０
：８２１１０または八ＤＳＰ７］１０． ＡＬＩＩ
４５０：Ｂ２］２０ まノこは八ＤＳＰ７１２０゜
レジスター ７ ｙ −１’ ル４３０：［１２２１０
ま／ごは八ＤＳＰ７２１０’ｔ’ある。乗算機構４４０
とＡＬＩＩ ４５０おＪ：ひ晶速しシスり・ファイルは
、実際には、ＥＣＬケーｌ−を内部に使用している。し
かし、こＪｌらのインタフェースと電源はｒＴｌ、であ
る。これらの算術演算チップは完全な６４ヒツト・デー
タ通路を内部にもち、外部に３２ビン１−・インタフェ
ースをもっている。従って、こわらのデツプは高速６４
ピッ］−演算を行なう能力をもち、必要に応して多重化
データ転送を利用する。 ＦＭＰＹ ４４０とＦＡＩ、＋１４５０はそれぞれ、オ
ペランド用の２個の３２ピツ］・幅入力ボートＸとＹ（
それぞれ局所オペラン］・・バス４３１ と４３２に結
ばれている）と、結実用の３２ヒツト幅両方向ボートＴ
（局所結果ハス４３３に結ばれている）を備えている。 計算機構の人力ボートの各々はラッチとマルチプレクサ
を備え、出力ボートはマルチプレクサを備えているのて
、６４ピッ１〜幅の数を出し入れして転送できるように
なっている。 ２割算機構の結実用ボートは並列に接続されている（結
実用ハス４３３に、従って、レジスタ・ファイルの書込
みボート４３０Ｄに）。これにより、計痺機構はタ１部
ママルブＩノクヅを使用したり、ブタをレジスタ・ファ
イルあてに送ったりしなくても、データを交換し合うこ
とかできる。これは、例えば、積の和を求める計算を行
なうとき便利である。また、この機能を利用すると、ス
クラッチパッド・メモリ１６１０どの間で高速にデータ
をやりとりすることができる。しかし、この構成には、
ＦＭｌ’Ｙ ４４０とＦＡＬＬＩ ４５０の両方を同時
に活動化できないという制約かある（たたし、積の和を
求める演算は除く）。これは出力ボートか一緒に結合さ
れているからである。これらのボートを別々にしたとし
ても、両方の装置はレジスタ・ファイル４３０からの同
しデータ通路を共用するので、入力端に問題か起こるこ
とになる。 実際に使用される算術演算機構は人出力ボートを柔軟に
構成できるので、これらのボートをレジスタしたり、透
過にしたりできる。しかし、本好適実施例では、この機
能は使用されていない。ホトはすべてレジスタされる。 両計算機構の内部データ通路と機能４Ｌ位はずへて６４
ビット幅てあリ、ｌ１ｌ−１（冒迂（ｓｐ）と倍精度（
ＤＰ）のとららの（ｉ！ｉ算す行なうことかできる。 ［・ＭｌｌＹ４４０ての機能単位６１４個の算術演算命
令をヅボートしている。最小ザイクル時間（ナノ秒単位
）はどちらの精度の場合も、次の通りである。 見抗壓 條抗瓜 乗算 １１０ ５９除算
２００ ３００平方根 ３００
８００バス ４０５０ 整数乗算 ４５ ＦＡＬＵ ４５０での機能単位は浮動小数点命令、整数
命令、変換命令といったように幅広くザボートシている
。詳細については、メーカのデータ資料に記載されてい
る。ずへての浮動小数点命令（単精度と倍精度）は最小
実行サイクル時間は２５ｎｓであり、整数演算はすへて
＋２ｎｓ 、変換はすべて２５ｎｓで行なわれる。 最もよく使用される命令には、次のものがある。 浮動小数点 加算と減算（符号イ」きまたは絶対イ１１
冒、絶対イ［ｌ′！、否）［、スケール、マー ン、！
［規化、比較。 変換： ５１１−＞ピッＩ・整数、符−号イ」きまた（
Ｊ符号なし。ＳＰ−＞ｌｉ４ヒッ）・整数、符号イ」き
または？）号ｔｔ シ。ＳＰ ＜−３２ピツ１〜整数、
符号付きまたは符−じなし。ＳＰ ＜−６４ビツト整数
、符号イ」きまたは符号なし。ＤＰ−＞３２ビツト整数
、符号ｆ寸ぎまたは符号ナシ。ＤＩ’ −＞８４ビット
整数、符号付きまたは符号なし。ＤＰ ＜−３２ビツト
整数、符号付剖または７Ｔ号ｔｔ Ｌ。ＤＰ ＜−５４
ヒツト整数、符号付きまたは符号なし。ＳＰ−＞ＤＰ、
ＤＰ −＞ＳＰ０整数：加算（０，ｌ、桁上げ）、 減
算（０，１，桁下げ）、 最大値（符号付きまたは符号
なし）、 最小値（符号付きまたは符号なし）、論理、
シフト（論理または算術）、回転、ビット反転。 （以下余白） スクラソチパノ［・ メ干り１６１０ 第１６し１に示すように、スクラッヂバット・メモリ１
６１０はそのアＦ ＋ノス・カウンタ１６１１と共に、
ホー。 実用バス４３３につながっている。計算機構４４０と４
５０は両方向ボー１〜でこのバスにつなかっているので
、マルチプレクサ４４０、Ａ１．Ｕ ４５０、またはレ
ジスタ・ファイル４３０によってデータを直接にこのメ
モリから読み取ることができる。 アドレス・カウンタ１６１１を通して、いくつかのアク
セス・モートてこのメモリがアクセスできるようになっ
ている。２個のモード・ビットに応じて、アドレス・カ
ウンタは（読取りまたは書込みアクセスか行なわれるつ
と）アドレスを増分し、アドレスを減分し、アドレスを
保持し、あるいはアドレスを指定できるようにする。（
例えば、ア１’レス増分と減分をいく通りかに組み合わ
せて、スタックどして動作させることも可能である。）
カウンタ１６１１のアト１ノス生成機能を利用すると、
ある条件のときに、メモリ１６１０を１サイクル１回の
書込みの割合て機能させることかできる。 このメモリをスタックどして動イ１ざυると、干述した
Ｊ：うに、コンパイラでスカシ・プログラミングすると
き特に好都合である。 ヒストグラム・アルゴリズムを実行さ一υるときは、以
前のサブ１−一タル（追跡中のパラメータの）を結実用
バス４３３土に読み出すことかできる。この種の操作の
１つの簡単な例では、メ干り１６］０は結実用バス４３
３のデータ・ソースとして指定され、マルチプレクサ４
４０が稼動中に、八ＬＩＩ４５０はコマンドを受けてオ
ペランド値を結実用バスから読み取るようになっている
。マルチプレクサ４４０が終了すると、その結果を結実
用バス４３３上に送り出し、糺υはその値を２番目のオ
ペランドとして読み込む。そのあと、ＡＬＩＩはその和
を結実用バス４３３に送り出し、その間にメモリ＋６１
０はコマンドを受けてその結果を書き出す。（その間に
、追加のオペランドをマルチプレクサ＋１４０にロトす
ることが可能である。） このテーブルがあると、データ依存パラメータをそこに
置いておくことかできるので非常に便利である。こねは
超関数を訓算するときに４・シに便利である。 高速レジスタ・ファイル４３０ レジスタ・ファイル４３０はデータ・キャッシュ・メモ
リ１４０との主インタフェースとなるものである。レジ
スタ・ファイルの一方のバンクはＣＰモジュール１１０
と部分的に同期して稼動して、局所転送ハス４２２（両
方向ボー１．４３０Ａに結ばれている（第１６図））を
通してＦＰ保持レジスタ４２０ とのインタフェースと
なる。他方のバンクはＦＰモジュールと完全に同期して
稼動し、オペランド用バス４３１．４３２（読取りボー
ト４３０Ｂと４３０Ｃ） 、結実用バス４３３（読取り
ボート４３０Ｄ）、およびループバック接続４３４（書
込みボート４３０Ｅ） とのインタフェースとなる。 第４Ｂ図はモジュール＋３０内のデータ通路の主要部分
を示している。主キャッシュ・ハス１４４（これは２５
６ビツト幅である）は直列の４個のＦＰ保持レジスタ４
２０と結はれている。（これらの保持レジスタは実際に
は対になっており、読取りレジスタは書込みレジスタと
並列１ζ／、（つている。従−〕で、保持レジスタ４２
０は８個あり、各々か６１ヒツト幅であるので、両方向
２５６ヒツＩ・・インタフェースになっている。）これ
らの８保持レジスタ４２０には別々のイネーブル信号か
人力される。従って、このバンク側のレジスタにより、
２５５ ビット幅のキャッシュ・ハス】４４を多重化し
て６４ヒツト幅の高速レジスタ・ファイル４３０に送り
込むことができる。 この多重化が行なわれるのは、主にコストが理由である
。高速レジスタ・ファイル４３Ｇは非常に高価なチップ
である。これらの個数か４４ｇになると、システムのコ
ストか大幅に高くなることになる。さらに、第３８８図
から明らかなＪ：うに、これらの機構の検証は非常に重
要であり（ビン数か非常に多いので）これらのパッケー
ジを４個て１１ ＜１６個使用すると、必要とするポー
ト面積が著しく増大することになる。 実際にはレジスタ４３０は４（ＩＭであり、２個たりて
はない。物理的に公庫１したチップの各々は１６ヒツト
幅であるので、これらを４個並列で使用すると、６４ヒ
ツト・インタフェースで局所転送ハス４２２ どホ吉ふ
ことかてぎる（このインタフェースは２Ｆ詔幅であるこ
とに７主意されたい）。 本好適実施例では、レジスタ・ファイル４３０は１８ヒ
ツト幅ｘ６４記憶位置奥行の５ボート装置から作られて
いる。従って、６４ビツト側インタフエースで局所転送
バス４２２と結ふためには、４個の装置を並列で使用す
る必要がある。（説明を分かりやすくするために、第４
Ｂ図には、３２ヒツト幅ファイルが２個あるものとして
レジスタ・ファイルが示されている。これにより、下達
する語アドレス奇数／偶数の状況構造が分かりやすくな
る。また同様に、第１６図には、レジスタ・ファイル４
３０が１個のファイルとして示されている。）本好適実
施例では、これらの装置は実際には１）１１社提供のＢ
２２１０から作られている。 レジスタ・ファイルは２５６ビツト幅にして、キャッシ
ュ・バスと直接にインタフェースで結ぶのか理想的であ
るか、そうすると、付加ハードウェア費用か大幅に増加
することになる。木実ＬＡ！ｉ例−〇採用した代替方法
では、ＦＰ保持レしスク４２０（関連制御ロジックと共
に）を使用して、キャンシ；トハス１４４との２５６ビ
ツト・インタフェースを多重化して６１１ピツ）〜幅ポ
ート４３〇八に結／ｖでいる。多重化とデータ経路指定
は、第４八図と第１Ｂ図にその概要が示されている転送
ロジックによって制御される。これについては、詳しく
下達する。 これらのファイル間の接続は次のようにするのが好まし
い。（ボートは第１６図に個々に名前か（＝ｊけられて
いる。） これらのファイル４３０の各々は両方向インタフェース
４３０八をもっており、これは線４２２を通してレジス
タ４２０に結ばれている。 レジスタ・ファイル４３０の各々は２つの透過ブタ出力
端をもっている。これらの出力端は個別的にイネーブル
させることができるので、レジスタ・ファイル４３０内
からの異なる語を表すことかできる。これらの出力４３
０Ｂと４３００は局所オペラン１〜・バス４３１ と４
３２を駆動さ′υる。 １ノシスタ・ファイル４３０の各々は第３局所ブタ・ハ
ス４３３に結はれた人カポ−１−４３０Ｄをもっており
、これは結実用バスと呼ぶことにする。この結実用バス
は計算機構４４０と４５０の出力側に結ばれている。 レジスタ・ファイル４３０の各々はもう１つ人カポ−１
−４３０Ｅをもっているか、これは第１オペランド・バ
ス４３１ につながるループバック接続によって読取り
ボート４３０Ｂと結ばれている。この書込みボートはそ
のアドレスを「結果」書込みボート４３０Ｄから受は取
る。これにより、Δ１１１４５０またはマルチプレクサ
４４０を通らなくてもデータをあるレジスタ・ファイル
のアドレスから別のアドレスにコピーてきるので、２サ
イクルの遅れが節約されることになる。このことは、計
算機構４４０と４５０を使用しなくても、従ってこれら
の機構で起こる遅れなしで、データを望み通りに並べ替
えてやりとりできることを意味する。この機能はサブル
ーチンを扱うとき使用すると、特に利点が得られる。 従フて、５ボー１〜・レジスタ ファーｒルＣＨＩ ｉ
：１２つの読取りボートＤとＥ、２つの書込みホードＢ
とＣ１および１つの両方向ボー１〜Ａをもっている。読
取りボーｌ−からはオペランドかＦＭＰＹ １１４０と
ＦへＬＵ ４５０に送られ、その結果か書込みボート１
１３００ （必要ならば、書込みボート４３０１ｉ）を
用いて書き戻される。レジスタ・ファイルはＦ語を１２
８語まで保管できる。 書込みボート４３０Ｄと４３０Ｅ （および両方向ボー
ｉ・４３０Ｅの書込み部分）に対するデータ、アドレス
および書込みイネーブルはレジスタ・ファイル４３０の
内部に記録される。内部書込みパルスは自動的に発生す
る。 ２つの読取りボートはそれぞれのデータ通路をレジスタ
またはラッチすることかでき（共に同じであることが必
要）、それぞれのアドレスをレジスタまたはラッチする
ことができる。浮動小数点プロセッサ・モジュール１３
０で使用されている構成では、アドレスがマイクロコー
トから直接に駆動されたとぎアドレスをレジスタし、デ
ータ・うッチを透過にイｈ（持する。Ｊ：うになってい
る。データはＦＭ１’Ｙ ４［１どＦΔｍ＋１４５０の
内部にレジスタされる。 レジスタ・ファイルは、読取りと書込みアドレスか同じ
であるとぎは、「ライト・スルー」千トで動作させるこ
とかてきる。このモートにあるときは、’４ｆ込まれた
データは同しサイクルで読取りボー１〜に現れるか、通
路読取り操作より約１０ｎｓ遅れて現れる。これは、再
帰たはスカラ計算で使用すると便利であり、その場合に
は、パイプライン段数が減少するという利点か得られる
。 読取りボート４３０Ｂ、読取リポート４３０Ｃ１および
書込みボー１〜４３０Ｄに対する個々のアドレスはＦＰ
マイクロコートのフィールドから与えられる。これによ
り、バイブライン処理の制約の枠内でｒｌ −ｒ２０Ｐ
ｒａ型の計算を行なうことができる。 ２重バッファリング 高度の多重ボート高速レジスタ・ファイル４３０は、制
御プロセッサ・千ジュールｌｌＯと浮動小数点プロセッ
サ・モジュール１３（ｌとをクリーンなインタフェース
で結ぶ上で不可欠な要素である。このレジスタ・ファイ
ルの７トレス空間は２重バッファとして働くように区画
化されている。との］１，１点においても、このレジス
タ・フ）・イルの一方のバンクは制御プロセッサ・モジ
ュールとほぼ同期して稼動し、他方のバンクは浮動小数
パフプロセッサ・モジュールと完全に同期して稼動する
。（ＣＰモジュールとほぼ同期して行なわれる操作につ
いては、下達する。この準同期操作は過温的クロック領
域を提供するものと考えることができるか、高バント幅
インタフェースを得るときに役に立つものである。） ２バンクの割当てはハントシェイキング・ロジックの制
御を受けて、同期点で入れ替えられる。 従って、このクロック境界の配置により、境界の方の側
を他方の側に影響しないで変更することが可能である。 このクリーンなインタフェースを通して、より高速でよ
り集積化された浮動小数点デツプ・セットに移行できる
ので、浮動小数点機構に独立性をもたせることがてきる
。（ハントシェイギング・
モジュール１１０に割込みをかりることかできる。これ
によりデータ転送プロセッサ・モジュール１２０はメモ
リ・アクセス・モートから出て、再びデータ転送プロセ
ッサ・モジュール１２０はこの干−トに入る。 整数プロセッサ機構３４０ ＩＰＩＩ ３１１０は、本好適実施例ては、ずでに述へ
た制御プロセッサ・モジュール１．１０のＴＰｏ ２４
０とほぼ同しである。 シーケンサ３１０と関連支援ロシック シーケンザ３１０は、本好適実施例では、すでに述べた
制御プロセッサ・モジュール１１０のシーケンサ２１０
とほぼ同しである。 シーケンサ支援ロジックには、割込み、条件コト選択、
マイクロア１〜レス・バス、定数／次アドレス・フィー
ル１〜の４種類かある。 泄込及 シーケンシは４つの割込み人力ビンをもっているたりで
ある。従って、この数を８に拡張するために、外部マル
チプレクサ３１３が使用される。割込みＧＪ主に連絡と
デバッグ・ツールのリボ−トのために使用される。 割込み発生源（優先度順）は次の通りである。 クロー・ロジックと中断点：この割込みレベルはクロー
・ロジックと中断点ロジックの間で共用される。これら
の２割込みタイプの機能は、制御プロセッサ・モジュー
ル＋１０内のシーケンサ２１０の機能と関連づけて上述
した通りである。 ＶＭＥバス（デバッグ）：ＶＭＥバスＭ１込みは通常デ
バッグ・モニタをサポートする目的たけに使用されるの
で、正常動作時には使用されない。 ＶＭＥバス（コマンド）・ この割込みレベルは、コマンドがコマン）・・レジスタ
に保管されるとセットされる。 制御プロセッサ（コマンド）、この割込みが起こるト、
制御プロセッサ・モジュール１１０はコマン１〜がＤＴ
ＰコマンドＦＩＦＯにあることをデータ転送プロセッサ
・モジュール１２０に通知することかできる。＊＊ ＶＭＥデーデーＩＦＯこの割込みレベルは、ある種のう
−一タを夏りルっだか（人力ＦＩＦＯ） 、データかな
くなったので（出力Ｆｌｌ・Ｑ） 、ＶＭＥインタフニ
ス内のデータＦＩＦＯにアテンションか必要であること
をデータ転送プロセッサ・モジュール１２０に通知する
ために使用される。＊ ＧＩＰインタフェース ＧＩＰ割込みはＧＩＰ ＦＩＦ
Ｏ状況信号によって引き起される。 データ・バイブ・インタフェース この割込みレベルは
、ある種のデータを受は取ったのてブタ・パイプ・イン
タフェース内のＦＩＦＯの１つにアテンションか必要に
なったとき、データ転送プロセッサ・モジュール１２０
に通知するために使用される。十 マイクロコート拡張インタフェース この割込みは拡張
カード（例えは、大容量メモリ・カートやネットワーク
・カー１〜）のいずれかて使用するために予約されてい
る。 注意 ＊印のイ」いた割込みは通常の条件コード・ロシ
ッつてテスｌ−てきるので、それか望ましい場合はポー
リングが可能である。 ＾・印のイ」いた割込みの場合は、割込み状Ｃμを弓き
起した事象は、ソフトウニアト１１・０データ構造内の
制御情報を調へることて検出することかできる。割込み
を使用しない場合は、これをポーリングすることか可能
である。 割込み数を拡張するためにマルチプレクサ３１３を使用
する場合は、４つの高優先度割込みレベルと４つの低優
先度割込みとの間でタイミング条件か異なることになる
。高優先度割込みであることを認識するためには、割込
みをマイクロ命令１〜・クロックの立上がり縁の２５ｎ
ｓ前に引き起す必要がある。低優先度割込みの場合は、
その期限は立下がり緑の１５ｎｓ前である。 割込みを引き起すために、対応する割込み人力は１クロ
ツタ期間高に保持される。ハードウェアによる割込み承
認サイクルは必要ないので、割込みを引ぎ起ずハードウ
ェアは非常にＪｌｉ純である。 条件コート・ロジック シーケンサはＦｌ、ＡＧと名付りだ条件ローＩ〜入力端
を１つ６っているので、ずへてのデス１〜可能４人沙７
信号は多重化され゛にのビンに人力される。これは内部
レジスタに格納され、通常セラ１−アップ時間はＩＲＱ
にマスクかｈ＞ｉづられているどぎは（カウンタ・アン
タフローＪＩＪ込み） １（ｌｎｓであり、イネーブル
されたときは２６ｎｓである。ＦＬＡＧ入力端の極性は
シーケンサ内部で変更することか可能である。 （以下余白） Ｄ １’ Ｐモジコール１４：ｃＰ士ジュールと同れに
、第４０Ａ図に示すような疑似レジスタ・ロジックを備
えている。（これは割込み処理から戻るときの問題を避
けるためのものである。） テスト可能な状況信号には、次のものがある。 ＩＰＵ ３４０条件コーロー出力（ＣＯＮＤ） ：この
信号は現命令の状況を中継する。ＩＰＵ ３４０がこの
ビンから出力する特定条件はマイクロ命令でコーディン
グされる。 マイクロコート・ループ これはＶＭＥインタフェース
制御レジスタ内の状況ビットであり、診断ソフトウェア
で使用されるものである。 以下に挙げたＦＩＦＯに対するＦＩＦＯ状況信号 ブタ
・バイブ人力＃ｌ（半満杯と空）、データ・バイブ人力
＃２（半満杯と空）、データ・パイプ出力＃１（満杯）
＊、データ・パイプ出力＃２（満杯）＊、ＶＭＥデータ
人力（半満杯と空） 、ＶＭＥデータ出力（半満杯と空
）、ＧＩＰインタフェース（人力）（半満杯と空）、Ｇ
ＩＰインタフェース（出力）（満杯、半満杯と空）。＊
印の付いた信号は別ザブシスデｌ＼土の受入れＦｉｌ・
０から出されるものである。 データ・キャッシュ・メモリ・ヅイクル承認こねはデー
タ・キャッシユ・メ士りへのアクセスが許可されたこと
を示す。 マイクロコート拡張インタフェース条件コード信号・こ
れは状況をデータ転送プロセッサ・モジュールのシーケ
ンサ３１０に返却するためにいずれかの拡張インタフェ
ース１８０によって使用される。 ＤＭＡハス・エラー この状況ヒツトは、ＶＭＥパス上
のＤＭＡ転送がハス・エラー発生が原因で途中で打ち切
られたとき活動化する。このエラーが最も起こり得る原
因としては、存在しないメモリがアドレス指定された場
合がある。 書込みフラグ０と１．これらの２信号はデータ・キャッ
シュ・メモリ書込みロジックの内部状態をアクセスしや
すくする。これらは、デバッグ・モニタにある状態スレ
ーブと復元マイクロコードたりによって使用される。 保留状況、これは、割込みから戻ると籾テストされ、そ
のＩｉ’ｊ果、条ｆ′＋ （；ＪぎシャンブノＪとか割
込みサービス・ルーチンへのジャンプによってディスエ
ーブルされていても、正しく実行される。 ＩＰＵ ３４０からのＣ０ＮＤ出力は、１００ｎｓてサ
イクルするときは、シーケンサのセットアツプ時間に間
に合わない程遅れて有効化される（特に、マルチブレサ
クサによ〕て遅延されたとき）。この条イ！１をテスト
するときは、クロックを１２５ｎｓまて延長する必要か
ある。 ”ｆｏｒ １ｏｏｐｓ”は、シーケンサ内部のカウンタ
の１つを使用すると、とり入れやすくなり、ＩＰＵ３１
１０をアドレス計算から解放することができる。勿論Ｉ
Ｐ０３４０を使用しても可能であるが、サイクル時間が
長くなり、それだけ余分のオーバヘットが生しることに
なる。 条件コートは２４１マルヂブレクサ３１２を通して多重
化されて、シーケンサ３１０のＦＬＡＧ入力端に人力さ
れる。シーケンサは選択した条件コート信号の極性を内
部レジスタに格納して、それを選択する。 マーｔクロ）−′１〜レス・ハス：１１１マイクロアド
レス・ハス３１１は、２つのソースつまり、正割プログ
ラム実行時にはシーケンサ３１０から、マイクロコート
のロー１・時にはＶＭＥバスから駆動させることかでき
る。ＶＭＥハスはマイクロアドレス・ハス３１１の内容
を読み取って、シケンサ３１０かどのアドレスにあるか
を確かめることもてきる。これはシーケンサ動作と非同
期に行なわれ、主に診断で使用される。このバスの拡張
部分は３］ＩＢ線で示されているように、ホスト・イン
タフェース・ロジック１６０に結ばれている。 定数／次アドレス・フィールド これは、シーケンサ２１０に関連して上述したもとのは
全く異なる方法で使用される。ＤＴＰモジュール１２０
では、マルチウェイ分岐機能を向上するためにいくつか
の新規なロジックが使用されている。このロジック（お
よびマルチウェイ分岐でのその用法）について、以下説
明する。 マルチウェイ分岐 第３八図と第３Ｂ図に示す実施例では、マイクロコ−１
−・システムにおりるマルチウェイ分岐に新規な機能か
いくつか追加さ、ｈている。第３０図は、アドレス境界
の制約を受りることなくマルチウェイ分岐を行なうため
に本好適実施例で採用されているマイクロコート動作を
概略図で示したものである。 第３Ａ図から明らかなように、定数／次アドレス・フィ
ールド（マイクロ命令フィールドからのもの）はバッフ
ァ３１７に対して設けられただけでなく、マルチウェイ
分岐ロジック３１８に対する入力ともなる。マルチウェ
イ分岐ロジックはマイクロコート・アーキテクチャに新
規な機能をもたせる仕方でこの信号を処理することがで
きる。このマルチウェイ分岐ロジックに対する他の人力
としては、ＰＩＦ状況信号、およびシフト・コマンド（
これはシーケンサ３１０によって実行されるマルチウェ
イ分岐ステップにおい゛Ｃ１代替宛先間の増分を変える
ために使用される）かある。 Ｍ３Ｂ図は詳細図である。マイクロ命令ハス３１１から
の定数フィール１〜（１６ビツト）は分割されて］）Δ
１３Ｊ８ どハッンア３１７ に対する人力か得られる
。共通イネーブル化分は、マルチウェイ分岐操作か望ま
しいとき、これらの両方を活動化するために使用される
。（勿論、シーケンサ・バス３１５は他にも用途が多数
あるので、マルチウェイ分岐操作が必要になるのはまれ
である。）さらに、定数／次アドレス・フィールドは、
単純なジャンプ操作でもよく使用され、そのような場合
には、マルチウェイ分岐操作か必要になる。 第３０図は、マルチウェイ分岐ロジックの内部操作をさ
らに詳しく示している。条件選択／コード化ロジックに
は、各種条件および状況信号が用意されている。これは
これらの条件を選択し、コド化して、分岐で使用できる
３ビット信号を得るものである。 マルチウェイ分岐ロジックは以下で詳しく説明するよう
に、いくつかのマイクロ命令ビットで制御される。 この種のマルチウェイ分岐ロジックを干ジュル１２０の
ようなデータ転送プロセッサで使用すると、特に利Ｃル
、か得られる。その場合には、装置条件信号を選択／コ
ート化ロジック３０１Ｏに苅する条件人力として使用で
きる。そうずれは、データ転送プロセッサはかなり複雑
なインタフェースに夕・１して高度の制御を行なうこと
かてぎる。関心のある状況信号が現れると、マルチウェ
イ分岐ロジックはその条件を処理するのに相応しいルー
チンに直ちに移ることができる。マルチウェイ分岐機能
により、シーケンサは複数の装置の条件を１回のサイク
ルでテストすることかできる。つまり、ＤＴＰモジュー
ル１２０は各サイクルごとにデータ転送を行なうことが
できる。この結果、１つだけの条件コード（ＦＬＡ６）
入力端をもつシーケンサは複雑な制御を行なうこともで
きる。 本好適実施例では、選択／コート化ロジック３０１０に
対する人力には、下達するように４個のＦＩＦＯからの
状況ビットがある。しかし、他の扛々な人力構成を使用
できることも勿論である。 シフト人力はシフトとマージ・ロジックに対するもので
ある。これは、マルチウェイ分岐の宛先間のＪＣｊ分を
変えることを可能にする。 第３０図の右側はシーケンサ３１０か相対アドレス指定
機能をもつことを概略図て示したものである。この機能
をマルチウェイ分岐機能と併用すると、アｉ・レス境界
の制約を無視てきる。これはブタ転送プロセッサでは特
に利点かある。この種のプロセッサはデータ転送を小刻
みに行なえる能力か要求されるので、マルチウェイ分岐
命令を多数含めておくことが望ましい場合がある。アド
レス境界の制約がなくなったのて、この種の命令を大量
に使用できる。 本好適実施例ては、プログラム・カウンタがジャンプ宛
先に対する人力として使用されている。 これは、従来の多数のマルチウェイ分岐では、宛先ヘー
ス・アドレスを別のソースから得ていたものと認なるも
のである。 書込み制御記憶機構（ＷＣ５） ３２０ＷＣ５はマイク
ロコートＳＩＬモジュールを用いて構成されている。こ
れらは８バｘ３２ ビット・メモリてあり、マイクロコ
ートと診断機能をロートするための直列走査パイプライ
ン・レジスタをイメＩ“１λている。このモジュールは
２種類のものか使用される。レジスタ格納出力と非レジ
スタ格納出力である。ＩＰＵ ３４０とシーケンサ３１
０は独自の内部バイブライン・レジスタをもっているの
て、非しジスタ格納版を使用する。 ＷＣＳインタフェース・レジスタ３２２と３２３は制御
プロセッサ・モジュールの個所で」二連したＷＣＳイン
タフェース・レジスタ２２３ と２２２と同じ働ぎをす
る。 ＤＭＡコントローラ ＤＴＰモジュール１２０の重要な機能は、ＶＭＥインタ
フェース１６０と、場合によつＣは、１つまたは２つ以
上の他のインタフェースにある１つまたは２つ以上のＤ
ＭＡコントローラを制御することである。この機能は、
それぞれのインタフェースと共に、以下で詳しく説明す
る予定である。 モート・レジスタ３０３は、使用頻度か低く、マイクロ
コ−１〜 ヒンＩ〜を専用さセるたりの理由かない制御
信号のイ１１°ｌを保持するものである。モート・ビッ
トには、読取り保持レジスタを通る流れとレジスタ制御
、書込み保持レジスタを通る流れとレジスタ制御、マイ
クロコート拡張インタフニスにおいて割込み承認信号を
駆動する外部割込み承認信号、ＧＩＰ割込み要求、保持
レジスタに対するループバック・モー１−１２個の１．
ＥＤ制御イ３号がある。 ＴＤハス・デコード このロジック（これはデコーダ３６０の最も重要な機能
の１つである）は、マイクロコードＴＤソスをデコート
化し、ＴＤババス２２を駆動できる装置の出力イネーブ
ルをその結果に応して制御する。 また、このロジックはＴＤ宛先フィールド（クロック発
生機構２５０からの書込みゲート信号で修飾されている
）もデコート化して、スロープと書込みイネーブル信号
を発生する。ＴＤババス２２上のポートの大部分は読み
書ぎかできるので、ＩＰｌｌ上の疑似レジスタは不要で
ある。 ＴＤハス・ソースおＪ：び宛先に２了り得るものとして
ｌ；Ｉ：、 ＩＰＵ ３４０、ＶＭＥイ：／ 夕’：ｌ
／ 工２ ・メ−”Ｃ： ’）、二１マント・メモリ、
データ・キャッシュ・メ干り保持レジスタ５６０Ｂ、モ
ート・レジスタ（８ビツト）、シーケンヅ・データ・ボ
ート＊＊、定数／次アドレス・フィールド（ソースのみ
）Φ＊、ＶＭＩ：ブタＦＩＦＯ、データ・バイブ１、デ
ータ・バイブ２、ＧＩＰ ＦＩＦＯ＊＊、割込みベクト
ル・レジスタ（８ビツト）、ＤＭＡ制御レジスタ、ＤＭ
Ａコントローラアドレス・カウンタ＊、ＤＭＡコントロ
ーラー語カウンタ申がある。＊印の付いたソースはＤＭ
Ａコン１−ローラ命令によってデコートされる。通路の
ＴＤババス御フィールドの一部としてはデコートされな
い。峙印の付いたソースは、下位１６ビツトだけを駆動
する。これらの１つが選択されると、符号／ゼロ拡張Ｐ
ＡＬ２］６も活動化されるので、データは３２ビツトの
バス幅まで符号またはゼロで拡張される。 １つのソースと１つの宛先だけが選択可能であるので、
これらは異なフていなりればならない。 ＩＰｌｌ ３４０へのデータ転送はＩＰＩＩ ３４０の
命令フィールドの制御を受りて行なわれるので、データ
が別の宛先にロートされているのど並行してデータをＴ
Ｄババス２２から取り出ずことかてきる。 クロック発生機構 上述したように、クロック発生機構２５０は、ブタ転送
プロセッサ・モジュール１２０全体を通して使用される
基本クロック信号を発生ずる。 デバッグ・ハードウェア データ転送プロセッサ・モジュール＋２０に含まれるデ
バッグ・ハードウェアの大部分はいくつかの個所で前述
した。これらをここで要約して示すと、次の通りである
。マイクロアドレス・バス３１１ （読み取りと書込
みの両方）のホスト制御、ポストによるＷＯ８のローデ
ィングと読み戻し、ＤＰＴのアテンションを得るための
ＶＭＥ生成割込み、ハードウェアによる中断点サポート
（中断点は数に制限されずに、いつでも設定可能）、ク
ロ・ロジック（これにより、ユーザ・タスクはモ・タス
クを１ステップ進めないで１ステップ進むことかできる
）、ずへてのレジスタか読み、１：ン＼であること、マ
イクロロー１〜を１スデツプ進めるためのハードウェア
によるクロック１ｂり御、ずへＣの割込みが選択的に割
込み可能または割込み禁止できること、重要なロジック
ｉｆｆの内部状態に対するアクセス（これにより、 Ｄ
ＴＰモジュールのハトウェア状態を完全に格納し、復元
することができる）などである。 マイクロコート語の形式 マイクロコート語の形式の概要を示したのか第３Ｃ図で
あり、次のように定義されている。 ＊印の付いた項目は直接にＷＯ２から取り出されて、こ
れらが制御する装置内部でバイブライン化される。 使用可能なマイクロコート・ビットの総数は９６ビツト
である。これらのビットは大部分か使用されるが、その
いくつかは予備として以下のフィルトから除かれている
。 ＩＰＩＩ演算コート（３２）＊ ： コノ７ イール
ｌ’はＩＰＬＩ３４０整数プロセッサのデータ経路と算
術または論理ｒｉｌｉ Ｔ、’、ｔイー制御−→−る。 フＣ−ルＩ・内のヒラ［・の割振りはコート化されてい
るか、詳細はＷｅｉｔｅｋデータ資料に記載されている
。ずへての命令は下位２４ビツトかコート化されており
、」−位８ピッ１−はデータをＴＰＵ ３４０のレジス
タ・ファイルに転送するときだけ使用される。 シーケンサ演算コート（７）＊ このフィールドはＡ
ＤＳＰ １４０１ による吹のアドレス生成を制御する
。 命令セットはデータ資判に記載されている。 定数７次フィールド（１６）申 このフィールドは主に
アドレス情報をシーケンサに与えるために使用されるが
、１６ビツト定数値をデータ・バス上に送出するために
も使用できる。その場合は、これはこのバス上のレジス
タのいずれかにロードすることが可能である。 マルチウェイ分岐選択（２）＊・このフィールドはマル
チウェイ分岐操作時にＦＩＦＯ状況信号のどちらのセッ
トを使用するかを選択する。選択できるものには、ＶＭ
Ｆ人力ＦＩＦＯ１ＧＩＰ人力ＦＩＦＯ、データ・バイブ
１人力ＦＩＦＯ、データ・バイブ２人力ＦＩＦＯ１かあ
る。 マルチウエイ・シフト制御（２） これはマルチウ
ェイ分岐状況情報かビット位ｆＶ； ０、ヒ・ン１〜位
置１、ビット位置２から挿入されること、あるいは全く
挿入されないことを選択する。シフ１〜要因は多様化さ
れているので、マルチウェイ分岐内の各人口点をそれぞ
れ、１．２または４命令の長さにすることができる。 マルチウェイ分岐転送イネーブル（１） このヒラ
１−はキャッシュ・メモリ・アクセス許可４３号をＦＩ
ＦＯ状況と結合するのを可能にしたり、禁止したりする
ものである。このビットが使用されないときは、マルチ
ウェイ分岐は４ウエイであり、使用されるときは、８ウ
エイである。 サイクル長さ（２）：このフィールドは選択された命令
とデータ経路に合ったサイクル長さを選択する。 データ・キャッシュ・アクセス（Ｉ）＊ このビット
は、データ・キャッシュ・メモリへのアクセスがデータ
転送プロセッセ・干ジュール１２０によつて要求される
と活動化する。 データ・キＡ・ンシＪ）ｊｔ込みイネーブル（１）：こ
のヒラｌ〜はデータ・キャッシュ・メモリへのアクセス
か許可されると、データ・キャッシュ・メモリて書込み
サイクルを発生させる。 データ・キャッシュ書込みオール（１）：このビットは
通餡の書込みイネーブル・ゲート操作を無効にして、デ
ータ・キャッシュ・メモリ内の語の選択的更新を可能に
し、すべての語が書き込まれるようにする。これは、ア
クセスが許可されたときたけ、データ・キャッシュ・メ
モリ書込みサイクルを発生させる。これはメモリ・ブロ
ックを定数値にセットするときに便利である。 条件ロー１へ選択（５）・このフィールドは条件付き命
令の実行時にシーケンサにテストさせる以下に挙げた条
件コートの１つを選択する。つまり、ＩＰＵ ３４０条
件コート出力、マイクロコード・ルブ、ゼ）込みフラグ
（２項目）、データ・バイブ人力ＦＩＦＯ＃ｌ （半（
１′ｌＪ杯と空）、データ・バイブ入力＋＋ｒｒｏ＃Ｎ
半満杯と空）、データ・バイブ出力ＦＩＦ。 ＃１（満杯）、データ・バイブ出力）・１１・Ｏ＃２（
τ１ン１イイ・）ＶＭＥデーデー力ＦＩＦＯ（半満杯と
ｇ；；） 、 ＶＭＩ・データ出力ＦＩＦＯ（半満杯と
空）、ＧＩＰインタフェース（人力）（半満杯と空）、
ＧＩ１１インタフェース（出力）（半満杯と空）、デー
タ・キャッシコ・メ干す・サイクル承認、マイクロコー
ド拡張インタフェース条件コート・インタフェース、Ｄ
ＭＡバス・エラー、保留状況である。 保留状況（１） このビットは通常はシーケンサ２
１０内のＦＬ八へレジスタの状態に従う疑似状況レジス
タの更新を禁止する。通常、この疑似ビットは内部レジ
スタの状態に従うが、割込みサービスの実行中は、更新
されるのを禁止される。これにより、ＦＬ八へレジスタ
は割込みルーチンから出たとき正しく復元される。 ＴＤババスソース（４） 、このフィールドはＴＤハ
スを駆動させる以下に挙げたレジスタ、バッファ、また
は装置の中から１つを選択する。つまり、ＩＰＵ ３４
０、コマンド・メモリ、ＶＭＩミインタフェース・メモ
リ、データ・キャッシュ・メモリ保持レシスタ、（−−
−１：・レジスタ、シーケンシ データ・ボー１−１定
数／次アドレス・フィール１〜、シーケンシ・データ・
ボート、定数／次ア１−レス・フィール１〜、ＶＭＥデ
ーデーｌｌ・０データ・ボート、データ・バイブ２、Ｇ
ＩＰ ＦＩＦＯ１割込みヘク）・ル・レジスタ（８ヒ゛
・ント）、ＤＭ八副制御レジスタＤＭＡコントローラー
アドレス・カウンタまたはＤＭＡコントローラー詔カウ
ンタである。 ＴＤハス宛先（４） このフィールドけ以下に挙げた
レジスタ、バッファまたは装置の１つをＴＤババス上デ
ータの宛先として選択する。つまり、コマン）〜・メ干
り、ＶＭＥＭンタフェース・メモリ、データ・キャッシ
ュ・メモリ保持レジスタ、モート・レジスタ、シーケン
シ・データ・ボート、定数／次アＩ〜レス・フィールド
、シーケンサ・データ・ボート、ＶＭＥデーデーＩＦＯ
データ・バイブ１、ブタ・バイブ２、ＧＩＰ ＦＩＦＯ
１割込みベクトル・レジスタ（８ピツＩ・） 、ＤＭ八
副制御レジスタＤＭＡコントローラーチー〜レス・カウ
ンタ、ＤＭＡコントロラー語カウンタである。 ＋１）Ｕ：１４０か上に挙げたものの中に含ｉ ；１１
． ’（い）３Ｃいのは、これはＴＤハス」二のデータ
ないっても［取得］てきるからである。この機（１［は
Ｉ Ｐ １１命令フイルトによって制御される。 アドレス・レジスタ制御（２） これらの制御ヒツ
トの一方はア］・レス・レジスタのローデイングを可能
にし、他方のビットはレジスタの読み戻しを可能にして
、診断とデバッグ・モニタで使用てきるようにする。 中断点（１） （”÷デバッグ専用＊＊）、命令に中
断点を設けるためにデバッグ・モニタによって設定され
る。この結果、命令の実行中に割込みか起こると、その
命令の実行を終えたあと制御権かデバッグ・チエり・マ
イクロコートに渡される。 クロー（１） ｆ季４デバッグ専用中＊）：ユーザ・タ
スクを１ステツプ進めるときクロー・ロジックを始動す
るために設定される。この結果、次の命令の実行中に割
込みが起こると、ユーザ・タスクのある命令が実行され
たあとで制御権かデバッグ・モニタ・マイクロコートに
移される。これにより、ユーザ タスクはクロックを物
１Ｍ１的にオン、オフに切り４・４・λなくても１スデ
ップ進むことかでとる。 割込みＣＰ （２） これは制御プロセッサ・モシュ
ルに３レベルのうちのルヘルて割込みを引き起すもので
ある。これらのレベルは次のように割り振られている。 つまり、ホストから新しいコマンド受信、データ転送終
了、データ・キャッシュ・メモリへのアクセス権解放で
ある。 セロまたは符号拡張（１）、このビットは１６ビツト幅
レジスタまたは装置が読み取られるときたけ効力をもつ
。その場合には、データをゼロで拡張するか（ビット１
６−３１がゼロにセット）、符号で拡張するか（ビット
１６−３１がビット１５と同しにセラ１〜）か選択され
る。 ＤＭＡコントローラ命令（３） このフィールドは
ＤＭＡコントローラに対する命令を制御する。命令には
、内部レジスタの読み書き、レジスタの再初期設定、ア
］〜レスを増分＜６Ａ分）または語カウンタを減分する
通常のＤＭＡ動作を扱うものがある。 マイクロツー１−拡弓長ハス マクロコート拡張ハスは」、（木マイクＸ］ロー１〜サ
ーヒスをオフボートて１広張するものである。これは、
拡張周辺ホード上のある種のインタフェースを制御した
り、周辺ボート全体を制御したり１−るために使用てき
る。これらの使い方の代表例として、大容量メモリ・カ
ー１〜やネットワーク・インタフェース・カートとのイ
ンタフェースとなることである。 拡張バス・インタフェースは電気的および機械的にＧＩ
Ｐ上の拡張インタフェースと同しであるので、これらは
どの共通拡張カートでも共用することができる。 拡張コネクタは９６ウエイＤＩＮコネクタであり、そこ
に現れる信号には、次のものがある。３ビツト・スライ
ス・クロック［注１］、バイブライン・レジスタ・クロ
ック［１］、マイクロアドレス・バス３１１Ｂ（１５ビ
ット）［２］、ＴＤババス２２（３２ビツト）［３］、
リセット、ＷＣ５出力制御、バイブライン・レジスタ出
力制御イネーブル、ＷＣ５’ｉ！ｉ込みイネーブル３２
４、バーｒブライン レジスタ モ１〜制御、直列クロ
ック、直列データ・イン、直列データ・アラ１−（マイ
クロコートのローディングで使用）、外１３１Ｓ割込み
［４コ、割込み承認、条件コート［４］。信号は上で注
記したものを除きずへてＴＴＬレヘレベある。つまり、
［１］これらの信号は差分ＥＣＩ、レベルにある。［２
コこれらの信号は信号コート化ＥＣＬレベルにある。［
３］このバスは３２ピツ）〜幅であるか、目的によフて
は、２個の１６ビツ１−・バス、つまり、−次データ・
バスと二次データ・バスとみなすことができる。 ［４］これらの信号はオーブンしているコレクタ・バッ
ファによって駆動される。 ある種のｌｉｔ：Ｌ信号をこのインタフェースで使用す
ると、ボード間のクロック・スキュー効果を最小にする
ので好都合である。 数値プロセッサ・モジュール１３０ 本好適実施例では、数値プロセッサ・モジュール＋３０
は浮動小数点プロセッサである。従って、このモジ；ｌ
、−ル１３０は浮動小数点プロセッサ・モジ−７−ル（
ま／こはｒＦＰ干ジュールＪ）と３１１干はれることか
ある。しかし、このＳヒシ−ｒ−ルは他のラータ型（デ
ータ・タイプ）用に、例λは、複素数算術演算モジュー
ルとして、あるいは広幅整数演算用モジュールどして構
成することも可能である。このモジュールが広い意味て
数値プロセッサ・モジュール１３０とも呼ばれるのはこ
のためである。 本好適実施例ては、浮動小数点プロセッサ・モジュール
１３０は浮動小数点プロセッサとキャッシュ・メモリ間
のデータ転送を統御する制御／インタフェース・ロジッ
クと非常に密に結合されている。この制御／インタフェ
ース・ロジックは制御プロセッサのマイクロコート・ク
ロックによってクロックがとられるので、制御プロセッ
サのマイクロ命令の拡張部分で制御するのか好ましい。 本好適実施例では、浮動小数点プロセッサ・干シュル１
３０と制御／インタフェース・ロジック（ＣＰ拡張ロジ
ック）は主基本ポート（ここには、キャッシュ・メ干り
１４０と制御プロセッサ・モシュル１１０の主要部分か
置かれている）に差し込まねる別個のジブポー１〜上に
一部に搭載されている。 追加モジュール１３０か使用される場合は、その各々に
は制御／インタフェース・ロジックの一部が置かれるこ
とになる。 本実施例のアプリケーションでは、この制御／インタフ
ェース・ロジックは制御プロセッサ・モジュール１１０
の拡張と見られているが、この制御／インタフェース、
・ロジックかモジュール１１０の部であるか否かに関係
なく、本アプリケーションでは、このロジックのタイミ
ングと制御特性に関して重要な新規事項がいくつかとり
入れられている。 本好適実施例では、３２ビツト・データ構造が使用され
ている。各浮動小数点数は３２ピツトで表されるので、
３２ビット単位は浮動小数点数（または「Ｆ語」）とも
呼ばれる。本好適実施例では、数の形式は小数部が２４
ビツト、指数部が８ビツトになっている。これは選択的
にＩＥｌｉＥ形式にすることも、ＤＥＣ形式にすること
も可能である。 ７ｆ動小数点ブロセッヅ・千ジュール１′１０の内部動
作につい”Ｃ１まず説明する。そのあと−（、制御フロ
セ・ンサ・モジュール１１０およびキャンシュ・メモリ
１４０とのインタフェースの機能につい−ｃＨしく説明
する。 第４Ａ図から第４Ｄ図までは、数値処理モジュール＋３
０の主要部分を示したものである。本好適実施例では、
第４八図は制御プロセッサ・モジュール＋３０とのイン
タフェースとなるために使用されるインタフェース・ロ
ジック４１０の概略図である。 第４Ｂ図はモジュール１３０内のデータ通路の主要部分
の一部を示している。第４Ｃ図はマイクロコートのアク
セスとデコート化のとき本好適実施例で使用されるロジ
ックを示している。第４Ｄ図は本好適実施例で浮動小数
点モジュールに使用されるマイクロ命令形式を示してい
る。 実際の数値計算が高速で行なわれる浮動小数点算術演算
機構について最初に説明する。そのあと、ＦＰモジュー
ル１３０と低速モジュール間のクロック境界をまたいで
データ転送か行なわれる２重ハンファリンク繰作Ｖつい
て説明する。次に、ブタ転ｉＸの追加段（その大部分は
ＣＰモジュール＋１０の拡張部分によって制御される）
について説明する。最後に、算術演算機構を統御するプ
ログラムについて説明する。 浮動小数、ｒハ算術演算機構（ＦＰＩＩ）本好適実施例
の浮動小数点算術演算機構は非箔に単純化されており、
高速て動作する。この通路には、浮動小数点乗算機構、
浮動小数点ＡＬＵ （算術および論理演算機構）、高
速多重ボート・レジスタ・ファイルか含まれ、これらは
すべて高速で単純化されたシーケンサによって制御され
る。さらに、スクラッチパッド・メモリが内部データ通
路と密結合されて、参照テーブルを保存し、ヒストグラ
ム記憶またはデータ・スタックとして動作する。 ２レベル・データ通路のトポロジは第１６図に分かりや
すいように示されている。低レベル・ブタ通路とその構
成要素は浮動小数点算術演算機構（ＦＬＩＩ） と呼は
れるものである。ＦＰＵは、高速レジスタ・フへ−メル
ト４／ｌＯ１八ｉ’ＬＩ ４５０、スクランヂバン１〜
・メモリ１６１０、局所ハス４３１．４３２．４３３．
４３４から構成されている。 算術計算機構４４０と４５０ 浮動小数点ブロセッザ・モジュール１３０て使用される
浮動小数点乗算機構には浮動小数点乗算機構ＦＭＰＹＩ
４４０と浮動小数点算術論理演算機構（ＦＡＬＵ）
４５０がある。両方とも、内部アーキテクチャは非常に
よく似ている。唯一の違いはデータの扱い方であり（演
算操作が異なることを別として） 、ＦＡＬＵに累積演
算のための余分のフィードバック通路が設けられている
ことである。 本好適実施例では、Ｂｉｐｏｌａｒ Ｉｎｔｅｇｒａｔ
ｅｄ Ｔｅｃｈｎｏｌｏｇｉｅｓ （ＢＩＴ）社提供の
集積回路（浮動小数点チップ・セットとレジスタ・ファ
イル）か次のように使用されている。ＢＩＴの部品番号
どこれらに準じるアナログ装置番号は、乗算機構４４０
：８２１１０または八ＤＳＰ７］１０． ＡＬＩＩ
４５０：Ｂ２］２０ まノこは八ＤＳＰ７１２０゜
レジスター ７ ｙ −１’ ル４３０：［１２２１０
ま／ごは八ＤＳＰ７２１０’ｔ’ある。乗算機構４４０
とＡＬＩＩ ４５０おＪ：ひ晶速しシスり・ファイルは
、実際には、ＥＣＬケーｌ−を内部に使用している。し
かし、こＪｌらのインタフェースと電源はｒＴｌ、であ
る。これらの算術演算チップは完全な６４ヒツト・デー
タ通路を内部にもち、外部に３２ビン１−・インタフェ
ースをもっている。従って、こわらのデツプは高速６４
ピッ］−演算を行なう能力をもち、必要に応して多重化
データ転送を利用する。 ＦＭＰＹ ４４０とＦＡＩ、＋１４５０はそれぞれ、オ
ペランド用の２個の３２ピツ］・幅入力ボートＸとＹ（
それぞれ局所オペラン］・・バス４３１ と４３２に結
ばれている）と、結実用の３２ヒツト幅両方向ボートＴ
（局所結果ハス４３３に結ばれている）を備えている。 計算機構の人力ボートの各々はラッチとマルチプレクサ
を備え、出力ボートはマルチプレクサを備えているのて
、６４ピッ１〜幅の数を出し入れして転送できるように
なっている。 ２割算機構の結実用ボートは並列に接続されている（結
実用ハス４３３に、従って、レジスタ・ファイルの書込
みボート４３０Ｄに）。これにより、計痺機構はタ１部
ママルブＩノクヅを使用したり、ブタをレジスタ・ファ
イルあてに送ったりしなくても、データを交換し合うこ
とかできる。これは、例えば、積の和を求める計算を行
なうとき便利である。また、この機能を利用すると、ス
クラッチパッド・メモリ１６１０どの間で高速にデータ
をやりとりすることができる。しかし、この構成には、
ＦＭｌ’Ｙ ４４０とＦＡＬＬＩ ４５０の両方を同時
に活動化できないという制約かある（たたし、積の和を
求める演算は除く）。これは出力ボートか一緒に結合さ
れているからである。これらのボートを別々にしたとし
ても、両方の装置はレジスタ・ファイル４３０からの同
しデータ通路を共用するので、入力端に問題か起こるこ
とになる。 実際に使用される算術演算機構は人出力ボートを柔軟に
構成できるので、これらのボートをレジスタしたり、透
過にしたりできる。しかし、本好適実施例では、この機
能は使用されていない。ホトはすべてレジスタされる。 両計算機構の内部データ通路と機能４Ｌ位はずへて６４
ビット幅てあリ、ｌ１ｌ−１（冒迂（ｓｐ）と倍精度（
ＤＰ）のとららの（ｉ！ｉ算す行なうことかできる。 ［・ＭｌｌＹ４４０ての機能単位６１４個の算術演算命
令をヅボートしている。最小ザイクル時間（ナノ秒単位
）はどちらの精度の場合も、次の通りである。 見抗壓 條抗瓜 乗算 １１０ ５９除算
２００ ３００平方根 ３００
８００バス ４０５０ 整数乗算 ４５ ＦＡＬＵ ４５０での機能単位は浮動小数点命令、整数
命令、変換命令といったように幅広くザボートシている
。詳細については、メーカのデータ資料に記載されてい
る。ずへての浮動小数点命令（単精度と倍精度）は最小
実行サイクル時間は２５ｎｓであり、整数演算はすへて
＋２ｎｓ 、変換はすべて２５ｎｓで行なわれる。 最もよく使用される命令には、次のものがある。 浮動小数点 加算と減算（符号イ」きまたは絶対イ１１
冒、絶対イ［ｌ′！、否）［、スケール、マー ン、！
［規化、比較。 変換： ５１１−＞ピッＩ・整数、符−号イ」きまた（
Ｊ符号なし。ＳＰ−＞ｌｉ４ヒッ）・整数、符号イ」き
または？）号ｔｔ シ。ＳＰ ＜−３２ピツ１〜整数、
符号付きまたは符−じなし。ＳＰ ＜−６４ビツト整数
、符号イ」きまたは符号なし。ＤＰ−＞３２ビツト整数
、符号ｆ寸ぎまたは符号ナシ。ＤＩ’ −＞８４ビット
整数、符号付きまたは符号なし。ＤＰ ＜−３２ビツト
整数、符号付剖または７Ｔ号ｔｔ Ｌ。ＤＰ ＜−５４
ヒツト整数、符号付きまたは符号なし。ＳＰ−＞ＤＰ、
ＤＰ −＞ＳＰ０整数：加算（０，ｌ、桁上げ）、 減
算（０，１，桁下げ）、 最大値（符号付きまたは符号
なし）、 最小値（符号付きまたは符号なし）、論理、
シフト（論理または算術）、回転、ビット反転。 （以下余白） スクラソチパノ［・ メ干り１６１０ 第１６し１に示すように、スクラッヂバット・メモリ１
６１０はそのアＦ ＋ノス・カウンタ１６１１と共に、
ホー。 実用バス４３３につながっている。計算機構４４０と４
５０は両方向ボー１〜でこのバスにつなかっているので
、マルチプレクサ４４０、Ａ１．Ｕ ４５０、またはレ
ジスタ・ファイル４３０によってデータを直接にこのメ
モリから読み取ることができる。 アドレス・カウンタ１６１１を通して、いくつかのアク
セス・モートてこのメモリがアクセスできるようになっ
ている。２個のモード・ビットに応じて、アドレス・カ
ウンタは（読取りまたは書込みアクセスか行なわれるつ
と）アドレスを増分し、アドレスを減分し、アドレスを
保持し、あるいはアドレスを指定できるようにする。（
例えば、ア１’レス増分と減分をいく通りかに組み合わ
せて、スタックどして動作させることも可能である。）
カウンタ１６１１のアト１ノス生成機能を利用すると、
ある条件のときに、メモリ１６１０を１サイクル１回の
書込みの割合て機能させることかできる。 このメモリをスタックどして動イ１ざυると、干述した
Ｊ：うに、コンパイラでスカシ・プログラミングすると
き特に好都合である。 ヒストグラム・アルゴリズムを実行さ一υるときは、以
前のサブ１−一タル（追跡中のパラメータの）を結実用
バス４３３土に読み出すことかできる。この種の操作の
１つの簡単な例では、メ干り１６］０は結実用バス４３
３のデータ・ソースとして指定され、マルチプレクサ４
４０が稼動中に、八ＬＩＩ４５０はコマンドを受けてオ
ペランド値を結実用バスから読み取るようになっている
。マルチプレクサ４４０が終了すると、その結果を結実
用バス４３３上に送り出し、糺υはその値を２番目のオ
ペランドとして読み込む。そのあと、ＡＬＩＩはその和
を結実用バス４３３に送り出し、その間にメモリ＋６１
０はコマンドを受けてその結果を書き出す。（その間に
、追加のオペランドをマルチプレクサ＋１４０にロトす
ることが可能である。） このテーブルがあると、データ依存パラメータをそこに
置いておくことかできるので非常に便利である。こねは
超関数を訓算するときに４・シに便利である。 高速レジスタ・ファイル４３０ レジスタ・ファイル４３０はデータ・キャッシュ・メモ
リ１４０との主インタフェースとなるものである。レジ
スタ・ファイルの一方のバンクはＣＰモジュール１１０
と部分的に同期して稼動して、局所転送ハス４２２（両
方向ボー１．４３０Ａに結ばれている（第１６図））を
通してＦＰ保持レジスタ４２０ とのインタフェースと
なる。他方のバンクはＦＰモジュールと完全に同期して
稼動し、オペランド用バス４３１．４３２（読取りボー
ト４３０Ｂと４３０Ｃ） 、結実用バス４３３（読取り
ボート４３０Ｄ）、およびループバック接続４３４（書
込みボート４３０Ｅ） とのインタフェースとなる。 第４Ｂ図はモジュール＋３０内のデータ通路の主要部分
を示している。主キャッシュ・ハス１４４（これは２５
６ビツト幅である）は直列の４個のＦＰ保持レジスタ４
２０と結はれている。（これらの保持レジスタは実際に
は対になっており、読取りレジスタは書込みレジスタと
並列１ζ／、（つている。従−〕で、保持レジスタ４２
０は８個あり、各々か６１ヒツト幅であるので、両方向
２５６ヒツＩ・・インタフェースになっている。）これ
らの８保持レジスタ４２０には別々のイネーブル信号か
人力される。従って、このバンク側のレジスタにより、
２５５ ビット幅のキャッシュ・ハス】４４を多重化し
て６４ヒツト幅の高速レジスタ・ファイル４３０に送り
込むことができる。 この多重化が行なわれるのは、主にコストが理由である
。高速レジスタ・ファイル４３Ｇは非常に高価なチップ
である。これらの個数か４４ｇになると、システムのコ
ストか大幅に高くなることになる。さらに、第３８８図
から明らかなＪ：うに、これらの機構の検証は非常に重
要であり（ビン数か非常に多いので）これらのパッケー
ジを４個て１１ ＜１６個使用すると、必要とするポー
ト面積が著しく増大することになる。 実際にはレジスタ４３０は４（ＩＭであり、２個たりて
はない。物理的に公庫１したチップの各々は１６ヒツト
幅であるので、これらを４個並列で使用すると、６４ヒ
ツト・インタフェースで局所転送ハス４２２ どホ吉ふ
ことかてぎる（このインタフェースは２Ｆ詔幅であるこ
とに７主意されたい）。 本好適実施例では、レジスタ・ファイル４３０は１８ヒ
ツト幅ｘ６４記憶位置奥行の５ボート装置から作られて
いる。従って、６４ビツト側インタフエースで局所転送
バス４２２と結ふためには、４個の装置を並列で使用す
る必要がある。（説明を分かりやすくするために、第４
Ｂ図には、３２ヒツト幅ファイルが２個あるものとして
レジスタ・ファイルが示されている。これにより、下達
する語アドレス奇数／偶数の状況構造が分かりやすくな
る。また同様に、第１６図には、レジスタ・ファイル４
３０が１個のファイルとして示されている。）本好適実
施例では、これらの装置は実際には１）１１社提供のＢ
２２１０から作られている。 レジスタ・ファイルは２５６ビツト幅にして、キャッシ
ュ・バスと直接にインタフェースで結ぶのか理想的であ
るか、そうすると、付加ハードウェア費用か大幅に増加
することになる。木実ＬＡ！ｉ例−〇採用した代替方法
では、ＦＰ保持レしスク４２０（関連制御ロジックと共
に）を使用して、キャンシ；トハス１４４との２５６ビ
ツト・インタフェースを多重化して６１１ピツ）〜幅ポ
ート４３〇八に結／ｖでいる。多重化とデータ経路指定
は、第４八図と第１Ｂ図にその概要が示されている転送
ロジックによって制御される。これについては、詳しく
下達する。 これらのファイル間の接続は次のようにするのが好まし
い。（ボートは第１６図に個々に名前か（＝ｊけられて
いる。） これらのファイル４３０の各々は両方向インタフェース
４３０八をもっており、これは線４２２を通してレジス
タ４２０に結ばれている。 レジスタ・ファイル４３０の各々は２つの透過ブタ出力
端をもっている。これらの出力端は個別的にイネーブル
させることができるので、レジスタ・ファイル４３０内
からの異なる語を表すことかできる。これらの出力４３
０Ｂと４３００は局所オペラン１〜・バス４３１ と４
３２を駆動さ′υる。 １ノシスタ・ファイル４３０の各々は第３局所ブタ・ハ
ス４３３に結はれた人カポ−１−４３０Ｄをもっており
、これは結実用バスと呼ぶことにする。この結実用バス
は計算機構４４０と４５０の出力側に結ばれている。 レジスタ・ファイル４３０の各々はもう１つ人カポ−１
−４３０Ｅをもっているか、これは第１オペランド・バ
ス４３１ につながるループバック接続によって読取り
ボート４３０Ｂと結ばれている。この書込みボートはそ
のアドレスを「結果」書込みボート４３０Ｄから受は取
る。これにより、Δ１１１４５０またはマルチプレクサ
４４０を通らなくてもデータをあるレジスタ・ファイル
のアドレスから別のアドレスにコピーてきるので、２サ
イクルの遅れが節約されることになる。このことは、計
算機構４４０と４５０を使用しなくても、従ってこれら
の機構で起こる遅れなしで、データを望み通りに並べ替
えてやりとりできることを意味する。この機能はサブル
ーチンを扱うとき使用すると、特に利点が得られる。 従フて、５ボー１〜・レジスタ ファーｒルＣＨＩ ｉ
：１２つの読取りボートＤとＥ、２つの書込みホードＢ
とＣ１および１つの両方向ボー１〜Ａをもっている。読
取りボーｌ−からはオペランドかＦＭＰＹ １１４０と
ＦへＬＵ ４５０に送られ、その結果か書込みボート１
１３００ （必要ならば、書込みボート４３０１ｉ）を
用いて書き戻される。レジスタ・ファイルはＦ語を１２
８語まで保管できる。 書込みボート４３０Ｄと４３０Ｅ （および両方向ボー
ｉ・４３０Ｅの書込み部分）に対するデータ、アドレス
および書込みイネーブルはレジスタ・ファイル４３０の
内部に記録される。内部書込みパルスは自動的に発生す
る。 ２つの読取りボートはそれぞれのデータ通路をレジスタ
またはラッチすることかでき（共に同じであることが必
要）、それぞれのアドレスをレジスタまたはラッチする
ことができる。浮動小数点プロセッサ・モジュール１３
０で使用されている構成では、アドレスがマイクロコー
トから直接に駆動されたとぎアドレスをレジスタし、デ
ータ・うッチを透過にイｈ（持する。Ｊ：うになってい
る。データはＦＭ１’Ｙ ４［１どＦΔｍ＋１４５０の
内部にレジスタされる。 レジスタ・ファイルは、読取りと書込みアドレスか同じ
であるとぎは、「ライト・スルー」千トで動作させるこ
とかてきる。このモートにあるときは、’４ｆ込まれた
データは同しサイクルで読取りボー１〜に現れるか、通
路読取り操作より約１０ｎｓ遅れて現れる。これは、再
帰たはスカラ計算で使用すると便利であり、その場合に
は、パイプライン段数が減少するという利点か得られる
。 読取りボート４３０Ｂ、読取リポート４３０Ｃ１および
書込みボー１〜４３０Ｄに対する個々のアドレスはＦＰ
マイクロコートのフィールドから与えられる。これによ
り、バイブライン処理の制約の枠内でｒｌ −ｒ２０Ｐ
ｒａ型の計算を行なうことができる。 ２重バッファリング 高度の多重ボート高速レジスタ・ファイル４３０は、制
御プロセッサ・千ジュールｌｌＯと浮動小数点プロセッ
サ・モジュール１３（ｌとをクリーンなインタフェース
で結ぶ上で不可欠な要素である。このレジスタ・ファイ
ルの７トレス空間は２重バッファとして働くように区画
化されている。との］１，１点においても、このレジス
タ・フ）・イルの一方のバンクは制御プロセッサ・モジ
ュールとほぼ同期して稼動し、他方のバンクは浮動小数
パフプロセッサ・モジュールと完全に同期して稼動する
。（ＣＰモジュールとほぼ同期して行なわれる操作につ
いては、下達する。この準同期操作は過温的クロック領
域を提供するものと考えることができるか、高バント幅
インタフェースを得るときに役に立つものである。） ２バンクの割当てはハントシェイキング・ロジックの制
御を受けて、同期点で入れ替えられる。 従って、このクロック境界の配置により、境界の方の側
を他方の側に影響しないで変更することが可能である。 このクリーンなインタフェースを通して、より高速でよ
り集積化された浮動小数点デツプ・セットに移行できる
ので、浮動小数点機構に独立性をもたせることがてきる
。（ハントシェイギング・
【Ｊシンタの機ｆｉｔごとｆ
史い方については、（、Ｐ干シコ−ルと「１）モジコー
ルとのやりとりか説明されている個所で第２２図を参照
して、ざらに前しく説明する予定である。） 従って、レジスタ・ファイル４３０は通常にブタと結果
をやりとりするときは、２重にバッファリングされる。 しかし、第１８図と第１９図に示すような従来システム
ては、この２重バッファリングに柔軟性かない。従って
、制御プロセッサ・モジュール１１０と浮動小数点ブロ
セツザ・モジュール１３０は共に、レジスタ・ファイル
４３０のどちらかのバンクにあるアドレスのどれでもア
クセスができる。アドレスか反対側のバンクからロック
アウトされないということは、以下の説明で明らかにさ
れるように、非常に利点がある。 ハードウェアへのアクセスはカットオフされないので、
レジスタ・ファイルにアクセスするためには（あるレベ
ルで）アドレスの全７ビツト（ＡＤ：ＡＤ）を指定しな
かればならない。２重バッファリング操作か使用されて
いる場合は、実際にはアドレスの６ヒントか必要である
（現存使用ＩＩＩ ｆｉｔ：なバンク内のアドレスを指
定するために）。２キバッファリング操作は実際には、
最上位ア］・レス・ビットを動的に修飾することによっ
て達成される。モート信号は最上位アドレス・ビットか
どのように修飾されるかを刀マしている。 従って、マイクロコートで指定されたレジスタ・ファイ
ル・アドレスはハードウェアによって自動的に修飾され
る。２重バッファリングは、浮動小数点プロセッサ・モ
ジュール１３０がレジスタ・ファイルのどちらの半分に
アクセスてきるか、制御プロセッサ・モジュール＋１０
がどちらの半分にアクセスできるかを判断する「バンク
選択」伯−号によって制御される。このバンク選択信号
はマイクロコート・フィールドによって直接制御されな
いが、制御ブロセッザ・モジコ、−ル１１０と浮動小数
点プロセッサ・モジュール１３０かスワップ（交換）を
要求したときだけ切り替えられる（別のロジックによっ
て）。 ２重バッファリングは、最上位アドレス・ピッｌ−（Ａ
Ｄ）の区画化を使用している。（これと対照的に、第４
１１図には、ファイルの倍語構造を示すために２フアイ
ルか並んて示されている。これは最下位７１〜レス・ビ
ット（八〇）に対応している。）各レジスタ・ファイル
・アドレス（７ビツト）には２ビツト修飾子がイ」いて
おり、これにより次のア］・レス・モー１−の１つが選
択される。 物理アドレス−これは修飾なしで指定されたアドレスを
使用する。 論理アドレス とれは自動ソフト２重バッファリングが
使用されているとぎ選択され、アドレスの最上位ビット
はバンク選択ビットによって置き換えられる。制御プロ
セッサ・モジュール１１０のレジスタ・ファイル・アド
レスでは、このビットが反転したものが使用されること
になる。 プレビュー これにより、浮動小数点プロセッサ・モジ
ュール１３０は、バンクを交換し合ったり物理アドレス
指定を使用しなくても、バンクの他方の側にあるデータ
を調へることができる。同期点を横切るとぎ計算パイプ
ラインを一杯に保つためには、新しいデータへのアクセ
スか必要に１（る（データが移入済みの場合）。しかし
、通’＋’ｐ＋はバイブライン化による遅延か起こるの
で、現在のバンクに対するすべての結果か書き出される
まではバンクを交換し合うことはできない。このアクセ
ス・モードでは、読取りアクセスかレジスタ・ファイル
の反対側のバンクから行なわれてからバンクの交換が実
際に行なわれるので、この遅延は起こらない。これは、
アドレスの最上位ビットをバンク選択ビットを反転した
もので置き換えることによって行なわれる。 第２０図は２重バッファリングでアドレス修飾を行なう
ために使用されるロジックの概要図である。この図の右
側はレジスタ・ファイル４３０とＣＰモジュール１１０
とのインタフェースを示しており、左側はＦＰモジュー
ル１１０の残り部分とのインタフェースを示している。 従って、右側のデータ接続個所はボート４３０Ａ（第１
６図に図示）に、従って、ＦＰ保持レジスタ４２０とキ
ャッシコ・バス１４４に対応している。左側のデータ接
続個所はボーＩ〜４３０Ｂ、Ｃ，Ｄ、 Ｅ（第１６図に
図示）に、イメ〔）て、マルチプレクサ４４０、Ｆへ１
．ｌＩ ４５０などにヌ４応している。 右側のアドレス人力は、ＣＰマイクロア１−レス・バス
２１１八によってＷＣ５拡張部分４９０から呼び出され
たマイクロ命令から抽出されたデータ・フィールドに対
応している。左側のアミルレス・フィールドはＦＰマイ
クロアドレス・バス４７３によってＦＰＷＣ５４７０か
ら呼び出されたマイクロ命令から抽出されたデータ・フ
ィールドに対応している。（レジスタ・ファイル４３０
はアドレス人力に対する内部パイプライン・レジスタを
もっているので、マイクロ命令ビットは１／ジスタされ
ないで人力される。） ２つのアドレス修飾論理装置２０１０が示されている。 これらは、ＳＥｌ、および５ＥＬ−ｂａｒ との接続が
反対になっていることを除りば、はとんど同じである。 従って、ＣＰとＦＰが同しアドレスを論理モードでアク
セスしようとすると、それぞれの論理装置２０１Ｏのア
ドレス修ｆｉｆｌｉ操作か行なわれた結果として、反対
のへ〇ビット出力アトレスが得られるのて、２重バッフ
ァリング４ｍ （ｊ’ｒか実現される。アドレス論理装
置はＣＰまたは日）マイクロコート・フィルトの１つか
ら取り出した７ビツト・ア］・レスの上位ビット（八〇
）も受は取る。また、２ヒツト・モート信号も受は取る
。 本好適実施例によれば、実際には、ａｇｏアドレス修飾
論理装置２０１０がＦＰ側に実装されている（ボート４
３０Ｂ、４３０Ｃ１４３０Ｄに１つずつ）。 相補バンク選択信号ＳＥＬと５ＥＬ−ｂａｒはボート選
択ロジック２０２０から得られる。これらの２信号は、
ＦＰとＣＰモジュールが用四バンク交換を要求すると反
対になる。（これを行なうロジックは以下で詳しく説明
する。） 非レジスタ・ビットのセットアツプ時間短縮アドレス修
飾ロジック２０２０を実装する際に、第１７図に示すよ
うに、ある種の追加ロジックが追加されている。この追
加ロジックは一般的問題を解決するもので、多くの分野
で使用するのに適したものになっている。 「ビット・スライス」の多くのメーカはそれそれの１に
にパイブライン・レジスタをＡｌｌみ入れている。しか
し、デツプに到達する前にマイクロコ１−・ヒツトに対
して行なわれる処理なデツプのセットアツプ時間に加え
る必要がある。このような事態は、上述したソフト２重
ハファリング・システムを構築する際に起こっていた。 その問題とはアドレス修飾ロジック２０１０がレジスタ
・ファイル・アドレスの最上位ヒツト（”八〇”ヒツト
）を処理して論理的、物理的、およびプレビュー・千−
トてアドレス指定を行なうと、サイクル時間に余分のｌ
０ｎｓか付加されることである。（本好適実施例におり
るように）サイクル時間を３０ｎｓ却下にてぎるとぎは
、これは非常に大きなオーバヘッドとなる。 従って、第１７図に示すようなある種の追加ロジックか
余分の１０ｎｓをサイクル時間（多くのサイクルて）か
ら除くために採用された。これを行なうことかできるの
は、アドレス指定モー１〜かあるサイクルから次のサイ
クルまで同しままであるときである。その場合には、セ
ラｌ−アップ１１１間はずてに前のサイクルて代価か支
払われている。しかし、マイクロロー１〜・７１−レス
が変って、新しいデータが書込み可能制御記憶機構（Ｗ
ＣＳ）でアクセスされると、非レジスタ・マイクロロー
１〜・ビットは不安定になる。従って、セットアツプ時
間が必要以上に再び発生ずることになる。 第１７図に示すロジックは修飾アドレス・ビット定数を
別のレジスタ１７４０に格納している。マイクロコート
から得たものではなく、古いへ６値（レジスタ１７４０
からフィードバックされたもの）を使用することを選択
するために（マルチプレクサ１７３９を制御するために
フリップフロップ１７２０を使用して）、特殊なマイク
ロコード・ビットじｕ ｓ ｅ ｏ Ｉ ｄＡ６”と呼
ぶ）が使用されている。（マイクロ命令・アセンブラを
使用するときは、”ｕｓｅｏｌｄ−八〇”マイクロロー
１：・ビットはマイクロコート・アセンブラが自動的に
セットするので、プログラマはその最適化について気に
する必要はない。）マルチプレクサ１７３０はアドレス
修飾ロジックと同じＰＡＬに搭載されているので、マル
チプレクザ６：１余分のｉ！−／延を引き起−１−ｊ：
どかない。 大へ・ソシュ ハス インタフェースと制御上述したよ
うに、数値プロセッサ・モジコールの動作は多くの面で
制御プロセッサ・モジュール１１０の拡張部分によって
制御される。このロジックの大部分は物理的に［・Ｉ）
モジュール上に音かれているか、その制御は制御プロセ
ッサ・モジュール１１０どＣＤハスどのインタフェース
によって行なわれる。キャッシュ・ハス・インタフェー
スは、ブタ・キャッシュ・メモリ＋４０ 、 ＦＰ保持
レジスタ４２０、およびレジスタ・ファイル４３０間の
データ転送を管理するためにいくつかの部分に分かれて
いる。このインタフェースの主要部分は保持レジスタ４
２０、デー〉・キャッシュ転送ロジック、および局所転
送ハス・ロジック２】１ｏである。 保持レジスタ４２０ 保）ｊルジスタ４２０８；Ｊ：８個の３２ビツト・レジ
スタから構成されている。（これらのレジスタは両方向
てあり、各レジスタは読取り側と書込み側を備え、内１
１（て並列になりでいる。）これらのレジスタｉＪ：２
５６ヒソ１〜かデータ ギへ・ンシ−１・メ士り（問に
、６４ピッ１−だりかレジスタ・））・イル側にｌ、（
るＪ：うに配置されている。レジスタ・ファイル側の出
力イネーブルは４グループのレジスタから１つを選択し
て、レジスタ・ファイル４３０につなかる６４ピツ）・
局所転送バス４２２を駆動する。（このインタフェース
の動作について幻、あとて訂しく説明する。） データ・キャッシュ転送ロジック データ・キャッシュ転送ロジックは主ポート上に置かれ
ており、ＣＰ転送ロジックの一部になっている。ここか
らは、モジュール選択ア１−レス（３ビツト）、出力イ
ネーブル、およびクロックが得られる。このロジックは
キャッシュ・メ干す１４０と保持レジスタ４２０間の転
送を制御する。この千ジュールが選択されると、出力イ
ネーブル信号は活動化されていると、保持レジスタ４２
０をイネーブルしてデータがキャッシュ・バス１４４を
通って転送される。 局所転送ハス制御ロジック 局所転送ハス制御ロジック２１１０は第２１図に示され
ている。このロジックは保持レジスタ４２０ どレジス
タ・ファイル４３０間のデータ転送を受り持つ。１つの
転送サイクルは、４つのマイナ・サイクルをちっており
、これらはレジスタ・ファイルどの間で転送てぎる４対
のＦ語に対応している。 これらのマイナ・サイクルは高速で動作する専用クロッ
クによって発生ずる。 転送りロック発生機構４１２ 転送りロック発生機構１１１２からは、主転送サイクル
期間の間たり転送りロック出力が得られる。 これは、ＣＰツクックと転送イネーブル・ビットが共に
「進行」条件を示しているとき１−リガされて動作する
。 転送りロック発生機構はｃｐツクック発生機構２５０と
完全にではなく部分的に同期している。高周波数Ｅｆ；
１．回路が７０Ｍｔｌｚオシレータに接続されており、
ＣＰツクック発生機構か「進行」条件を示すまでは、高
周波数回路はループを続りているたけである。従って、
高周波数クロックのまイか現、Ｉ］るど、「進行」条件
かチエツクされる。つまり、［進行Ｊ条件か高周波数ク
ロックの多くて１期間以内に検出されることになる。 進行条件か検出されると、転］スクｌＪツク発生機構は
高周波発振人力の分割を始めて、主転送サイクルに苅す
る転送りロック出力を発生ずる。どの主転送サイクルか
行なわれているかに応じて、２か６５までのクロック・
ビートは主転送サイクル期間に発生ずる。クロック・ビ
ートは８個の保持レジスタすへてに結ばれている。これ
らのレジスタへの順次アクセスは、下達するように、オ
ーバレイされた自走ゼロ・パターンによって「位相」が
とられる。 第４７図は転送りロック発生機構のタイミング関係の概
略図である。高速可変長クロック４８０は同図の下に示
されているが、これは計算機構４４０と４５０（レジス
タ・ファイル４３０のデータ・ボート４３〇八、４３０
Ｂ、４３０Ｃ１４３０Ｄ、４３０Ｅと共に）の動作のク
ロ・ツクをとるものである。その」二に示されているの
Ｇ：１、転、スフロックｌ１１２の高速ＥＣＬループで
ある。さらにその」二は、主中云送ヅイクルで申云送り
ロック発生機構４＋２を始動さセる（ＣＰマイクロコｉ
・・クロックと共に）イネーブル信号である。その」二
ｉｌｌ中云送タロ・ツタである。その」二はＣＰツク・
ツク発生機横２５０ににって発生されるＣＰマイクロコ
ート・クロックである。 従って、転送りロック発生機構が働いているとぎは、中
間クロック・ゾーンか得られるので、ブタ・キャッシュ
・メモリ１４０（これはＣＰツタック発生機構２５０に
よって制御される）とレジスタ・ファイル４３０の内側
バンク（これはＦＰツタック発生機構４８０によって制
御される）間の転送が高速化される。 ＦＰＩＩとデータ・キャッシュ・メモリ間のクロック境
界は非常に重要な境界である。この境界はクロック位相
境界だけでなく、クロック周波数の大ぎな差にもまたが
っている。上述したように、さらに、この境界をまたぐ
正味転送バント幅も非常に重要である。 本好適実ｊｉｆｉ （’ｉｌｌては、この境界（：１２
つのスう一ソソでまたかっている。 １・ＩＩクロック領域から過渡的クロック領域への転送
はレジスタ・ファイル・インタフェースの２重バッファ
リングによって行なわねる。 保持レジスタ４２０かデータ・ギャツシコ・メ干り１４
０への転送は全体かＣＰツタック領域内で行なわれる。 次に、このクロック周波数差に関して注目すべきいくつ
かの一般的事項を挙げておく。 マイナ転送ヅイクル継続時間と最小ＦＰサイクル時間と
の関係は偶然的なものではない。上述したように、ダイ
アシック演算のときにキャッシュ・ハンド幅に最悪の負
担がかかることになる。例えは、ベクトル加算では、２
個のオペランドと１個の結果をレジスタ・ファイルとキ
ャッシュの間で転送しなければならない。レジスタ・フ
ァイルのＦＰＩＩ側では、２個のオペランドは並列に読
み出され、（これとパイプライン処理されて）その結果
は同時にレジスタ・ファイルに書ぎ戻される。従って、
最悪の場合には、ハ’ｌ’ ＃機構のすへての泪屹サイ
クルことに、２語をレジスタ・ファイル４３０に招き込
み、１語を読み出さなりれ（、′ｌならない。 ずへての演算かタイヤシックであるとは限らないが、多
くのアプリケーションでは、平均的にあまり有利とはい
えない。 過渡的クロック領域を使用する実施例では、上述したよ
うに、次のようにすることが最も好ましい。つまり、マ
イカ・サイクル継続時間をマイカ・サイクルごとに転送
される語数で分割して、ＦＰＩＩにおりる計算サイクル
の最小継続時間の１７２ないし１ｌ３倍の範囲にするこ
とが好ましい。しかし、２段インタフェースで過渡的ク
ロック領域を使用すると、この数値関係か満足されない
場合であっても、その利点が得られる。 過渡的クロック領域の利点は高速数値計算機構が使用さ
れているシステムに応用可能である。上述したクロック
・インタフェース・アーキテクチャによれは、この種の
機構をそれぞれのクロック領域に隔離できるので、可能
な限りの最大速度でクロツタを動作ざセることかてきる
。例え（：１、このインタフェース・）′−キデクチャ
は、ｉｆ’ｂ （曲な高速テクノロジ（シーｌセフラン
接合やｌ１ｌ−Ｖ装置デクノロジなど）におりる限られ
た数の泪３９機構を大型コンピュータ・システムに組み
入れるとぎに使用可能である。 制御信号 制御信号の数を少なく抑えるためには（入力端と出力側
の両方で）８個のＦ語を保持レジスタ４２０からレジス
タ・ファイル４３０に転送するイー１方にいくつかの制
約がある。これがなぜ必要なのかは、アドレスのことを
考えれば明らかである。Ｆ語が８個のときは、全体の柔
軟性が必要である場合には、８個のアドレスが別々に一
必要になる。各アドレスに９ビツトを指定する必要があ
るので、アドレス情報は合計で７２ビツトになる。 人力制御信号には、次のものがある。 万卯：データがレジスタ・ファイルから保持レジスタに
転送されるのか、あるいはその逆に転送されるのかを指
定する。 レジスタ ７トレス（６ヒソト） これは、ブタかそこ
からレジスタ・フトイルとの間て］１１云送される開始
ア［−レスを指定する。このア１−レスはマイリー転送
ザイクルことに増分され、［ｉ４ピッ１〜まて達するど
、折り返される。ＦＩ’Ｕ側からは、レジスタ・ファイ
ル・ア［・レスは、６４ビツト語ではなく３２ヒツ］・
語を参照するのて、７ヒツ１〜であることにン主目すべ
きである。 論理／物理アドレス修飾子 これはアドレスを修飾して
ソフト２重バッファリングを行なうかどうかを選択する
。 転送長さ（３ビツト）・これは転送されたＦ語の個数（
１，、，８）を判断する。 転送開始（３ビット）・これは８語のうち最初に転送す
るＦ語を指定する。これらのビットはマイクロコート・
フィールドでも、レジスタ・フィールドでも定義できる
が、ＣＡババス１１の最下位ピッ１〜にすることも可能
である。転送開始→−転送長さ〉８ならば、Ｆ語の選択
は折り返される。 転送イネーブル 転送に関係する４つの浮動小数点フロ
セッヅ・−〔シ：１．−ルを＋ １１１％択づ−る。 レジスタ・ファイルと保持１ノシスタに苅−・）−る制
御（ｇ号に６Ｊ、次のものかある。 保持１ノシスタＩＩ、 ＩＪカイネーブル（４）：［ｉ
４ピッ１−・データ・ハスを駆動さゼるレジスタｊｆｆ
を選択する。転送方向かレジスタ・ファイル４３０から
保持レジスタ４２０に向う場合は、これらのイネーブル
はいずれも活動化しない。 保持レジスタ君Ｔクロック（８）クロック・イネプルは
４つあり、これらはパターン１１１０．１１０１．１０
１１．０１１１ （ｒ自走低パターンＪ）の順番になっ
ている。これらの４クロツク・イネーブルは６４ビツト
・レジスタ群を選択する。静的８ビツト・クロック・マ
スクは３２ビツト・レジスタのどの２つを実際にイネー
ブルさせて、局所転送バス４２２をアクセスするかを選
択する。（パターン内の開始位置は転送開始によって決
まり、パターンの数は転送開始と転送長さパラメータに
よって決まることに注意されたい。） ィクル４−どに増分し、論理／物理アドレス修飾子に応
して修ｆｉｉｌｉされる。 １ノシスタ・ファイル読取り／書込み制御（２）各月の
レジスタ・ファイルごどに別の文字かあるので、奇数個
の省込みか可能である。これらは転送長さとア１−レス
からデコート化される。 （以下余白） 転送の制約条イ’Ｉ（（ｉ’ｉ話構異構造述したインタ
フェースにＪ：ると、転送にいくつかの制約かある。こ
れらの制約を分かりやすく説明するために、データかデ
ータ・ギャッシコ・メモリ１４０、保持レジスタ４２０
、局所転送バス４２２、おＪ：ひレジスタ・ファイル４
３０の間でどのようにマツピングされるかを明らかにす
る。 レジスタ・ファイル４３０はある種の缶詰構造になって
いる。つまり、１・ＰＩからは３２ビット幅に見えるが
、局所転送バス４２２からはレジスタ・ファイル４３０
は６４ビツト幅に見える。 レジスタ・ファイル４３０と局所転送バス４２２間を２
語幅のインタフェースを使用して結び、８個のレジスタ
４２０に印加される転送りロック（実効）を４マイナ・
サイクル以下にすると、転送速度が最大化するので（静
的クロック・マスクが使用できる）非常に有利である。 しかし、ある種の奇数／偶数構造がファイル・アドレス
構造に組み込まれるという副作用が生しる。 これを図式化して示したのが第４６図である。ｌ・Ｐ保
持レジスタの幅内の８個のＦＷＩｊ ｉｊ相反向きに陰
影をイ」りて、どれが偶数て、とわか奇数であるかを示
している。２倍Ｒ１１か転送されると、転送された任意
の偶数Ｆ語（１ｖＯ１Ｗ２、Ｗ４、Ｗ６）４：ｌｌｚシ
スターファイル４３０のガ側にマツピングされる。従っ
て、これらはＦ Ｐ Ｉ＋から見ると、偶数レジスタ・
ファイル・アＦ ｌノスにマツピングされる。これに対
応じて、転送された任意の奇数Ｆ語はレジスタ・ファイ
ル４３０の右側にマツピングされるので、ＦＰＵから見
たとき、奇数レジスタ・ファイル・ア］〜１ノスにマツ
ピングされる。 このことは、それ程深刻ではないが、（キャッシュ・メ
モリ１４０からの一連の分散読取りアクセスにおいて）
すべての転送が偶数データ・キャッシュ・アドレスから
の場合には、レジスタ・ファイル４３０内のアドレスの
半分だけが使用できることを意味する。 もっと重要なことは、１個のＦ語（例えば）計算アドレ
スから転送される場合には、データがレジスタ・ファイ
ル内の偶数または奇数アドレスで終結する可能刊がある
ので、このデータを正しい側から（ＦＰＩＩに）アクセ
スさせるようなブ℃Ｊグラム・ステップを使用する必要
かあることである。 本好適実施例によれば、この種の問題を回避するために
ユーザが選択できる５つのオフシｉｌンか用意されてい
る。つまり、 ＩＪＰモジュール＋１０はＤＣＭでデータを７１復てき
るので、転送されるどのデータもＤＣＭ内の偶数アドレ
スから開始する。 ２、転送ロジックは状況ビットをもっており、最後の転
送が偶数アドレスに対するものか、奇数アドレスに対す
るものであるかを示すようになっている。ＦＰロジック
はこの状況ビットをテストできるが、これから得られる
のは、最後の転送に関する情報だけである。 ３．２重書込みサイクルをデータ有効フラグと緒に使用
できるので、語アドレスの偶数／奇数特性をある個所で
無視させることが可能である。つまり、本好適実施例で
レジスタ・ファイル４３０に実際に使用されているメモ
リには、データの１６ビソトことに２個のパリデ（ピッ
ｌ−記１色位置かある。本好適実施例ては、バリデイ検
査は採用されていないので、これらの追加ピッ１−は他
の目的に使用可能である。粕に、これらのピッ１−はデ
ータと共に「データ有効」フラグを送るために使用てき
る。 従って、保持レジスタ４２０がらの書込みはすべて対の
保持レジスタから対のＦ ＷＦ＋をレジスタ・ファイル
４３０の両側に書ぎ込むことになる。 ４、ＣＰモジュール１１０にＪ：って書き込まれるレジ
スタ・ビットは現在の語記憶位置の偶数／奇数状況を示
すために使用できる。ＦＰモジュールはこのレジスタ・
ビットをテストして、条件付き分岐を実行することがで
きる。 ｓ、ｃｐモジュール１１０はレジスタ４７８にある開始
アドレスを変更することて、ＦＰに正しい語の偶数／奇
数状況を知らせるようにＦＰプログラミングを変更する
ことができる。 別の方法としては、専用へ−トウェアを追加して、語の
交換を即時に行なう方法がある。しかし、この方法は、
：ｊｌ−用ハートウェア（ζ′よ−）Ｃ転送′Ｉ＋４に
Ｈ延か増加するので（交換−・ｊ−るか否かに関係）２
＜）好ましくない。 この転送制御では、非連続ア１〜レスな１回の主転】ス
サイクル内て転送することがてぎない。例えは、ＷＯと
Ｗ２を保持レジスタからレジスタ・フ）・イルに転送す
るためには、２つの主転送サイクルか必要になる。しか
し、Ｗ＋も一緒に転送できるならば（それが使用されな
い場合であっても）主転送サイクルは１つだけで十分で
ある。 データをレジスタ・ファイル４３０からキャッシュ・メ
モリ１４０に転送するときも、分散書込みが行なわれる
ときと同じような考慮が必要になる。 この場合の好ましい方法は、レジスタ・ファイルの両側
にデータを同時に書き込むことである。つまり、第４Ｂ
図に示すように、２つの（物理的には別の）レジスタ・
ファイル部分４３０と４０３°ハ藪旦イネーブルできる
ので、結実用バス４３３から書き込まれたデータは偶数
語と奇数語の両方に書き込まれることになる。この重複
データが保持レシスタ４２０に−１１：ぎ出されるどき
は、これらの８個全部に同時に１ｔ；き込・ｔノことか
できる。（この機能はマイクロコート内のＩＩ Ｉｔ
Ｃｌ ｏ ｃ ｋ Ａ Ｌ Ｌピッ１〜によっ−Ｃ活動
化される。） 保持Ｉノシスタ／転送りロックの動作 主述しｌごＪ：うに、多くて４個のビー１〜で転送イネ
ーブルを行なうクロックは保持レジスタ４２０ とレジ
スタ・ファイル４３０間の転送で使用される。 （本好適実施例では、このクロックは実際には主転送サ
イクルことに５個までのビートをもつことかてきる。そ
のうち４個のビー１−は保持レジスタ・バンクのそれぞ
れの対を活動化し、５個目の位相はバイブライン・オー
バヘットの余裕分となっている。実際の動作では、この
クロックの位相は約３０ｎｓである。従って、主ヅイク
ルは約１５０ｎｓである。（勿論、これらの時間は変更
が可能である。） このクロック構造には、缶詰転送アーキテクチャをキャ
ッシュ・ハス＋４４ と保持レジスタ４３０間のインタ
フェースで使用すると、大きな利点が得られる。転ｉＸ
ロジックには保留レジスタ４３０は２話幅に見えるのて
、転送縁イノ１を８：Ｉ％Ｑ化てはｌ、ｆく、４１多重
化として扱うことかできる。 ＦＰプログラム制御 第４Ｃ図は本好適実施例において、ＦＰマイクロコト・
アクセスとアコ−１〜化で使用されるロジックを示して
いる。 マイクロ命令の順序付け（シーケンシング）本好適実施
例では、数値処理モジュール１３０は高度に統合化され
た「シーケンサ」を使用していない。その代わり、実行
すべきマイクロ命令のアドレスを定義し、マイクロ命令
をアコ−１〜化する機能が低レベルの統合化によって実
装されて、最大高速化を図りている。書込み可能制御記
憶機構は、マイクロ命令アドレス入力によってアクセス
されるマイクロ命令を格納している。マイクロ命令アド
レスのソースは次アドレス・ロジック４７２によって選
択され、このロジックには条件コート人力がマイクロコ
ート語のデコートによって得た出力と共に人力される。 マイクロ命令）・レスは、通’１’ｌ’＋動作時には（
つまり制御プロセッサ・士ジュールやポストによる介入
とは別に）４つのソースの１つから得られる。これらの
ソースとは、「真」ア１〜レス・レジスタ４７４、「偽
」アｌ” ｌノス・レジスタ４７５、スタック・レジス
タ４７８、開始アドレス・レジスタ４７９である。 との命令にも「真」７１〜レス・フィールドと「偽」ア
ドレス・フィールドがある。これらの２アドレスを組み
合セることにより、条件イ」きジャンプが可能になる。 「真Ｊアドレスたりが無条件ジャンプと命令「継続」を
可能にする。 これを行なうには、マイクロ命令１１７１のある種のフ
ィールドが２つのレジスタ４７４ と４７５ に送り込
まれる。これらのレジスタは「真」と「偽」アドレスの
バッファとなるので、論理テストの結果に応じて、一方
または他方のアドレスが次のマイクロ命令アドレスとし
て逆ロートすることができる。 オンチップ・バイブライン・レジスタを使用しないマイ
クロコート・ヒツト用と１．て、追加のレジスタ４７６
が用意さねている。 スタック・レジスタ１７１１ スタック・レジスタ４７８はト１）プログラム制御の機
能を強化するものである。これから得られる出力はマイ
クロアドレス・ハス４７３に送出され、人力はマイクロ
命令バス４７１から得られる。これについては下達する
。 しかし、ＦＰモジュールの高速マイクロ命令１〜・アー
キテクチャで使用されるスタックに要求される条件はい
く分通常とは異なったものである。本好適実施例による
スタックは必要とする後入れ先出しくＬＩＦＯ）操作を
高速に行なうだけでなく、デバッグに非常に役立つ柔軟
性を備えている。この機能を得るためには、第３９図に
示すように、ある種の新規構造が要求される。 スタック機能を実装するのに都合のよい方法はレジスタ
・ファイルを使用し、その出力イネーブル信号と書込み
イネーブル信号をアドレス・カウンタに結び付けて、”
ｐｏｐ” （読取り）操作か行なわれるたびにカウンタ
を減分し、”ｐｕｓｈ’“（書込み） Ｉ’ｊ：イ′［
か’＋−１）；＋：われるノこひにカウンタを増分する
ことである。 中心部分：１９２０は多段パイプライン・レジスタてあ
り、これはへＭＤ判から市販されている（八Ｍａ１２９
５２０）。この部分６９４個のパイプライン化されたレ
ジスタ３９２１と、出力を得るためにレジスタ３９２１
の１つを選択するために使用できる出力マルチプレク−
ＪＪ３９２２とを備えている。（この種の装置の通常動
作モートはｌ’ｌＦＤか、一定の遅延を得る動作モトの
どちらかである。） 図示の実施例では、このレジスタの制御機能は１、１
Ｆ Ｏ操作を実現するために、ＰＡＬ ３９１０の制御
の下で使用される。ＦＡｌ、はコマンド信号を受けてス
タックをポツプまたはブツシュする。読取りスタック人
力も用意されているので、（主に診断目的）スタックの
状態を無変更のまま読取ることができる。このモートて
使用するために用意されたのがオフセラ）・人力であり
、これは最上段レベルを基準にしたスタック・レベルを
読み出すために使用できる。 スタック レジスタの出力はマイクロア１〜レス・バス
４７３にに、Ｉ、はれている。スタック・レジスタへの
人力はイハア１−レスによって／ｊｌられるか、その理
由について以下説明する。 サブルーチンの動作 スタック・レジスタ４７８はサブルーチン動作を強化す
る機能を備えている。サブルーチンを呼び出すマイクロ
ロー［、命令はサブルーチン・アドレスを真フィール］
・に、戻りア１ミレスを偽フィールドに記述する。この
命令の短フィールドには、フッシュ・コマンドも記述さ
れるので、スタック・レジスタは「偽」アドレス出力を
格納する。サブルーチンの実行か終ると、ポツプ・コマ
ンドがスタック・レジスタをイネーブルして、戻りア］
ヘレスをマイクロ命令バス４７３上に出力させる。 従って、スタック・レジスタ４７８が４レヘルであるの
で、サブルーチンを４レヘルまてネストすることができ
る。 クロック発生機構４８０ ＦＭＰＹとＦＡＩ、］ｊでのサイクル時間は命令が５＋
、Ｈなると、ヅイクル局間も異なる。サイクル局間を命
令に応して調整するＪ：うにするど、泪算時間が最適化
ざｉｑるので都合かよい。ＦＡＩ、Ｕ＞すｉ算とＪ］を
精度乗算との間の差か最大である（ｌｓｎｓ）。 ＦＭＰＹには除幹や平方根のように実行時間が長い命令
かあり、その場合には、実行時間はそれぞれ２００ｎｓ
と３００ｎｓである。これらの実行速度の遅い命令用
に２つのオプションが用意されている。 １つは、サイクル長さを該当する量だＣプ延長するオプ
ションである。 もう１つは、実行時間の長い命令が進行中にＦＭＰＹに
対するクロック・イネーブルをディスエーブルするか、
その命令とデータ・ストリームを通常のデータ速度てＦ
ＡＬＵに送り続けるオプションである。これにより、い
くつかのＦＡｌ、Ｕ演算を除算演算の陰に隠すことがで
きるので、ある種のアルゴリズムにとっては好都合であ
る。 クロック発生機構はマイクロコート・クロックとスクラ
ッヂパット・メモリに対する書込みゲトの２つの波形を
発生する。クロック発生機構が発生ずる最小サイクル時
間の長ざｉ；ｌ：２１ｎｓてあり、こねは最大リイクル
時間の９８ｎｓまで７「ＩＳ刻みで変えることが司能で
ある。木好適大眉例ては、実際の最小サイクル局間の長
さは２１］ｎｓである（これはＷＣＳメモリ・アクセス
時間か制約要因となっているためである）。ＦＡＬＵ＄
、算のサイクル時間の長さは２８ｎｓであるが、単精度
乗３セ演算では４Ｉｎｓである。 クロック発生機構はとＣ＋、ステー）〜・マシンとして
実装されており、人力周波数が１４［ＩＭｌ（ｚて動作
してタイミング分解能を得ている。このＦ、ＣＬステト
・マシンをＴＴＬ順序イ」すロジックおよび高速計算機
構と併用すると、著しい利点が得られる。 （上述したように、レジスタ・ファイル４３０と計算機
構４４０．４５０は内部にＥＣＬが実装され、周辺にＴ
ＴＬが実装されている。） クロック発生機構は以下に挙げた制御人力を受は取るこ
とができる。つまり、ＶＭＥインタフェースからでも（
つまりホス１−から）、ｃｐモジュールからでも受の取
ることがて各る停止または開始コ７ント、マイクロ命令
ハス／１７１からの長ざ人力フィール［・、 「マろち
状態」（」たはＣ［）か開始ア１〜レス・レジスタを強
制的に次のＦＰマイクロサイクルに対するマイクロコ−
レス・ソースにするときはもっと長いヅイクル）を指示
するストレッヂ人力、およびクロック発生機構にも結は
れていて、即時停止を指示する中断点ビットである。 上述したように、ＣＰ拡張ロジックにも転送りロック発
生機構４１２かある。このクロックはクロック発生機構
２８０とは無関係である。（しかし、これらのクロック
発生機構は共にＴＴＬクロック発生機構内にＴＴｌ、ロ
ジック対を駆動するＥＣＬロジックを使用する利点を生
かしている。） マイクロコート短縮 ＦＰモジュール１３０の動作の注目すべき特徴の１つは
、短縮マイクロコートを使用していることである。つま
り、ＷＣ５４７０とのインタフェースにある種のロジッ
クか用意されており、マイクロ命令のあるフィールドを
以前にレジスタに格納された値で即時に置き換えられる
ようになっている。 本好適実施例ては、この方法でｉｉ！ｉぎ換えられるフ
ィール１〜は演算指定子である。しかし、他のシステム
では、他のマイクロ命令フィールドをこの方法で置き換
えることも可能である。 従って、例えは、２個の配列を３個目の配列上にマツピ
ングする演算（例： Ｃｉ−△ｉ ４ ｎｉ）の場合は
、この種の演算列か開始される前に命令レジスタに演算
指定子（例 ”八ＤＤ”）をロー！−することが可能で
ある。この演算列はそのあと、演算を直接に指定してい
なかったコートに記述されることになる。 このロジックは第４５図に示されている。命令レジスタ
４５１Ｏには演算指定子（８ビツト）かロートされる。 この演算指定子はＷＣ５４７０に保管されているマイク
ロ命令のフィールドの１つに対応している。 ”１ｌｓｅ ＩＲ”ビット（これはＣＰモジュール１１
Ｏによってレジスタに書き込まれているので、あまり変
更されることがない）を受りると、Ｐｈ３．５４２０は
出力コマント４７０Ｂをイネーブルするか、命令レシス
り１１５１０をイネーブルするかを選択する。 ”ＩＩ ｓ ｃ Ｉ Ｉｔ ”ヒツトかマイクロ命令の
あるフｆ−ルトに割り当てらＪ］ていた場合は、これは
サイクルことに変わる可能性かある。しかし、この場合
には、どの指定子を使用するかをデコートするときに（
そのあどそれをイネーブルするときの）余分の遅れが生
しるので、変更か行なわれたサイクルではサイクル時間
か長くなる。 ＷＣ５４７０は、本好適実施例ては、実際には各々か４
ビツト幅の２６個の集積回路メモリから物理的に構成さ
れている。従って、これらの物理メモリの２つに演算指
定子フィールドの８ビツトが保管される。これらの２メ
モリは部分４７０Ｂで示され、ＷＣ５４７０の残りのフ
ィールドを保管するメモリは４７〇八でボされている。 命令レジスタ４５１０はそれを（ＣＰマイクロコードの
中で）ＣＤハスのソースまたは宛先と指定することによ
って、ＣＤバス１２２から読み書きすることができる。 ＰＡＬ ４５２０には人力の別ピッ１〜も送られるので
、そのバイバス１榮作をマイクロロー１−のり一１〜ｌ
ｌｔ・作ｉＨにディスクー−プルすることか可能である
。 マイクロロー１〜の並列ロー１・ 第２９図はＷＣ５４７０がどのように幅広キャッシュ・
バス１４４ とのインタフェースとなっているかを図式
化して示したものである。６４ピッＩ〜局所ハス４２２
はＦＰ保持レジスタ４２０ とレジスタ・ファイル４３
０のボート４３〇八とを元吉んでいるか、マイクロ命令
データ・バス４７１ にふる下がっている直列シャドウ
・レジスタ４８１ にも接続されている。（他の個所で
詳しく説明されているが、これらの直列レジスタは制御
記憶機構４７０とマイクロ命令をポストから送るとぎ使
用される直列ループとを結ぶインタフェースになってい
る。） この追加の接続は、マイクロコートのオーバレイを非常
に高速に変更できるようにするので、数値プロセッサ・
モジュール１３０で特に利点が得られる。 本好適実施例では、直列シャ１−ウ・レジスタ４８１は
実際には、物理的に分離された２つのレシスタ４８１Δ
と４８１１１からノＪる構成になっている。これらのレ
ジスターｊ制御記憶機構４７０のデータ・ホトと両方向
て結ふインタフェースになっているたりてなく、局所ハ
ス４２２からのデータも受番プ取ることかてきる。上て
触れたように、ＣＰ拡張ロジッツタのマイクロ命令フィ
ールドは、局所バス４２２のデータ宛先を示して、この
読取りを指示てきるヒツトか入っている。 上述したように、各ＦＰマイクロ命令は１０４ ビット
幅である。しかし、直列インタフェース・ルプを巡回す
るデータの自動シフ１〜に合わせるために、シフト・レ
ジスタ４８１ は１１２ビツト長になっている。つまり
、命令ビットの数は次の偶数の１６の倍数に丸められて
、インタフェースにあるシフト・レジスタの長さか定義
されている。本好適実施例では、レジスタ４８１Ａｉよ
６４ピツ］・幅であり、レジスタ４８１Ｂは４８ビット
幅である。 レジスタ４８１ にマイクロ命令がロードされると（局
所転送バス４２２の３マイナ転送サイクルで）これらは
命令をＷＣ５４７０に逆ロートするように駆動される。 このためには、ア１、レスなＩＰマイク〔Ｊア［・レス
・ハス４７３ にｉＸ出する必要かあり、ま）こ書込み
イネーブル信号をＷＣ５４７０に】スる必要かある。 直列ローディングでは、ポスＩ〜はＣ）〕マイクロ）′
１〜レス・レジスタを使用して、ロート（または読み取
る）へきＦＰ ｌ’ｌｃｓのアドレスを格納し、このア
ドレスをＦＰ ［Ｓあてに送る。（ＣＩ＋マイクロア１
〜レス・バス２１１八からの人力は第４Ｃ図の」一方に
示されているバッファからＦＰマイクロアドレス・バス
４７３に送り込まれる。） 並列ロード・モートては、ＣＰは目標アドレスを開始レ
ジスタ４７９ に入れる。 ホストとのインタフェースとなる追加のロジックも用意
されている。このロジックにより、マイクロ命令を制御
記憶機構４７０に対して読み書きすることができる。こ
の機能は詳しく下達する予定である。 ＦＰマイクロコート・ルーチン実行の始動ＦＰモジュー
ルが起動するとぎ、これは下達するＦ Ｐ ＷへＩＴ／
ＣＩＩＷへ１１ハントシェイキング・ロシ・ツタにより
、通フｉ冒りち状態に入る。ＦＰモジコールで実行され
るルーチンを始動するには、ＣＰマイクロコートのある
ピッ１−を使用して、開始レジスタ４７９に保持されて
いるマイクロ命令アドレスをＦＰマイクロ命令アドレス
・ハス４７３上の次のアイクロアドレスとして使用させ
ることかできる。この処置は下達するようにモジュール
選択によって修飾される。 ＦＰ千ジュールの選択 最上位レベルでは、浮動小数点プロセッサ・モジュール
１３０を制御するためにはその前に選択しておかなけれ
ばならない。単一モジュール構成では、ＦＰモジュール
は常時選択されているので、以下に述べることの中には
、適用されないものがある。しかし、複数モジュール構
成では、必要とするＦＰモジュール（またはアルゴリズ
ム高速化機構）を先に選んでおかないと、その制御を行
なうことができない。複数のＦＰモジュールを一度に選
んで、データまたは情報をＦＰモジュールのサブセラ１
−に同報通信することか可能てル）る。ＦＰ’ヒシュル
は次の３通りの方法て選択できる。１つは、以前に制御
レジスタに格納されている３ピツ１へ値を使用する方法
である。２番目は、マイクロコト・フィールドを使用す
る方法である。最後は、好ましさの点で劣るが、異なる
モジュールの各々にあるＣＰ拡張ロジック部分に独自の
マイクロコト・ストリームを同期して実行させ、アクセ
ス仲裁をマイクロコートで行なう方法である。使用する
方法はサイクル単位で変更することか可能である。 あるＦＰモジュールが選択されると、それを制御する方
法は制御レジスタ（長期的な制御情報かロードされてい
る）と専用マイクロコート・ビットの間で分割されて、
サイクルごとに制御が行なわれる。サイクル別制御の殆
どは、下達するようにデータ・キャッシュ・メモリ・イ
ンタフェースとそのモジュール上のレジスタ・ファイル
間のデータ転送を取り扱う。 モジュール選択は第２３図に図式化して示されている。 マルヂブ１／クザ２３４０はモジ、−ルＩＤに対してど
の人力を使用するかを選択する。デコート・ロジック２
３１０ （これは千ジュール１３０または１３０にある
ＣＰ拡張ロジックの一部である）はその特定モジコール
でのスイッヂ設定値と突き合せて、同報通信されたモジ
ュール・アドレスをテストする。修飾ロジック２３２０
はそのテスト結果に応じて、下達するように、局所ＷＣ
５拡張部分からの各種マイクロ命令フィールドを修飾す
る。 制御レジスタ 制御プロセッサ・モジュール＋１０は、次のレジスタに
読み書きすることができる。 転送制御レジスタ、転送制御レジスタは保持レジスタ４
２０（データ・キャッシュ・メモリ・インタフェースに
ある）からレジスタ・ファイル４３０に転送されるデー
タ転送に影響を与える制御信号を一ケ所に収集するもの
である。ハードウェアの負担を軽くするために、他の信
号もいくつか収集される。 使用される制御４３号には、次のものかある。 払４開始（３）このフィール］・は保持レジスタ１１丁
の８レジスタのうちのどれを最初に転送場−るかを選択
する。これはマイクロ命令の一部として指定することも
、データが取り出されたデータ・キャッシュ・メモリ・
ア］−レスに基づいて自動的に指定さセることも可能で
ある。 転送長さ（３）このフィールドは、保持レジスタとレジ
スタ・ファイル間で転送する詔の数を指定する。最大８
語まで転送が可能である。 転送タイプ（１）・このビットは転送か保持レジスタと
レジスタ・ファイル間で行なわれるのか（０）、保持レ
ジスタからＦＰモジュールのＷＣＳバイブライン・レジ
スタに行なわれるのか（１）を選択する。 後者の機能はＦＰモジュール・メモリの並列ロード時に
使用される。 ループバック制御（１）：このビットは、書込み保持レ
ジスタ内のデータを、レジスタ・ファイルに先に書き込
むことなく、直接に読取り保持レジスタに複写すること
を可能にする。これの主な用途は診断および状態格納と
復元操作である。 送許選択（１）、このヒツトはバー１−イ［Ｊ線機能か
なく、Ｆｌｌのシーケンサに対してテストか可能である
。このヒツトを使うと、制御プロセッサ・干ジュー／１
ｚｌｌＯは、現在実行中のルーチン内の２つの操作の１
つを実行するようにＦＰに通知することがてぎる。例え
は、このビットは、偶数アドレスにあるデータ（奇数ア
ドレスにあるデータではなく）を言］算で使用するよう
に指定するために使用できる。 命令レジスタ選択（１）：このピッ１−はｗｃｓにある
マイクロ命令フィールドでなく命令レジスタ（後述）を
使用させて、浮動小数点Ａ１、Ｕと乗算機構の動作を制
御するものである。 マスク・エラー（１）：このビットはＦＰエラー条件（
ＦＰマイクロコードによって判断される）が制御プロセ
ッサ・モジュール１１０のシーケンサに割込みを引き起
すのを禁止する。禁止されても、ＦＰエラー状況は通常
条件コート選択プロシージャでテストすることか可能で
ある。 スタック位置（２）診断および状態格納と復元が行なわ
れるときは、ポスト・コンビ：ノータは１・Ｐのサブル
ーチン・スタックに】′クセスする必要かある。スタッ
クへのアクセスか７１能であるとぎは、このフィールド
かどのスタック項目をＦｉｊＧ ａ取るかを選択するた
めに使用される。アクセスされるスタック項目はスタッ
ク・ポインタが指している位置を基準にしたものである
ことに汀意されたい。 ＦＰ制御レジスタ・ＦＰ制御レジスタは並列マイクロコ
ート・ロード制御、釧込みマスキング、クロック制御お
よびマイクロアドレス選択フィールドを一ケ所に収集す
る。 クロック制御（２）：このフィールドを使用すると、制
御プロセッサ・モジュール＋１０はＦＰのクロックを制
御することができる。ＦＰツタックは動作させたままに
することも、停止させることも可能である。クロック制
御フィールドにある追加ビットは、ＦＰマイクロコート
・クロックが制御プロセッサ・モジュール１１０のマイ
クロコート・クロックを使用して、Ｆ［’を制御プロセ
ッサ・千ジュール１１０と同期して稼動させることを選
択するために使用ざＪ］でいノこｂのである。 １・Ｐマイクロコート・７１−レス・ソース（２）この
フィール］・により、制御フロセッサ・モジュール＋１
０はＦＰに使用させるマイクロコート・アドレスを次の
うちの１つにすることを選択てぎる。 ＦＰシーケンヅ出力 これはＦＰかマイクロコートを実
行さセると谷の通ｎのマイクロアドレス・ソスである。 開始アドレス・レジスタ これは並列マイクロコート・
ロー１−時に開始ア１〜レス・レジスタを選択する。（
ＣＰモジュール１１０またはポストがＦＰモジュール１
１０にマイクロコードの実行を特定のアドレスから開始
させることを指示するときは、別の仕組を用いて開始ア
ドレス・レジスタが選択される。） スタック出力強制、これは、診断とマイクロコート・デ
バッグ時にザブルーチン・スタックへのアクセス権を得
るために制御プロセッサ・モジュル１１０にＪ：って使
用される。 割込みマスク：これらの４ピツ］〜は、ＦＰてどの事象
か起ぎたどき、Ｆｌｌに割込みを引き起すかを制御プロ
セッサ・モジュール１１０に選択ざｌるものである。こ
れらの事象には、中断点、ＣＩ’ｌｌ八ｌＴ、へＰＷ八
Ｉへ、レジスタ・ファイル交ｔｉ、ＦＰエラーかある。 割込みが引き起されると、対応するマスクピッｉ・は−
時的にクリアされて、割込み要求かリセットされる。 並列マイクロコート・ローＦ 制御（５） このフィル
トには、ＷＣ８書込みイネーブル、ＷＣ８出カイネーブ
ル、診断シフト・レジスタ・モート、および信号中のク
ロックと直列データを制御する個別ビットがある。並列
マイクロコート・ロートは以下で詳しく説明するように
、制御プロセッサ・モジュール１１０によって制御され
る。 浮動小数点直列アクセス・ループ（３）：浮動小数点へ
ＬＵと乗算機構を通して稼動する直列ループは両チップ
の内部状態をアクセスしたり、ある種の新しい状態情報
をロードしたりするとき使用できるものである。内部レ
ジスタとフラグはずへてこの方法でアクセスかできる。 この直列ルーフを制御するために、制御プロセッツー干
ジュール１１０は直列モート、直列データ・イン、直列
クロックの３つの制御信号をもっている。直列クロック
はこのレジスタ・ビットから直接に駆動されるので、必
要とする立上がり縁と立下がり縁を発生ずるためには制
御プロセッサ・モジュール１１０に切り替えさせる必要
がある。 開始アドレス・レジスタ・制御プロセッサ・モジュール
１１０は、ジャンプ開始アドレス・マイクロコート・ビ
ットが使用されるときＦＰにその実行を開始さぜようど
するマイクロコート・ルーチンのアドレスを開始アドレ
ス・レジスタにロートする。このレジスタは並列マイク
ロコードの実行時にロードずへきＷＣ５記憶位置のアド
レスを保持するためにも使用される。 命令レジスタ（８ビツト）・制御プロセッサ・モジュー
ル１１０はＷＯ２から取り出した浮動小数点糺υと乗算
機構の命令を無視して、独自の命令を代用することがて
きる。命令レジスタ４５１０ （第４５図に図示）はこ
の命令を保持する。これの利点は制御プロセッサ・モジ
ュール１１０か必要とする４、ν定タイプの計算に合わ
せて汎用マイクロコート・ルーチンをカス］・マイズて
ぎるのて、非常によく似たアルゴリズムで使用されるＷ
ＣＳスペース量を大幅に節減できることである。 ４大況レジスタ（ソースのみ）・これはＦＰモシュルに
あるある種の内部情報をアクセスするために診断とマイ
クロコート・デバッグでのみ使用される。アクセスでき
る状況には、転送時に使用されるレジスタ・ファイル・
アドレスと保持レジスタ開始アドレスおよび問題状況が
ある。 マイクロコード語の形式 ＦＰマイクロコード形式の主要フィールドは第４Ｄ図に
その概要が示されている。マイクロコード語の詳しい定
義は下達する。＊印の付いた項目はＷＯ２４７０から直
接に取り出されるので、これらが制御する装置の内部パ
イプライン・レジスタを使用する。フィールド別のビッ
ト数はかっこ内に示されている。 真アドレス（１４）： このフィールドは通常の順次プ
ログラム実行１１；ｊ（例 命令継続）にジャンプする
吹のア］・レス、条（′１（＝ｊきテストか真であると
きジャンプするアドレス、およびジャンプ・サブルチン
命令のサブルーチン・アドレスを収容している。 偽アドレス（９）ｖ このフィールドは条件付きテス
トか偽であるどきジャンプする次のアドレスとジャンプ
・サブルーチン命令のサブルーチン・アドレスを収容し
ている。 読取りアドレスＸ（９戸このフィールドはデータか”×
”ボートから読み取られたり、そのボート上に送出され
るレジスタ・ファイル内のアドレスを指定する９ビツト
を保持している。物理アドレスは９ビツトのうちの７ビ
ツトに入れられ、他の２ビツトはアドレスをどのように
修飾するかを選択する。オプションには、修飾なしく物
理）とソフト２重バッファリング（論理とプレビュー）
がある。 読取りアドレスＹ（９１１＝ このフィールドはデータ
か”Ｙ”ボートから読み耳又られたり、そのボート」二
に送出されたりする１ノシスタ・ファイル内のア］〜レ
スを指定する９ピツ１〜を保持している。物シＰアドレ
スは９ピツ１〜のうちの７ヒツ］・に入れられ、他の２
ピツ！へはアドレスをとのように修飾するかを選択する
。オフシミ１ンには、修飾なしく物理）とソフト２重バ
ッファリング（論理とプレビュ）かある。 書込みアドレス（８）このフィールドはデータか書き込
まれるレジスタ・ファイル内のアト］ノスを指定する８
ビツトを保持している。物理アドレスは８ビツトのうち
の６ビツトに入れられ、他の２ビツトはアドレスをどの
ように修飾するかを選択する。オプションには、修飾な
しく物理）、ソフト２重バッファリング（論理）、ソフ
ト２重バッファリング（プレビュー）がある。このアド
レスは偶数ア１ｚレスに１つ、奇数アドレスに１つの対
のレジスタを選択する。レジスタの書込みは２個の別々
の書込みイネーブル・ビットによって制御される。（こ
のｍ能を使用すると、上述したように、同し結果をレジ
スタ・ファイルの偶数側と奇数例の両方に入れてｊ、３
＜ことかで参る。）このアＩ・レスは同しデータをレジ
スタ・ファイルに太れるために使用ざ第１る「ルーフハ
ック」碧込みボートでも使用される。 偶数書込みイネーブル（１） このビットか活動してい
るとき、データは偶数レジスタ・ファイル・ア１−レス
に書き込まれる。 奇数書込みイネーブル（１）このビットか活動している
とき、データは奇数レジスタ・ファイル・アドレスに書
ぎ込まれる。 浮動小数点演算（８）＊ これは実行したい浮動小数
点または整数演算を指定し、ＦＭＰＹ ４４０とＦＡＬ
Ｕ４５０の両方で共用される。使用される特定部分別の
命令セットと命令コートの詳細はメーカのデータ資料に
記載されている。 ＦＭＰＹイネーブル制御（４）：このフィールドはデー
タの内部多重化と、人出力レジスタのローディング、つ
まり、Ｘボート・マルチプレクサ制御じＸ”ボー１〜は
最初のオペラン１〜・ハス４３１に結ばれたボートであ
る）、イネーブルＸボート・レジスタ・データ・ロート
、イネーブルＸボート・レジスタ・データ ローＦ（”
Ｙ”ボー１〜は第２のオペラン１〜・バス４３２にホ古
はれ）こボーＩ・である）、イネーブルＺレジスタ・ロ
ー１〜（”Ｚ”ホトは結実用バス４３３に結はれたボー
トである）を制御する。 ＦΔＬＵ ４５０イネーブル制御（５）このフィールド
はデータの内部多重化と人出力レジスタのローディング
、つまり、Ｘボート・マルチプレクサ制御、Ｙボート・
マルチプレクサ制御、イネーブルＸボ］・・レジスタ・
データ・ロート、イネーブルＸボート・レジスタ・デー
タ・ロート、イネーブルＺレジスタ・ロートを制御する
。 サイクル長さ（４）、命令のサイクル長さを定義する。 これらは２８ｎｓから９８ｎｓの範囲であり、７ｎｓ刻
みで定義できる。 （以下余白） Ｆ〜什ＹまたはＦ Ａ Ｌ １１状況選択（１）＾・Ｆ
ＭＩ’Ｙ４４０ まノこは［・糺旧５０のとちらかを選
択して状況ハスを駆動する。 条件コ−１・選択（５）テストずへき条件を次の中から
１つ選択する。つまり、真強制（省略時の条件） 、Ｆ
Ｉ’ＷＡＩＴ、桁上げ（ＦＡＬＵ）、ゼロによる割り算
（ＦＭＰＹ）、問題状況（ゼロにＪ：る割り算）、問題
状況活動、ＣＰオプション・ヒツト、Ｘデータ有効、Ｙ
データ有効、最後に転送されたデータの７トレス（つま
り、偶数か奇数）、マイクロコート・ルブ、ゼロ、否定
、割込みフラグ、数字でない（ＮＡＮ）、丸め、問題の
オーバフロー、問題のアンダフロー、問題の不正確、問
題の無効演算、問題の非正規化。これらのうち最後の１
０個はＦＭＰＹ４４０またはＦＡＬＩＩ４５０から取り
出すことが可能である。 中断点（１）：この命令に中断点が設定されていること
を示すために設定される。 ＦＰＤＯＮＥ設定（１）・ＦＰＤＯＮＥ状況フラグが制
御プロセッサ・モジコール１１Ｏインタフエースで設定
されると、割算が完了したことが制御プロセッサ・モジ
コール１１０に通知ざＡ］る。 スワッフ嵐旦レジスタ・ファイル内のラフ１−２重バッ
ファを交換することを要求する。この交１ｐｊは、制御
プロセッサ・モジュール１１０ど浮動小数点プロセンサ
・モシューノ１刈３０か共にスワッフを要求するすては
行なわれない。 スクラッチバット制御（３）４このフィールｌ−はスク
ラッヂバッ）〜とそのア１〜レス・カウンタの動作を制
御する。１つのピッ）・はスクラッヂパッ］−・メモリ
の書込みイネーブルであり、他の２ピツ］・はアドレス
・カウンタ操作をロート、増分、減分、保留の中から選
択する。 結実用バス出力選択（２）：このフィールドは結実用バ
ス４３３を駆動するソースを選択する。ソースとなり得
るものには、ＦＡＬＩｌ、ＦＭＰＹ ４４０、スクラッ
チバット・メモリ・データ、スクラッチバット・メモリ
・アドレスがある。 スタック制御（２）・このスタック制御フィール］・は
戻りアｌ〜レスがブツシュ、ポツプまたは保留されるよ
うにザブルーラン・スタック・ロジックを；１．す７３
１１する。 ループバンク周込みイネーブル（１）このピッ１〜はル
ープバック・ボー１〜４３０Ｈを通してレジスタ・ファ
イル４３０て書込みサイクルをイネーブルする。これに
より、最初のオペラン１へ・バスにあるデータか書込み
ボート４３０Ｄで指定されているアトＩ／スに複写され
る。奇数と偶数の書込みイネーブルは１ノシスタ・ファ
イル４３０のどちらのバンクにデータを書き込むか、あ
るいはそれを両方に書き込むかどうかを選択する。 問題状況制御（２）このフィールドはこのサイクルで生
成された状況を問題状況に組み入れるか、問題状況をク
リアするか、保留するかを選択する。 倍精度データ転送（２）これらの２ビツトはＦＡＩ、Ｕ
４５０ とＦＭＰＹ ４４０内のＸとＹレジスタに送り
込まれるデータの多重化とＺボートから送り出される倍
精度結果の多重化を制御する。 旧人６の使用 このビットはすへてのボー１−のレジス
タ・ファイルに対する最上位アドレス・ピッ１−か隣接
サイクルの間開しままであるどきマイクロコート・アセ
ンブラによってセラ］・ざＡする。これはこのような場
合のサイクル時間を短縮するノこめに使用される。 プログラム流れの例 以下は疑似コートで書かれた簡−ｒ）１なプログラム例
である。この例は、新規な機能かどのように実行効率を
向上させるかを示したものである。 この例の動作図は第４２図に示されている。この例で注
意すべきことは次の通りである。 大かっこで囲んでまとめて示されている命令は並列に実
行されるものである。 通常、乗算はルーチンを通るバスごとに行なわれる。し
かし、これはルーチンを簡略化するために４つに減らさ
れている。 ２重バッファリングはマイクロコートから見えない。 実行される計算式はＣ［ｎｌ −Ａ ［ｎｌ ＊Ｂ ［
ｎｌである。 ただし、ｎは０９．３の範囲であり、８個のオペランド
と４個の結果はレジスタ・ファイル内の固有アドレスに
おかれる。これらの参照の１つにある′ （初期値）は
対応する要素の反対の要素、つまり、バッファが交換さ
れる前に２重バッファの反対側にある要素を示す。 乗算ルーチンは別表に示す通りである。 （以下余白） ％’ｌ 表 ＭＴＪＬ３： （Ｒｅａｄ Ａ［１］ ａｎｄ ｎ１ｉ
ｌ ｒｒｏｍ ｒｃｇｖＬｅｒ ｆｉｌｃ。 Ｄｏ ’ ｒｅｓｕｌｔ ＝
” ＱＭＵＬ４： （Ｒｅａｄ Ａｊ２１ ａｎｄ
Ｂｆ２１ ｆｒｏｍ ｒｅｇｉｓＬｅｒ ｒｄｅ。 Ｄｏ ｃａｌｃｕｌａｔｉｏｎ、 ｒｅｓｕｌｔ Ｒ［
１１＝ Ａ［１１” Ｂ［１１゜Ｗｒｉｔｅ ｖａｌｕ
ｅ ｏｆ ｒｅｓｕｌｔ １ｎｔｏ ’
ｆｉｌｅ ｎｔ（Ｒｅａｄ Ａ［３］ ａｎｄ Ｂ［３
］ ｒｒｏｒｎ ｒｅｌｊｓｔｅｒ ｆｉｌｅ。 Ｄｏ ｃａｌｃｕｌａｔｉｏｎ、 ｒｅｓｕｌｔ Ｒ［
２１＝ Ａ（２１°Ｂ［２１゜Ｗｒｉｔｅ ｖａｌｕｅ
ｏｒ ｒａｓｕｌｔ Ｒ［１］ １ｎｔｏ ｒｅｇｉ
ｓｔｅｒ ｆｉｌｅ ａｔ Ｃ［１１゜Ｔｅ５ｔ ＦＰ
ＷＡＩＴ Ｋ ｔｒｕｅ ’ ｔｏ ｅｓ
ｅｃｏｎｔｉｎｕｅ ”（Ｄｏ ｃａｌｃｕｌａｔｉｏ
ｎ、 ｒｅｓｕｌｔ Ｒ［３］ −Ａ［３］ ” Ｂ［
３］。 Ｗｒｉｔｅ ｖａｌｕｅ ｏｒｒｅｓｕｌｔ Ｒ［２］
１ｎｔｏ ｒｅｇｉｓｔｅｒ ｆｉｌｅ ａｔ Ｃ［
２］Ｓｅｔ ＦＰＤＯＮＥ ａｎｄ ｓｗａｐ ｂｕｆ
ｒｅｒｓＴｅｓｔ ＦＰＷＡＩＴ ｆｌａｇ、 Ｋ ｔ
ｒｕｅ ｊ＋ｎｎｐ ｔｏ ＭＵＬＩ ｅｌｓｅ ｊｕ
ｍｐＤ〇−軸叫一を珂３１−４３］ ” Ｂ［３］。 Ｄｏ ｃａｌｃｕｌａｔｉｏｎ、 ｒｅｓｕｌｔ Ｒ’
［０］ −Ａ’［０］ ” ＢＴＯＩ。 Ｗｒｉｔｅ ｖａｌｕｅ ｏｆ ｒｅｓｕｌｔ Ｒ［３
］ １ｎｔｏ ｒｅｇｉｓｔｅｒ ｆｉｌｅ ａｔ Ｃ
［３］Ｓｅｔ ＦＰＤＯＮＥ駈ｄ轡ｂ−−７ Ｗｒｉｔｅ ｖａｌｕｅ ｏｒ ｒｅｓｕｌｔ Ｒ［３
］ １ｎｔｏ ｒｅｇｉｓｔｅｒ ｆｉｌｅ ａｔ Ｃ
［３］Ｓｅｔ ＦＰＤＯＮＥ ａｎｄ ｓｗａｐ ｂｕ
ｆｒｅｒｓ。 ｔｏＭＴＪＬ３ ３ 丁 ＯＡ ＦＰヘクトル乗乗算ルーノン ？ｋ 似コート）このル
−チンについて７主目ずへき点がいくつかある。 このルーチンはずへてのサイクルでＦＰＩＩがイ史用中
であることを保つように最適化されている（ただし、そ
のためのデータがあることが条件）。もっと単純で効率
か劣る版には、命令ＭＬＩＬ５とそれ以上が備わってい
ない。 ８対の数を乗算するようにこれを拡張するために、Ｍ
Ｕ １．４にある命令はレジスタ・アドレスが変わるた
びに４回繰り返される。 すべてのサイクルでＦＰυを動作状態に保つためには、
交換を行なわないで２重バッファの反対側からデータを
アクセスする必要がある。これは命令ＭＵＬ５とそれ以
上で使用される。 次の組のデータが用意されている限り（つまり、ＦＰＷ
ＡＩＴが偽である）、制御プロセッサ・モジュール１１
０と同期をとる時間の無駄がない。 デバッグ・ハードウェア 浮動小数点プロセッサ・モジュール１３０上のデバッグ
・バー１〜ウエアは制御プロセッサ・モジ：Ｉ−ル１１
０やブタ転送プロセッヅ・モジコール１２０に含まれる
ものよりも機能に制約かあるか、これはそこで実行され
るマイクロコートが非７１巴に単純化されているからで
ある。 レジスタ・ファイルへのアクセスは局所転送ハス４２２
を通して行なわれるのて、モニタ・マイクロコードによ
って読み書きができるようになっている。ＦＭＰＹ ４
４０とＦＡＬＵ ４５０は直列走査ロジックが組み込ま
れているので、このロジックによって内部バイブライン
・レジスタと状況／千−ド・レジスタがアクセスできる
。次のマイクロコート・アドレスは開始アドレス・レジ
スタ４７９をアクセスすることによって制御プロセッサ
・モジュール１１０がアクセスできる。 中断点ロジックはマイクロコード語の中のあるビットを
使用して、中断点を定義する。中断点ビットが設定され
た命令が現れると、クロック発生機構は中止され、制御
プロセッサ・モジュール１１０のインタフェースにある
中断点状況信号かセツトされる。中断点から継続するた
めに、制御プロセッサ モジュール＋１０はクロック発
生機構に送り込まれた中断廃人力をクリアする。中断点
直後に十分な内部状態か格納されると、制御プロセッサ
・モジュール１１０はある浮動小数点プロセッサ・モジ
ュール１３０のマイクロコートの実行を開始しく開始ア
ドレス・レジスタの仕組を通して）直接アクセス状況と
スクラッチバット・メモリをアクセスする。 マイクロロー１−は、１ステツプ進めるルーチン内のす
へての命令で中断点ビットをセットすることによっての
み１ステツプ進めることができる。 デバッグ機能をサポートするもう１つの特徴は、サブル
ーチン・スタックを読み取ることができることである。 （以下余白） アプリケージ（ン向きプロセッサ・モジＪ、−ル第９八
図はアプリケーション向ぎ数値処理モジコル＋３０°を
備えた数値高速化ヅブシステムの概要図である（これは
［アルゴリズム高速化機構」とも呼ばれる）。用意され
ている強力な制御ツールを使用すると、制御プロセッサ
１１０は１つまたは２つ以上の数値ＩＡ理モモジュール
１０と１つまたは２つ以上のアルゴリズム高速化機構１
３０′とを任意に組み合せた形で制御することかてぎる
。 汎用浮動小数点機構１３０を１つまたは２つ以上のアル
ゴリズム高速化機構＋３０°と組み合せると、特に利点
が得られる。この種の結合システムでは、汎用浮動小数
点演算を必要とするいう制約から解放されて、アルゴリ
ズム高速化機構１３０゛を設営４することができる。従
って、アルゴリズム高速化機構は必要ならば、高度にア
プリケーション向きの設計にすることができる。 特に利点のある組合ゼは、複合演算モジュールをモジュ
ール＋３０°の１つとして含めることてある。 アプリケーション向とプロセッサはアプリケーション向
き数値プロセッサであることが好ましい。しかし、アプ
リケーション向きプロセッサは任意的に（好ましさの点
ては劣るが）、記号プロセッサ（つまり、１．７５Ｐま
たはＰＩｌｏｌ、ＯＧを高効率で実行させると剖必要に
なる追加のデータ通路を備えたプロセッサ）や中立ネッ
１〜ワーク・マシンなどの特異なプロセッサにすること
も可能である。 複数の数値プロセッサ・千ジュール１３０（アルゴリズ
ム高速化機構を含む）の制御について以下説明する。 ＦＦＴ高速化モジュール 第９Ｂ図はアルゴリズム高速化機構１３０゛の１例のア
ーキテクチャが汎用浮動小数点モジュール１３０のそれ
とどのように異なるかを図式化して示したものである。 図示のモジュールは離散的積分変換操作を行なうように
特に最適化されている。例えば、このモジュールは高速
フーリエ変換（ＦＦＴ）アルゴリズムを高速に実行する
。このアルコリズムの実行例について以下横割すること
にする。 第９Ｂ図の実施例では、レジスタ・ファイル９１０はレ
ジスタ・ファイル４３０よりも高度化された多重ボート
を備えている。レジスタ・ファイル９１０は４個の読取
りボートと４個の書込みボートのほかに、キャッシュ・
ハス１４４ とのインタフェースとなる広幅両方向ボー
ト９１０Ａを備えている。 読取りボート９１０Ｂとして示されている４木の線は実
際には折り返されている。実行される乗算は乱数乗算で
ないのが代表的であるが、係数（これはデータ語はどに
変化することが少ない）による乗算であるので、サイク
ルの大部分ではザイクル当たり１つだけの複合語の人力
が必要である。 （しかし、このことは最終サイクルでは該当しない。） ４つの乗算機構９２０は整数または浮動小数点機構にす
ることが可能である。これらは上述した乗算機構と同じ
にするのが最も好ましいが、勿論他の割算機構の使用も
可能である。これらの機構は新しい係数の読取り指示か
あるまて、係数をレジスタに保持している。 従フて、４つの乗算機構９２０と加算機構９３０で完全
ノア複合乗算機構９１１ を構成することかできる。複
合乗算機構９１１は２つの複合アドレス９１２とパイプ
ライン化されている。 ２つの複合加算機構９１２に対する人力には、複合乗算
機構９１１の出力たけてなく、遅延プロッタ９４０経由
で送られてきた読取りボート９１ＤＣからのデータが含
まれる。（この遅延ブロックは任意的にレジスタ・ファ
イル９１０上のボー１−９］ＯＢと９１０ Ｇを共用す
るために使用することもできる。） 複合加算機構の出力は書込みボー１−９１０Ｄに結ばれ
ている。 従って、この構造によると、バタフライ別算を非常に効
率よくパイプライン化することができる。 データ・キャッシュ・メモリ・モジュール１４０データ
・キャッシュ・メモリは高ハン１〜（１ト域）幅の大容
量メ干りである。記１意容Ｊ１シは現在では２Ｍ［ｌて
あり、ハンｉ−幅は毎秒３２０ Ｍ Ｉｔである。この
メ干りは多重ボーＩ−を備えているので、外部世界との
データ転ｉＸを浮動小数点Ｆｉｌρ；Ｉと並１ｊに１１
７ぽうことができる。甜算か「調歩」式て行なわれて、
浮動小数廃プロセッサ・モジュール＋３０か長時間アイ
１〜ルになるのを防止する。 第５図はデータ・キャッシュ・メモリ・モジュール＋４
０の主要機能を示している。このモシュルの中心となる
のは、大きなメモリ・ブロック５１０である。木好適実
施例ては、このメモリ・ブロック５１０は８個のシング
ル・イン・ライン・モジュールで構成され、各々は８個
の３２にｘ８ ＳＲ八へＳを備えているので、総計２メ
ガバイトのメモリになっている。しかし、当業者ならは
容易に理解されるように、このメモリ構成は高度半導体
部品の供給変化や特定アプリケーションの要求に応して
変更することが可能である。 特に、ある種のアプリケーションでは、メモリ容量を大
きくすると利点が得られる。このメモリ・バンク５１０
て×２５６構成を使用すると、少ｌｘ くとも完全な並
列アクセスの場合には、アドレス空間の使用効率か向上
する。従って、木好適実施例では、２４ヒツ１〜・ア１
〜１ノス情報かアドレス人力５１１にあるメモリ・バン
ク５１０に人力される。書込みイネーブル人力５１２は
実際には８ビット幅であるのて、１つの２５６ビツＩ・
・メモリ・ブロック内の個々の３２ピツｌ’ ＭＭか書
込みのために選択できる。これは下達するような利点が
得られる。データ・ボート５１３は２５６ビツト幅であ
る。ブロックの機能には、またモジュール１４０全体が
もつような多重ボート機能を備えていない。この多重機
能を実装するためのロジックとメモリ・バンク５１０を
アクセスするためのロジックについて、次に説明する。 第５図の下方に示したのは制御プロセッサ１１０に結ば
れた３２ビット幅データ・バス（ＣＤバス１１２）と、
データ転送プロセッサ１２０に結ばれた３２ヒツ１〜幅
バス（ＴＤババス２２）である。これらのバスの各々は
まず保持レジスタ・バンク５６０に送り込まれる。レジ
スタ・バンク５６０の各々は並列の８個の３２ヒツ１〜
幅レジスタ５６１を備えている。（木好通実施例では、
これらのレジスタ５６１の各々は実際には、書込み保持
レジスタ５６１゛か読取り保１．′ｌレジスタ５６１”
と並列になるように構成された４個の７１１八１．５６
５２装置を使用して構成されている。レジスタ・セット
５６０Ａ、５５０Ｂ、４２０の構造は第４２図に詳細が
示されている。 メモリ・バンク５１０がアクセスされるには、アドレス
をボート５１１から得る必要がある。このアドレスはマ
ルチプレクサ５２０を通して、Ｃババス１１１（このバ
ス上には制御プロセッサから出されたアドレスが送られ
る）からか、ＴＡババス２１（このバス上にはデータ転
送プロセッサ・モジュール１２０から出されたアドレス
が送られる）から与えられる。選択人力５２１はこれら
の入力のどちらをアドレス・ボート５１１ に送るかを
選択する。 マルチプレクサ５２０に対する選択人力５２１は仲裁ロ
ジック５３０によって生成される。この単純なロジック
は、ＤＴＴ’がアクセスを要求し、ＣＰかアクセスを要
求していノイい場合たり、Ｄ ’ｌ’ Ｐモジュール１
２０へのアクセスをｈ′［可する。選択信号５２１ は
アドレス・マルヂブレクザ５２０にたりてなく、書込み
マスク・マルヂブ１ノクザ５３０とＤＴＰ転送ロジック
５４０にも送られる。 下達するように、書込みマスク人力５１２はＴＤババス
２２またｉｊ：ｃＤババス２２からの書込みのときに非
常に利点がある。書込みイネーブル人力５１２は分解能
か８ビツトであるので、各メモリ・ブロック５１０内の
８個の３２ヒツト語は、１回の完全並列書込み操作時に
個別的に書込みイネーブルさせることかできる。従って
、例えは、制御プロセッサ１１０が８未満の語をメモリ
・バンクのある行に書き込むことを要求したときは、必
要とする語位置のレジスタ５６１に必要とするデータ値
がアップ・ロードされる。さらに、８ビツトが書込みマ
スク線５５１に送出されて、レジスタのどちらにアドレ
ス５１１ （Ｃババス１１．１からの）で指定された
行にあるメモリ・バンク５１０の対応する語に書き込む
べきかを示している。（」二連したように、Ｃババス１
１１からマルヂブレクｇ５２０へのア１〜レス転送はＩ
ＰＩＩ ３４０め出力によっｒ １ｌｉｌＪ御される。 ）第２５図は刊込みマスク・ロジックを別の見方で見た
ものである。同図において、Ｆ １１ 書込みマスク・
ロジック２５１０、ＣＰ省込みモニタ・ロジック２５２
０、およびＤＴＩ’書込みモニタ・ロジック２５３０は
３つの別ブロックに分割されて、マルヂブレク→ノ５３
０に対する人力となっている。第２６図はｍＦ込みモニ
タ・ロジック・ブロックの動作をもっと詳しく示したも
のである。ロジック２６１Ｏに対する入力には、レジス
タ選択、全部書込み、ＤＧＭ書込み、保留レジスタ・ロ
ートなどがある。出力は８個のフラグ・ビットであり、
レジスタ２６２０に格納されている。 転送ロジック５４０はデータ転送プロセッサ＋２０内の
マイクロコート命令列の一部であるマイクロコード命令
フィールド５４２によって駆動される。 同様に、ＣＤ転送ロジック５５０は制御プロセッサ・モ
ジュール１１０のシーケンサ２１０によって駆動される
マイクロコード命令の一部であるマイクロコト命令しッ
Ｉ〜５５２ にｊ：って駆動される。（実際には、この
シーケンヅによって駆動されるマイクロ命令１〜の一部
は分散しておくのか好ましい。つまり、マイクロ命令の
フィール１〜の一部は制御記１意機構２２０から切り離
して保管されるか、シーケンサの出力である一連のマイ
クロ命令アドレス２１１によってクロックがとられてい
る。これにより、システムから見て大幅な利点が得られ
るｈ釈これについては下達する。） 転送ロジック５４０と５５０の他の出力５４３ と５５
３には、それぞれのレジスタ・バンク５６０の制御とい
った制御機能があるが、この中にはクロッキングと出力
イネーブルが含まれる。（レジスタ・バンク５６０の各
々は、レジスタ・バンクの両側に２つの出力イネーブル
と、２組のクロックをもっている。また、ＣＰ転送ロジ
ック５５０によって制御される機能の１つとして、メモ
リ・バンク５１０の出力イネーブル線５１４がある。） キャッシュ・バンク５１０へのアクセスを要求するため
にＦＰモジュール１３０からの直接人力はないか、こ才
］は、この種のアクセスは制御ブＩＪセッヅ・：ｌｌニ
ジコール１１０によって制御さＪするからである。こう
すると、下達するＪ：うに、大幅な利点か得られる。 メモリ構成 高速化サブシステムは広幅メモリ・アーキテクチャを採
用している。データ・キャッシュ・メモリ１４０をアク
セスするたびに、２５６ビツ１−かＵ、み書きされる。 これはサイクル当たり８個の浮動小数煮詰に相当する。 データ・キャッシュ・メ干り１４０は３ボートで制御プ
ロセッサ・モジュール１１０、浮動小数点プロセッサ・
モジュール１３０、およびデータ転送プロセッサ・モジ
ュール１２０に結ばれているが、制御プロセッサ・モジ
ュール１１０と浮動小数点プロセッサ・モジュール１３
０によるアクセスは制御プロセッサ・モジュール１１０
のマイクロコートによって制御されるので、仲裁とアド
レス多重化は２通りの方法たりて行なわれる。 データ ボート データーギへ・ノシー７・メモリと４．占ふボー１〜は
３つある。ＦＰモジュールにつ１．−かるホードは２５
６ヒツト幅てあり、制御ブロセッザ・モジュール１１０
とデータ転送プロセッサ・モジュール１２０の各々から
はそれぞれ３２ピツｌ〜幅ボートとして見える。 ３２ヒッｌ−幅ボートに夕４するデータ経路と記憶装置
はデータ・キャッシュ・ブロック１４０の一部に含まれ
ている。 メモリ配列から３２ピッ１−・ハスの１つに送られる２
５６ビツト・データの多重化は３２個の両方向レジスタ
を通して行なわれ、これらのレジスタは４個ずつ８群に
配置されている。各群は読取り方向に３２ビツト（つま
り、浮動小数煮詰の１語）を、書込み方向に３２ヒツト
を格納する。これは保持レジスタと叶ばれる。各ｌノジ
スタを特定して名前をイ」りると、インタフェースのプ
ロセッサ側から見て、読取り保持レジスタおよび書込み
保持レジスタとなる。 データかメモリ配列から読み取られるときは、ン５６
ヒラ１〜全部か保持ｌノシスタに格納さね、こＪ］らの
ｌノシスタの出カイネーブル何必要とする７７動小数点
語を選択して３２ヒツ１−・ボーｉ・に送出するように
制御される。 データがメモリ配列に書き込よＪするとぎは、３２ピツ
ｌ〜・ボートから更新されノこレシスタノこけか格納さ
れる。これは書込みマスク・ロジックによって制御され
、各群ごとに１つの側合て８個の書込みイネーブルを使
用して達成される。 ３２ピツ］・・ボートは両方ともデータ経路と記憶装置
ロジックが同しになっている。 浮動小数点プロセッサ・モジュール１３０につながる２
５６ ビット・ボートは３２ビツト・ボートと同じよう
なロジックを備えているが、浮動小数点プロセッサ・モ
ジュール１１０上に置かれている。データ・キャッシュ
・メモリを、モジュールを使用して将来拡張できるよう
にするために、アドレス・バス（２４ビツト）と書込み
イネーブル（８）はモジュール・コネクタ３８１０ （
第３８八図と第３８Ｂ図に図示）に結ばれている。 ＣＰす１云送ロジツク Ｃ１１転送ロジツクはＣＰ保持レジスタ（またはＦ１１
保持レジスタ）とデータ・キャッシュ・メそり間のデー
タ転送を担当する。 保持レジスタにあるデータはＣＤソース・マイクロコー
ト・フィールドか読取り保持レジスタを選択したときア
クセスされる。ＣＰアドレス・バスの最下位３ビツトは
駆動すべき３２ビツト語を選択してバス上に送り出す。 この過程では、データ・キャッシュ・メモリは使用され
ないか、必要ならば次の組のデータをアクセスすること
が可能である。 データを書込み保持レジスタに書込むときは、ＣＤ宛先
マイクロコード・フィールドは保持レジスタをグループ
として選択し、ＣＰアドレス・ハスＣＡＩＩＩの最下位
３ピツ１〜は更新すべき３２ビツトを選択する。書込み
保持レジスタが更新されるときは、対応する書込みフラ
グかセットされる。従って、データ・キャッシュ・メモ
リに対する書込みが行なわねるときは、制御プロセッサ
・モジローール１１０によって更新された保持ｌノシス
タたりか実際にメモリ配列にＩＩＦき込まれる。対応す
る保１４レジスタが更新されていないメモリ配列内の詰
は変更されない。データ・キャッシュ・メモリに書込み
か行なわれると（データ・ソースが制御ブロセッザ・モ
ジュール１１０である場合）、書込みフラグはずべてリ
セッ１−される。制御プロセッサ・モジュール１１０が
データ・キャッシュ・メモリへの書込みと同じサイクル
時に書込み保持レジスタの１つを更新していた場合は、
その書込みフラグはセットされたままである。 例えば、メモリをある定数値にクリアするときこの選択
的書込みメカニズムをバイパスすると好都合の場合があ
る。その場合には、制御プロセッサ・モジュール１１０
は選択的書込みを無視して、すべての語を更新させるこ
とかできる。この選択的書込み機能を使用しないと、デ
ータ・キャッシュ・メモリの書込み動作は非常に遅くな
り、データ・ブロック（２５６ビツ１−）を読取り保持
レジスタに読み込み、変更すへぎてない詔を書込み保持
しシスタに転送し、１！；込み保持レジスタを新しいブ
タて更＃Ｉｉ してから、データ・キャンシュ・招込み
サイクルを実行することになる。現アーキテクヂャでは
、データを読取り保持１ノシスタから一￥１）込み保持
レジスタに複写するには、Ｉ Ｗｌｉ当たり１サイクル
か必要である。 書込みフラグの状態はマイクロロー１−のデバッグ時に
状態格納のために、制御プロセッサ・千ジュール１１０
に状態を壊さないで抽出さセることか可能である。 読取り保持レジスタは書込み保持レジスタとは別になっ
ているので、書込み保持レジスタの内容を壊さないで複
数の読取りサイクルを実行することかてぎる（逆の場合
も同し）。 保持レジスタ・セットとデータ・キャッシュ・メモリ間
のデータ転送を制御するときは、次のようなビットかイ
吏用される。 データ・キャッシュ・アクセス（１）・このピッ１〜は
制御プロセッサ・モジュール１１０が自身て使用するた
めに、あるいは浮動小数点プロセッサ・モジコール１′
ＩＯどの間でデータをやりとりするノこめにデータ・キ
ャッジニドメモリへのアクセスｌｑ、 ｊｊ！４求する
と、活動化する。アクセス・フラグはバイフ゛ライン化
されていない。従って、データ中入】スフロセッサ・モ
ジコール１２０からの要求どの仲裁は要求か行なわれた
サイクルか始まる前に解決することができる。 データ・キャッシュ書込みイネーブル（１）このビット
はデータ・キャッシュ・メモリで書込みサイクルを生成
する。 データ・キャッシュ書込みオール（１）このビットはデ
ータ・キャッシュ・メモリ内の語を選択的に更新する通
常の書込みイネーブル・ゲート１ｆｆｉ作を無効にして
、すべての語を書き出すようにする。これは、メモリを
ブロック単位で定数値にセットするとき便利である。 データ・キャッシュ・ボー１へ選択（１）：このビット
はデータ・キャッシュ転送のソースまたは宛先として、
ＦＰモジュール保持レジスタか制御プロセッサ・千ジュ
ール１１０保持レジスタのどちらかを、巽択−・）−る
。 モー１−・Ｌ・シスタに幻保持レジスタを制御する３ヒ
ソ１〜かある。２ヒツトは保持レジスタを使用するか、
バイパスするかを選択する。３番目のピッ）〜はデータ
・キャッシュ・メモリがＤＣＭを駆動するのを禁止して
、書込み保持レジスタと読取り保持レジスタの間にルー
プバック・データ通路がセット】′ツブされるようにす
る。これらの機能が存在するのは、状態格納および復元
マイクロコートがデータ・キャッシュ・メモリの書込み
操作を最初に行なわないで書込み保持レジスタとざらに
より正確な診断情報をアクセスできるようにするためで
ある。 制御プロセッサ・モジュール１１０は次の２通りの方法
でデータ・キャッシュ・メモリを使用することができる
。 最初の方法は広幅メモリ・アーキテクチャを無視して、
それが丁度３２ビット幅であるものとして扱うことであ
る。この場合は、ＣＰモジュール１１０はずへての読取
りアクセスの前とすべての書込みアクセスのあどて）′
クセス・→ノイクルを要求−・）−るたけである。この
方法を使用すると、データ・キャッシュ・メモリをデー
タ・アク→イスかパイプライン化されたメモリと見るこ
とかてきる。この方法はデータ・キャッシュ・メモリの
使用をｉ：’、１ｊｉ１−にするが、データ転送プロセ
ッザ・モジコール１２０のボートにサービスできるメモ
リの能力を効率よく使用できない。また、この方法によ
ると、制御プロセッサ・モジュール１１０が順次データ
をアクセスするときに非効率が生しる。しかし、非順次
データ・アクセスの場合は、次の方法は使用できないの
で、この最初の方法を使用せざるを得ない。 制御プロセッサ・モジュール１１０が順次メ干り・アク
セスを行なうとぎ、メモリ・バンク５１０をアクセスす
るたびに、すへての保持レジスタ５８１に対する読み書
きに８サイクルが必要である。ブタ・キャッシュ・メモ
リ・アクセスは保持レジスタ・アクセスとパイプライン
化で参るので、８サイクルのうち７サイクルをデータ転
送ブロセッリ・−〔シ：Ｊ−ルかｎ山に使用することか
できる。 データ キャッシュ・メ千り・アクセスは自動的に行な
わ、１１ないので、マイクロコ−］・て８サイクルこと
にアクセス・サイクルを指定できる。この種の転送は、
外部インタフェースとの間の入出力転送か性質上順次で
あるのか通常であるので、ブタ転送プロセッサ・モジコ
ール１２０でよく行なわれる。 制御プロセッサ・モジコール１１０はデータ・キャッシ
ュ・メモリとＦｌ”モジュール上の保持レジスタ間のデ
ータ転送も担当する。その場合には、基本制御はデータ
・キャッシュへの書込み時にあるブロック内のとの語を
更新するかを判断する場合以外は同しである。その場合
、上述したように書込みフラグに対して別の方法が取ら
れる。 違いのいくつかの要因を挙げると、次の通りである。 ＦＰのレジスタ・ファイルと保持レジスタ間のブタの流
れを制御する転送ロジックにはある種の制約かあるので
、制御プロセッサ・モジュール１１０−Ｃ使用されてい
るより汎用的マスク４１−成機構は不要である。 ＦＰのレジスタ・ファイルからの１４１ ：’ｌ’＋の
データ転送はデータ・ブロック単位（つまり、ムク１−
ルの部）で行なわれ、これか１転送サイクルで１１なわ
れるときは、いくつかの１μ込みマスク・ヒツトを制御
プロセッサ・モジュール１１０の場合のように個別的に
てはなく、並列にセラｌ〜しなりれはならない。 １つのＦＰ書込みマスク生成機構は複数のＦＰモジュー
ルと競合しなりれはならない。 ＦＰ書込みマスクは更新ずへき語と最初の語からの連続
語の個数を指定することによりて生成される。開始位置
はＣＰアドレスの最下位３ビツトによって与えられ、長
さはマイクロツー１〜命令のフィルトとして保存されて
いる。 ＤＰＴ転送ロジック５４０ データ転送プロセッサ・モジュール１２０の転送ロジッ
クはデータ転送プロセッサ・モジコール１２０のデータ
・ハス（ＴＣバス１２２）とメモリ配列間のデータ転送
を担当−・）−る。これ（：１次の、・、長を除ＣプＧ
Ｊ岬転送ロジックとほぼ回しである。 浮動小数点ブＶ」センタ・モジュール＋２０に関連する
部分かない。 出力（ｉ号は仲裁ロジックの結果によって修飾される。 仲裁ロジック５３５ 仲裁ロジックはサイクル単位で蒲にデータ・キャッシュ
・メ干りをアクセスさせるかを判定する。競合する２ボ
ートには、ｃｐ／ｐｐとデータ転送プロセッサ・モジュ
ール１２０かある。ＣＰ／ＦＰはデータ転送プロセッサ
・干ジュール１２０より優先権かあるので、データ転送
プロセッサ・モジュール１２０が空きメモリ・サイクル
を待たされることになる。データ転送プロセッサ・モジ
ュール＋２０は制御プロセッサ・モジュール１１Ｏに割
込みをかけることによって、制御プロセッサ・モジュー
ル１１０に空きメ干り・サイクルを手放させることかで
きる。 データ・キャッシュ・メモリの仲裁は両方のボ１〜のア
クセス要求（ＣＩ”／ｌ・１）の場合は要求）を同期化
することによって４ｊ純化されＣいる。こ打は同じクロ
ック生成機構を制御プロセッサ・モジ：Ｉ−ルＩｌＯと
データ転送プロセッサ・モジュール１２０間て共用さゼ
ることで達成される。この程度の同期化かないと、′デ
ータ転送プロセッサ・モジュール＋２０かアクセスを始
めたばかりの場合もあるので、制御プロセッサ・モジュ
ール１１０があるサイクル時にアクセス権かあると想定
できなくなる。 サイクル単位の仲裁は仲裁ロジックで行なわれる。仲裁
ロジックはＣＰ要求とｏ’ｒｐ要求の２つの要求信号を
受は取る。これらは共に、そのボートがデータ・キャッ
シュ・メモリをアクセスすると主張されるマイクロコー
ト・ピッ１−である。これらのマイクロローＩ〜・ビッ
トはレジスタに格納されないので、仲裁はアクセスが行
なわれる前にそのサイクルで解決される。これにより、
データ転送プロセッサ・モジュール１２０の許可信号は
、シケンザのＦｌ、へＧ人力のバイブライン化によって
起こる余分の→ノイクＪ１勺ｊ７延を引き起さＺ、（い
て、十分な時間的余裕をもつ−Ｃデータ転送プロセッサ
・モジュール１２０にテスｌ〜させることかで参る。 ２つの出力信号として、データ・キャッシュ・メモリへ
のアクセス箱かあることをデータ転送フロセッヅ・モジ
ュール＋２０に知らせるＤＴＰ許可信号と、アクセスと
書込みイネーブル・マルチブ１ノクサを制御する信号と
かある。 ＣＩ”／ＦＰは、データ・キャッシュ・メモリをそれか
１ボート装置であるものとしてアクセスする。 しかし、データ転送プロセッサ・モジュール１２０はア
クセスを要求するたびに、以下のプロシージャに従ねな
りればならない。このプロシージャは疑似ロー１−で書
かれている。 （保持レジスタに書込みを実行） （アクセスがＷＡＩＴへのジャンプに失敗したＷＡＩＴ
場合は、データ・キャッシュ・メモリへの書込みア
クセスを要求、そうでなければ、継続） （他の作業の実行） このイ列に関してｌ土日ずへき４：ｊをいくつか挙げる
と、次の通りである。 このロジックは大量の作業を並行に続行さけることかで
きる。 アクセスか失敗すると、岩込み（またはπ）、取りアク
セスでの保持ｌノシスタのローディング）は自動釣に禁
止される。 テスト結果には、アクセスか成功したか否がか示される
。失敗した場合は、データ転送プロセッサ・モジュール
＋２０は、アクセスする命令をループさせることによっ
て再試行する。 この例から明らかなように、データ転送プロセッサ・モ
ジュール１２０はアクセスが許可されるまで待たされる
ことになる。しかし、通常はいくつかのサイクルの間だ
け待たされることになる。アクセスがそれでも許可され
ないと、ＤＴＰは制御プロセッサ・モジュール１１０に
割込みをかけることになる。制御プロセッサ・干ジ：Ｉ
−ル１１０が割込みザービスを行なっている数サイクル
の期間、データ・キャッシュ・メモリは空きになるので
、ブタ転送ンロセソヅ・モジコール１２０かアクセスす
ることかできる。 コマンド・メモリ１９０ コマンド・メ干り１９０を通して、制御ブロセッヅ・モ
ジコール１１０とデータ中太】Ｘフ゛ロセ・ンサ・モジ
ュール１２０は相互に連絡し合うことがで各る。 双方はこのメモリに対しては平等のアクセス権をもって
いる。本好適実施例では２重ボー１−ＲＡＭが使用され
ている。コマンド・メモリは３２ビット幅ｘ ２に奥
行である。 第１５図はこのメモリ構成の重要な機能のいくつかを示
したものである。コマンド待ち行列の動作について、以
下第１５図を参照して詳しく説明するが、そこではＣＰ
モジュールとＤＴＰモジュール間のプロセッサ・インタ
フェースについても説明する。しかし、このメモリ構成
のいくつかの主要機能についてここで説明しておく。 これらの２重ポートＲＡＭは、２アドレスが異なるとき
は、両ボー］〜が無制約にアクセスできるようにする。 ２ア）−レスが同してあり、両方の側が書込みを行なう
場合は、ホ＾果がと９１．るか分からない。下達するよ
うに、２プロセッサ間の通イ１．プロ１〜コルは、両方
か同しア１−１ノスに：ｉ１：き込むことかないように
なっている。 制御プロセッサ・モジコール１１０どデータ転送プロセ
ッサ・モジュール＋２０かコマンド・メ干りをどのよう
に使用するかはソフトウェ】′て制御される。本好適実
施例では、割振りは次のＪ：うになっている。つまり、
ＣＰモジュール１１０に対するコマンド待ち行列（例：
メモリ・スペースの約１２＊）ＤＴＰモジュール１２０
に対するコマンド待ち行列（例：メモリ・スペースの約
３８％）、状態格納と復元データ構造（例：メそり・ス
ペースの約５０＊）。 状態格納と復元データ構造はマイクロコード・デバッグ
・モニタが制御プロセッサ・モジュール１１０と浮動小
数点プロセッサ・モジュール１３０の状態情報（ある種
のコマンド構造と共に）を保管しておくために使用する
ために予約されている。 ポス１−一インタフｊ−−ス・ロジックｌ［ｉ０第６図
は、第１図にその全体かブロック１６０てン丁くされて
いるポスト インタフェース・ロシ・ツタの主要構成要
素を示しＣいる。好適実施例では、システム・ハス！＋
、ｌｌ Ｖ Ｍ Ｅハスであるのて、このインタフェー
ス・ロジックは本明細書中ではｒ ＶＭＥインタフェー
ス」ど叶ふ場合すある。しかし、当業者なら明らかなよ
うに、他のシステム・ハスを幅広く使用することも可能
であり、開示されている新規事項はこの種のシステムに
容易に適用することが可能である。 ハス・コントローラ６５０はＶＭＥハス・サービス線と
のインタフェースどなって、ハス許可、バス要求、リセ
ットといったインタフェース信号を出力する。 割込みロジック６８０は割込み処理で使用され、ホスト
に割込み通知を行なう。（これらの割込みはＶＭＥハス
・サービス線６００Ｂ上に送出される。）本好適実施例
では、こねは下達するように、Ｉ’ＡＬを用いて構築さ
れている。 さらに、ＤＭΔコン１−ローラ６４０′ｌ）川音さ旧゛
Ｃいることか々ｆましい。これはＶＭＩ−ハスと１・１
Ｆｆｌ １ｉ７０間のデータ処理を低レベルて制御Ｊ−
るｂのて、途中に介入するステップをデータ転送ブロセ
ツヅ・士ジュール１２０に監視させる必要か／Ｊい。本
好適実施例ては、ＤＭＡコンＩ−ローラは下達するＪ：
うに、１”八１．を用いて構築され′Ｃいる。 ＶＭＥインタフェースは主に、次の４つのサービスをボ
ス１−・プロセッサに提供する。 ３種類のプロセッサ・モジュールとの直列走査ループ・
インタフェース経由のマイクロコート・ローディング。 コマンド起動と状況監視 ＤＭＡによるホスト・メモリへのアクセスによりＶＭＥ
アドレス空間との間のデータ転送（これにより、サブシ
ステムは独自のデータを転送できる）デバッグ（ハード
ウェアとソフトウェア）機能。 このインタフェース・ロジックの内部接続にはデータ用
のＴＤババス２２ とアドレス情報用のＴへバスンｌ
、 Ｃ１１マイクしノアトレス・ハス２＋１１１、ＤＴ
ＰマイクロアＩ−Ｉノス・ハス利■、直列マイクロ命令
ルブ２２５、および多数の割込み線ど状況線かある。 木実施例では、外部接続はＶＭＥハスとの接続である。 このハスの線は第６図にアドレス線６０〇八、データ線
６００Ｂ、およびハス・サービス線（状況線ど制御線を
含む） ６００Ｃとして別々に示されている。 本好適実施例はＶＭＥインタフェース規格の電気的定義
に準拠している。この規格はＩＥＥＥ標準ＰＩ０１４／
Ｄ１．２およびＩＥｃ ８２１ として知られている。 インタフェース・ブロック１６０は３２または２４ビツ
ト・アドレスと３２または１６ビツト・データを受は付
ける。本好適実施例では、アドレス指定とデータ・ルー
チンを単純化するために、使用できるアクセスのタイプ
に若干の制約がある。 別の方法によれば、他のバス構造を幅広く使用すること
も可能である。例えば、必要ならば、ＶｅｒｓａＢｕｓ
ＦｕｔｕｒｅＢｕｓ Ｍｕｌｔｉｂｕｓ Ｉ Ｉ
Ｎｕｂｕｓなどを簡単にシステムに組み入れる設泪
じすることか可能である。調速コンビ−・−タ・シスう
ムの場合には、光ファイバに変調固体；１８了ｌノーツ
を使用して光ハスを使用すると利点か７１ノられる。 物理バス線とのインタフェース ＶＭＥバスと直接インタフェースどなるロジック・ブロ
ックについて最初に説明する。そのあとて他のロジック
とメモリ・ブロックについて説明する。最後に、レジス
タ・ブロック６１２について説明する。このレジスタ・
ブロックは、他のブロックの動作を分かりやすくするた
めに、かなり詳しく説明されている。 バス・コン１〜ローラ６５０ バス・コントローラ６５０はバス・サービス線６００Ｃ
とのインタフェースとなり、ボード・アドレス・デコー
ダ６５２からその特定ボートがアドレスされているかど
うかを示す出力を受は取る。 デコーダ！＋５２はＶＭＥバスのボード・アドレス線を
絶えず監視して、このデコート出力を送出する。ホスト
・システムによって指定されたサブシステムのアドレス
は、ＤＩＬスイッチを用いて導入１１１丁にユーヅによ
ってセソｌ〜される。アＩ・レスと機能ロー１への実際
のデコートはＰＡＬの中で行なわれるのて、サブシステ
ムは［１標ＶｈｌＥシステムに合った構成にすることが
できる。 ハス・コントローラ６５０はＶＭＥ制御プロトコルに従
って、両方向データ・バッファ６２０または両方向７１
〜レス・バッファ６３０にイネーブル信号を送る。 ハス・コントローラ６５０はＤＭＡコントローラ６５０
とＶＭＥ割込みロジック６８０（および以下で詳しく説
明するように他のロジック・ブロックからの）からの状
況情報を受は取るようにも接続されている。また、バス
・コントローラ６５０はＤＩＩＡコントローラ６４０、
ＶＭＥ割込みロジック６８０、および他の多くブロック
（上述する）に制御信号を送るようにも接続されている
。バス・コントローラ６５０の状況と制御接続は広範囲
にわたっているので、混乱を避りるために個別的には示
されていない。 しかし、これらの接続は当業者には容易に理解されるは
ずである。 木好通実施例では、これはＶＭＩ−ハス・：］ンｌ−（
：１う装ｊｌ （ＳｉｇｎｃＬｉｃｓ Ｓ（＋８６８７
２）として構成されている。これはマスク・インタフェ
ースとハス・エラー・サイクルを含むすべてのバス・フ
ロトコルを取り扱う。 マスク・モートとスレーブ・干−１・ ＶＭＥインタフェースは２つの別個のインタフェース、
つまり、スレーブ・インタフェースおよびマスタ・イン
タフェースと考えることができる。 マスク・モードでの動作について、ＤＭＡコントロラ６
４０と関連づけて以下説明する。 スレーブ・モードはスレーブ・アドレス・デコーダ６３
２を使用して行なわれる。高速化サブシステムがスレー
ブ・モート（これはバス・コノトローラ６５０によって
デコードされたＶＭＥコマンドで示される）で動作して
いるときは、コントローラ６５０は両方向バッファ６３
０を通過モートに置いて、スレーブ・アドレス・デコー
ダをイネーブルする。そのあと、スレーブ・アドレス・
デコーダはＶＭＥアドレス線６００八から持ち込まれた
アドレスをデコートシて、１．に当の装舊をイネーブル
する。 この場合も、スレーブ・ア１−レス・デコーダの出力は
広範囲に渡っ°Ｃ接続されているので、個別にはボされ
ていない。 スレーブ・アドレス・デコーダはＶＭＥプロトコルに準
拠する必要なりＴＡＣに生成ロジックも備えている。 ＶＭＥプロ１〜コルの下では、現在のハス・マスタかホ
ードをアト１ノス指定し、そのボートはスレーブ・モー
ドにあるときだけ応答することができる。というのは、
どの時点ても活動マスクは１つだりが許されるからであ
る。（バスへのアクセスが許可されるまで、従って活動
状態になるまで待たされているマスクは多数存在するこ
とがあり得る。）そのあと、マスクはスレーブがＤＴＡ
Ｃに （データ転送受領確認）で応答して、データを受
は取ったこと（書込み操作）またはデータを送ったこと
（読取り操作）をマスタに知らぜるまで、待たされるこ
とになる。 データ ハソフ）・６２０ これは両方向バッファであり、ＶＭＩ−データ線１ｉ
００ ＋１どの直接−〆ンタフェースとなるものである
。 アドレス・バッファ６３０ これは両方向バッファであり、ＶＭＥアドレス線６００
Ｂとの直接インタフェースとなるものである。 ＶＭＥインタフェース・メモリ６６０ このメモリはインタフェース１６０内の大きな記憶ブロ
ックとなるものである。これのいくつかの用途は、ＤＴ
Ｐ千ジュール＋２０の動作と関連づけて上述した通りで
ある。 メモリ・マツプ 各高速化サブシステムは８ＫＢのＶＭＥアドレス空間を
使用する。このアドレス空間のベース・アドレスは８個
のスイッチによって選択される。レジスタ・アドレスは
このベース・アドレスからのオフセットとして与えられ
る。高速化サブシステム用のメモリ・マツプは２つの区
域に分割てきる。 サイズか２８ ｘ ３２ビット話のメモリ区域。このメ
モリ１ス域の使用法はソフトウェアで制御される。この
区域に納められるデータ構造のいくつかは以下に挙げる
通りである。 メモリ・スペースの下方部分を占有するレジス久区基。 この区域は、詳しく下達するように、多くの重要な機能
用に使用される。 メモリ区域はマイクロロー１−・デバッガと通常の実行
時インタフェース間で共用される。 デバッガ区域には、モニタ・マイクロコードかメモリ、
ＦＩＦＯなどを読み取れるようにするコマンド待ち行列
の他に、サブシステムの状態格納情報が収容される。 実行時インタフェースは主に装置トライバがそこにコマ
ンドを追加して、口１ｉｔｚマイクロコードがそこから
コマンドを削除できるコマンド待ち行列から構成されて
いる。 ハードウェアをアクセスする仕方にはいくつかの制約が
ある。これらの制約は主にハードウェアを単純化して、
それてもなお、１５または３２ビツト・データ・バス・
インタフェースを可能にするためのものである。制約ど
は、ハイド・アクセスかサポートさねないこと、ヒツト
・アクセスは長話（３２ビツト）境界で行なう必要かあ
ることである。 メモリ６００ とデータＦＩＦＯ６７０は３２ピッ１−
幅である。ホスト・システムが１６ビツト・システムで
ある場合は、−」二位１６ビツ１〜はアクセスかでさノ
よい。 １６ビツト・システムがメ干り内の連続アドレスに書込
みを行なう場合は、ア１−レスな４ずつ増やして行って
、次の記憶位置に移る必要がある。 好適なサブシステムで使用されるＶＭＥメモリ・マツプ
は次のようになっている。 レジスタ オフセット 制御レジスタ ０ ストローブ・バッファ ４ 状況レジスタ ４ ＷＣＳ制御レジスタ０８ ＷＣＳ制御レジスタ１ １２ ＷＣＳデータ・レジスタ １６ ＣＰマイクロアドレス ２０ ＤＴＰマイクロアドレス ２４ データＦＩＦＯ２８ 幅 １６読み書ぎ １６書込み ８読取り １５Ｍ売み書き ８読み書き １６読み書き １６読み書き ６読み書き ３２読み書き ＋トメモリ［１ｆｉ０ ４０９［ｉ
３２読み書きデータＦＩＦＯ６７０ データＦＩＦＯ６７０はデータ転送操作におりる重要な
機能を備えている。 通常の動作モートでは、ＤＭＡコントローラがデータＦ
ＩＦＯを排他的に使用するので、データＦ Ｉ Ｆ Ｏ
がポストによってアクセスされることはない。ホストは
制御レジスタ内のＦＩＦＯアクセス・ビットをリセット
することてデータＦＩＦＯへのアクセスが可能になる。 ＰＩＦＯ６７０で示されたブロックは物理的に２個のＦ
ＩＦＯで構成され、両方向ＦＩＦＯの機能をもっている
。これらのＦＩＦＯの一方はホストによって読み取られ
、他方はホストによって書込まれる。ＦＩＦＯの他の終
端はＤＴＰによってアクセスされる。（従って、−数的
に、ポストがＦＩＦＯに書き出したあとでＦＩＦＯを読
み取る場合は、読み取られたデータは書き出されたデー
タと異なることになる。）ホストがＦＩＦＯをアクセス
するときは、ＦＩＦＯ状況をモニタして、ＦＩＦＯか空
のときに読み取られたり、−杯のときに碧鈴込まれたり
しないようにしなければならない。（ポストはこれらの
１・１１・（）を１、な断目的で、あるいはＤＭＡでな
くポーリングされた人出力が必要である場合にアクセス
する必要かあることがある。） ＶＭＥ割込みロジック６８０ ＶＭＥ プロトコルはいくつかの割込みを用意している
。これらの割込みはＤＴＰモジコール＋２０によフて引
き起ずことができる。 ＤＴＰモジュール１２０は割込みベクトルも定義してい
る。ベクトルは割込み理由に応じて変更することができ
るが、割込み原因をＶＭＥインタフェース・メモリ６６
０に格納しておけば、１つのベクトルを使用することも
可能である。 ＤＭＡコントローラ６４０ データＦＩＦＯ６７０とＶＭＥバス間の順次またはブロ
ック・モードの転送がＤＭＡコントローラ６４０によっ
てサポートされている。（このコントローラはより通常
の単語転送もサポートしている。）ＤＭＡアドレスは完
全な３２ビツトであり、転送時に使用されるいＩＩ゛
アミル１／ス修１ｉｉｌｉ子と１０ Ｎ Ｇ ＊信号は
ずへて転送か開始される前にＤＴｆ’モジＪ−ル１２０
によってレジスタにセラ１−アップされる。 Ｈｌ；０６７０の反対側はＤＴＰモジュール１２０によ
つ°Ｃ−杯または空にされる（通常はデータ・キャッシ
ュ・メ干り１４０の中に）。１６ビツ１〜転送か使用さ
れるどきは、ＤＴＰマイクロコーローＴｅ１．３２ピッ
１〜内部形式との間でデータをパックまたはアンパック
する。 この部分かＤＭＡコントローラとも呼はれるのは、Ｄ
１’ ｌ’そジュール１２０からの１個の高水準コマン
ドを受りてＦＩＦＯ５７０との間でブロック・データ転
送を行なうことができるからである。しかし、この機能
がもつ機能は商用化されているＤＭＡコントローラ・チ
ップの機能とは同じでない。通常のＤＭＡコントローラ
は、活動時にＤＭＡアクセスで使用するものと同しバス
からデータとアドレス情報を受り取る。しかし、ＤＭＡ
コントローラ６４０はそのアドレス情報をＤＴＰモジュ
ール１２０から受は取り、この情報を使用してＶＭＥハ
スとのア！−レスおＪ：ひデータ・インタフェースを制
御−・ｊ−る。 本好適実施例では、ＤＭＡコン１−ローラ［ｉ４［１は
実１際には４個の八ｍ２９ｉ ＤＭ八へ゛・ン１〜・ス
ライス・チップに実装され、ある種の関連ロジックは下
達するようにＰＡＬに実装されている。 ＤＭＡコン）〜ローラのセラｉ・ア・シフ゛はＤ ’ｒ
Ｐ干シ」−ル１２０によって行なわれ、データはＶＭ
Ｅハス線６００ＢとデータＦＩＦＯ６７０との間で転送
される。 ３つのアドレス指定モートが使用可能である。 これらのどれが使用されるかは、転送の種類またはシス
テム構成によって決まる。 アドレス定数保存。このアドレス指定モートはＤＭＡが
ＶＭＥメモリにアクセスすると籾同じＶＭＥアドレスを
保存しておくもので、これは人出カポ３トをアクセスす
るとき使用される。 アドレスを２ずつ増分（または減分）。このアドレス指
定モードはアクセスされるＶＭＥメモリが１６ビツト幅
だけのとき使用される。この場合は、ＤＴＰはデータを
内部で使用される３２ビット語と外部で使用される１６
ビツト語の間で分割またはマシする。 ア１ヘレスな４ずつ増分（または減分）。このアドレス
指定モートはアクセスされるＶＭＥメ干りが３２ビット
幅であるとき使用される。 勿論、当業者にＪＳ＜知られているように、複数の状況
信号を使用ずれは、ＦＩＦＯに対するデータの扱い方を
制御することがてきる。例えば、この種の状況信号には
、ＦＩＦＯ空、ＦＩＦＯ半満杯などがある。 マイクロコート・ロード制御ロジック６１０このロジッ
クはマイクロアドレス・バス２１１Ｂと３１１１１およ
び直列ループ２２５ とのインタフェースとなるもので
ある。（より正確には、第２８図に示すように、このロ
ジックは１つの直列出力線２２５八を備え、４つの帰還
線２２５Ｂ、２２５Ｇ、２２５Ｄ、２２５Ｅを備えてい
る。）このブロックの構成要素とそれが実行する機能に
ついて、第２７．２８、および２９図を参照して以下説
明する（直列ループ・インタフェースの動作と関連付な
がら）。 このロジックはレジスタ・ブロック６１２にあるＣＰと
ＤＴＰマイクロアＩ−レス・レジスタを）′クセスする
必要がある。さらに、ＷＣ５指定子制御レジスタもアク
セスする。これらのレジスタはＩノジスタ・ブロック６
１２に示されているか、制御ロジックの一部と見ること
も可能である。 このロジックはフリップフロップ２７２０、ステ］・・
マシン２７４０、マルヂブレクヅ２７１０、おＪ：ひＷ
ＣＳデータ・レジスタ２７３０ （これはシフ１へ・レ
ジスタである）から構成されている。 レジスタ・ブロック６１２ 多数の有用なレジスタがレジスタ・ブロック６１２に集
約されて示されている。このブロックに含まれる機能と
信号について以下説明する。 制御レジスタ・ビット ホストは制御レジスタを使用して、サブシステム・ハー
ドウェアの基本的動作を制御する。これらには主にハー
ドウェア・リセット機能とクロック制御が含まれる。制
御ビットは次の通りである。 ＣＰシーケンサ・リセット このビットはセットざよ］
乙と、ＣＩ’シーゲンジ２１０にアト１ノスＯまてシヘ
・ンブさゼ、内部シーケンサ状態をリセッ１−する。 ＤｒＰシーケンヅ・リセッ１− このビットはセットさ
れると、ＤＴＰシーケンサ３１０にアドレス０まてジャ
ンプさせ、内部シーケンサ状態をリセットする。 ＤＴＰ リセット このビットはクリアされると、ＤＴ
Ｉ’を安全状態に置くので、すべてのハスは３状態にな
る。これか主に使用されるのは、違法マイクロコート命
令でハス競合が起こるのを防止するマイクロコートをロ
ー）−するときである。 ＣＰリセット このビットはクリアされると、ＣＰを安
全状態に置くので、すべてのバスは３状態になる。これ
が主に使用されるのは、違法マイクロコート命令でバス
競合か起こるのを防止するマイクロコードをロートする
ときである。 ＦＰリセット、このビットはクリアされると、ＦＰを安
全状態に置くので、すべてのハスは３状態になる。これ
が主に使用されるのは、違法マイクロコート命令−Ｃハ
ス競合か起こるのを１υｊ＋ｌニー４−乙〕′ｌイクロ
ローｌ’をロー１−するとぎである。 ＶＭＥ ＦＩＦＯリセット このビ・ントはクリアさＪ
すると、ＶＭＥデータＦＩＦＯを空の状態にセ・ン卜す
る。 データ・バイブＦＩＦＯこのビットはクリアされると、
データ・バイブＦＩＦＯを空の状態にセ・ン１−する。 ＧＩＰ ＦＩＦＯリセット、このビ・ントはクリアされ
ると、ＧＩＰインタフェースＦＩＦＯを空の状態にセ・
ントして、ＧＩＰインタフェースを初期設定する。 自走クロック：このビットはＣＰとＤＴＰマイクロコー
ド・クロックを制御し、クロックを自走まノこは停止さ
せる。クロックが停止されたとぎは、ホストから１ステ
ツプ進めることが可能である。 クロック・ディスエーブル・このビットはバイブライン
・レジスタに対するクロックを除き、ＣＰとＤＴＰのす
べてのマイクロコード・クロックをディスエーブルする
。これが必要になるのは、例えは中断点を設定するとき
ＣＰまたはＤＴＰの状態を壊さないでマイクロコードが
読み書きされるようにするためである。 自走１゛１）クロック、このヒラ）・はＦＰマイクロコ
１〜・クロックを制御し、クロックを自走または停止さ
ゼる。 ＦＩＦＯアクセス このビットはＶＭｌｉデータＦＩＦ
Ｏへのアクセスを制御する。通常のオプションは内部Ｄ
ＭＡ コントローラに排他的アクセス権と制御権をもた
せるか、診断時またはＶＭＥスレーブのみ環境では、ホ
ストがこのビットをセットすることでこれらのＦＩＦＯ
の制御権を受は取ることができる。 マイクロコ−１−・ループ、このビットはテストをマイ
クロロー１〜・レベルで繰り返すために診断機能だけが
使用する。 ストローブ・バッファ ホストはストローブ・バッファを使用して、サブシステ
ムを縁またはパルス面から制御する。ストローブ・バッ
ファに書き込みが行なわれる場合は、セットされている
すべてのビットについて対応するストローブ線にパルス
が現れる。この自動ス１−ロービングにより、ホストは
ストローブ線のセラｌ−とリセッ［・によるストローブ
線の切（・（λから解放される。この操作は１門：込み
モー１−のときたり使用される。ポス１−かこのバッフ
ァを読み取ると、ある種の代替状況情報がポストに送り
返されることになる。 ストローブ線には、次のものがある。 １ステツプ これは１ザイクルの間にＣＰとＤＴＰマイ
クロコート・クロックを１ステツプ進めるものである。 これは、ハードウェアがＷＯ２を１ステツプを進めてロ
ードしたり、読取りや変更するとき使用される。 ＦＰバイブライン・クロック：ＦＰパイプライン・クロ
ック信号は、ＦＰのＷＯ２の内容を読み戻すときだけ直
列マイクロコード・ループ制御の一部として使用される
。ＦＰ内の実行時パイプライン・クロックは通常ＦＰマ
イクロコート・クロックと同じである。 ｃｐ ｗｃｓ書込みイネーブル：この信号はＣＰマイク
ロアドレス・レジスタに指定されているアドレスから直
列ループに以前にロートされたデータでＦＰのＷＧＳ
４７０ に１μ込みを行なう。ＣＰマイクロアト１ノス
・レジスタか使用されることに注、位されたい。 ＷＧＳ ４７０への書込みはり−ＦＷＣＳマスクによっ
て修飾されるので、選択されたＦＰだけのＷＧＳか更新
される。 ＣＰデバッグ割込み このストローブはＣＰに割込みを
引き起すものである。これは、ＤＴＰをデバッグ・モニ
タに戻すためにマイクロローＩ〜・デバッグ・モニタに
よって使用される。 ＤＴＰ割込み、このス１−ローブはＤＴＰに割込みを引
き起すものである。これは、コマンドがそのコマンド待
ち行列にロードされたことをＤＴＰに通知するために装
置トライバによって使用される。 状況レジスタ 状況レジスタは読取専用であり、主にホストがＶＭＥデ
ータＦＩＦＯをアクセスてきるときにホストにＶＭＥデ
ータＦＩＦＯを判断させるために使用される。 状況ピッ１〜には次のものかある。 ＶＭＥ出力ＦＩＦＯ状況、このＦＩＦＯから出される状
況ピッ１〜には、満杯、半満杯、空の３つがある。これ
らの状況ヒラ［−は、ボス１〜かそこから読取りを行な
うＦＩＦＯに対するものである（そのアクセスか可能で
ある場合）。 ＶＭＥ人力ＦＩＦＯ状況、このＦＩＦＯから出される状
況ビットには、満杯、半満杯、空の３つがある。これら
の状況ビットは、ポストかそこに別込みを行なうＦＩＦ
Ｏに対するものである（そのアクセスか可能である場合
）。 ＩＩＥＲＥ： この状況ビットはＦＰモジュールが存在
するかどう、かをホストに判断させるものである。これ
を行なうには、各モジュールのアドレスなＷＣ５制御レ
ジスタ１に書き込み、この状況ビットをテストする。そ
のアドレスにモジュールがあれは、この状況ビットはク
リアされ、モジュールがなければ、セットされる。 ＷＣＳ制御レジスタ ＷＣＳインタフェースは２つのレジスタを使用して制御
される。最初のレジスタはＣＰ、ＤＴＰ内およびＦＰモ
モジュール上ある各種マイクロコート・メモリの読み書
きを制御する。これらの信号の機能と用７去の１ｉＹｆ
ｉｌｌ ｉＪマイクロコロー−・ローディングの個所で
説明されている。 このレジスタにおける制御信号には次のものかある。 直列ループ出力信号：これは３ビツト・フィールドの最
」二値ピッ１−であり、直列ループの並列通路のどのブ
ランチを戻り路として働かせるかを選択するものである
。このフィールドの他の２ビツトはＷＣ５制御レジスタ
１にある。 ＦＰ ＷＣ５出カイネーブル このビット出力は、通常
のマイクロコート実行とマイクロコード読み戻し時にイ
ネーブルにする必要かあるが、マイクロコードのロード
時にディスエーブルする必要があるデータをイネーブル
してＦＰマイクロコード・メモリから取り出すものであ
る。 ＦＰパイプライン出カイネーブル・本好適実施例では、
ＦＰ ＷＧＳ ４７０はマイクロコート・ローディング
を最適化するために２つのバンクに分割されている（下
達する）。この信号はこれらの２バンクの出力とのイン
タフェースとなるパイプライン・１７シスタ４７６を制
御する。 ｒｐ ｗｃｓモート・これは直列ループ・モートを制御
し、ループを回ってデータをシフトさせるか、ＷＧＳと
の間でデータを転送するかを選択する。 ＣＰとＤＴＰバイブライン・レジスタ出力イネーブル：
これはマイクロツー１〜命令をディスエーブルして、す
べてのピッ１〜を高レベルにするとぎたり使用される。 ｃｐ ｗｃｓ出カイカイネーブルのビット出力は通常の
マイクロコード実行とマイクロコード読み戻し時にイネ
ーブルにする必要があるが、マイクロコードのローディ
ング時にディスエーブルする必要のあるデータをイネー
ブルしてＣＰマイクロコート・メモリから取り出すもの
である。類似の信号はＤＴＰ ＷＣ５３２０の出力イネ
ーブルを制御する。 ｃｐ ｗｃｓモード：これは直列ループを制御し、ルー
プを回ってデータをシフトさせるか、ＷＧＳとの間でデ
ータを転送するかを選択する。 ＤＴＰ ＷＣＳモード：これは直列ループを制御し、ル
ープを回ってデータをシフトさせるか、ＷＧＳとの間て
データを転送するかを選択する。 ＣＰマイクしノコート３ 択 これはＣ［）のシーケン
サにその７１−レス・ハスを３状態にさせて、その代わ
りにＣＰマイクロア１−レス・レジスタをイネーブルし
てハスを駆動さゼるものである。 ＦＰマイクロア１〜レス選択 これはＦＰのＷＯ２のア
ドレス・ソースどしてＣＰマイクロアドレス・バスを使
用さゼるものである。通常、ＣＰマイクロアドレス選択
は、ボス１〜かマイクロコート・アドレスをＣＰに、従
ってＦＴ’に送るようにセットアツプされている。 ＦＰ ＷＣ５選択 ＦＰ ＷＯ２は並列ロート機能では
データ経路指定が必要になるので、読取り時は２半分と
して扱う必要がある。このピッ１−は下位６４ビツトか
上位４０ビツトを選択する。 直列ループ復帰選択（２）：直列ループ戻り路は４つの
ソースの１つから選択できる。（これはＷＯ２の内容が
直列ループを通して読取られるときそのソースを選択す
るようにセットアツプされていなりれはならない。）ソ
ースとなり得るものには、ＣＰ内部（ヘ−ス・ポートた
りにある）、ＣＰ外部（ベース・ボー１−ど１・Ｐモジ
ュールにある） 、 Ｄｉ’ｌｌ、およびＦＰがある。 直列ループ・モート（２）これらのビットはブタがＷＣ
Ｓデータ・レジスタから読み刊キされるどき直列ループ
をどのように振る舞わさせるかを制御する。オプション
には、データ保留、データ・シフト、データ・パルスが
ある。これらの効果については、直列マイクロコード・
ロートのｍ所で説明されている。 他方のレジスタはＦＰモモジュール上マイクロコードを
ロードし、読み取ることを制御するフィールドを保持す
る。これを制御するフィールドには次の２つがある。 ＷＣＳロード・マスク：このマスクの各ビットはマイク
ロコードを対応するモジュールにロートすることをイネ
ーブルする。ビットはいくってもセットできるので、類
似のモジュールに同しマイクロコードを並列にロードす
ることか可能である。 直列ループ出力イネーブル これらの残りのビットはＷ
Ｃ５制御Ｉ／シスタ０にある３番目のピッ１〜と一緒に
使用されて、干ジュールのとれに直列ルフのＣＰ外部戻
り路とＦＰ戻り路を駆動させるかを選択する。 ＷＣＳデータ・レジスタ ＷＣＳデータ・レジスタは直列ループ、従ってマイクロ
コード・メモリをアクセスするときホストが読み書きす
るレジスタである。マイクロコードのローディングを効
率化するために、このレジスタはＷＣ５制御レジスタ０
内の直列ループ・モード・フィールドがどのようにセッ
トアツプされているかに応して異なった振舞い方をする
。 直列ループ・モートが「保持」にセットされている場合
は、このレジスタは他のレジスタと同じように読み書き
される。 直列ループ・モードが「シフト」にセットされている場
合は、ＷＣＳデータ・レジスタに対し読み書き操作が行
なわれるたびに、レジスタは１６桁だけシフトされ、書
籾込まれたデータが直列ループに挿入されると共に、ル
ープ内の「最後の１語がデータ・レジスタにロー１・さ
れる。 直列ループ・干−１−か「パルス」に七ノドされている
場合は、レジスタは他のレジスタと同しように読み書き
されるか、書込み操作か行なわれると、ある種の制御信
号が自動的に発生されて直列ループを制御する。 ＣＰマイクロアドレス・レジスタ このレジスタはＣＰまたはＦＰモジュールのマイクロコ
ード・ロード時にマイクロコート・ｏ −ト制御ロジッ
ク６１０によって駆動されて、ＣＰマイクロコート・ア
ドレス・バス２１１Ｂ上に送出されるデータを保持する
。ＣＰマイクロア］・レス選択ビットがｗＣ８制御レジ
スタ０にセットされている場合は、このレジスタを読み
取ると、そこに最後に告キ込まれたデータが返却される
。そうでない場合は、ＣＰのシーケンサが出力中のアド
レスの非同期スナップショットが返却される。 ＤＴＰマイクロアドレス・レジスタ このレジスタはＤＴＰモジュールのマイクロコド・ロー
ト時にマイクロコート・ロート制御ロジツク６１０に：
よって駆動されて、Ｄ ｉ’ Ｐマイクロコト・アドレ
ス ハス３ ］ Ｉ １１上に送出されるデータを保持
する。ＤＴＩＩマー７クロアＩ〜レス選択ビットがＷＣ
５制御レジスタ０にセットさ才１ている場合は、このレ
ジスタを読み取ると、そこに最後に書き込まれたデータ
か返却される。そうでない場合は、ＤＴＰのシーケンサ
か出力中の７１〜レスの非同期スナップショッｌ−が返
却される。 （以下余白） データ・パイプ・インタフェース・ロジツタｊ５０デー
タ・パイプ概念は複数の個別サブシステムを各種の１〜
ボロシ形状に結合ざ氾るものである。 この結合は「データ・パイプＪと叶ばれる複数の局所ハ
スを使用して行なわれる。また、この結合はバックブレ
ーンから独立しているので、相互に１Ｉｉｌｌシて結合
することが可能である。 本好適実施例では、各データ・パイプ局所ハスは３２ビ
ット幅て毎秒４０ＭＢの転送することをザボトし、受取
側はＦｒＦ（］でバッファリングされる。各サブシステ
ムは２つの入力バイブと１つの出力バイブをもっている
。出力バイブは個別クロックをもっているので、２人カ
バイブにデーシイ接続されているときは、データは各人
力バイブに個別的にも、まとめても送ることができる。 データ・パイプ・インタフェース１５０は第７図に示さ
れている。データ・バイブ出カポ−１へは３２ビット幅
である。このボートは別の高速化ポート４１４０上のデ
ータ・パイプ・インタフェースの入カポ−１−（７１０
または７２０）に（またはある種のタイプの別の”Ａ
！ｉ、’１： 、Ｊ二のデータ・パイプ゛・インタフェ
ースに）接続する・−とか可能である。データ・パイプ
の受取り側はＦ Ｉ ｌ’ Ｏてバッファされている（
ＦＴＦＯ７４０または７５０を使用して）ので、出力側
７３１は電気的にデータをバッファするたりである。２
つのストローブ７６０が用意されているので、一方のデ
ータ・パイプ・インタフェースが他の２つのサブシステ
ムに書き込むことができるようになっている。受取り側
ザブシステムでデータ・オーバランが起こるのを防止す
るために、受取り側システムからのＦＩＦｏｊ１杯フラ
グ７７０を送り側サブシテムか使用してモニタリングが
できる。２つの人力ＦＩＦＯ７４０と７５０が２つの人
力ポードア１０と７２０にあるので、２つのザブシステ
ムは１つのサブシステムにデータを送ることができる。 ＦＩＦＯ出カイ出御イネーブルＰマイクロコード内のＴ
Ｄソース・フィールドによって制御され、出力ストロー
ブはＴＤ宛先フィールドによって！１ｉＩＩ御される。 人力ＦＩＦＯ状況信号７８０は条件コート・ロジッつて
テストすることてきるか、割込みを引き起すこともある
。 このインタフェース構成を使用すると、複数のザブシス
テムを局所ハスて各種］・ボロシ形状に結合することか
できる。このようにザブシステムを柔軟に再構成できる
ことは、アプリケーション向きマイクロスコピック・デ
ータ転送アーギテクヂャを多くのアプリケーションで使
用すると大きな利点が得られるので、第１図に示すザブ
シテムの場合に特に有利である。トポロジ形状のいくつ
かの例が第３４．３５．３６．３７図に示されている。 ある種のアルゴリズムやアプリケーションでは、複数の
サブシステムを並列またはパイプライン構成にすると、
計算作業負荷を分散できる利点が得られる。例えば、高
性能３次元図形ワークステーション構成の１例が第３６
図に示されている。 複数のサブシステムをデーシイ構成で結合すると（第３
７図に図示）、データを共用することかでき、その場合
、「マスタフサブシステム４１５０Ａは例えばホスト・
メモリからデータを人手し、それをデータ・パイプ結合
を通して他のすへてのサブシスデノ、４１５０１１．４
１！ｉ０［；、４１５０１１ と：！１用することかて
ぎる。この結果、各ザブシステムか独自のコピをもつの
ではなく、１つのザブシステムたりがデータを取り出す
ことになるので、ポスト・バス４１１Ｏのパン１−幅か
節約される。 データ・バイブはリングに結合ずれは（第３５図）、ケ
ンブリッジ・リングど同しような設謂構造のトークン・
パッシング・ネットワークを効果的に構築することか可
能である。 データ・バイブ経由で送られるデータの内容と意味はソ
フトウェアで制御されるか、通常はメツセージ・バケツ
１〜にするのが普通である。 データ・パイプはシステム間通信用に設計されているが
、これらは他の周辺装置と結ぶことも可能である。持続
入出力速度は毎秒４０ＭＢであるが、バースト人力速度
はもっと高速である。バースト入力速度は配線の電気的
特性によって制限されるが、データ・パイプ人力が１つ
のときは、毎秒１６０１ＡＢ （両方の人力か並５１
＋化しているときは、適当なバッファ・カートを使用す
れば最高３２０ＭＢまて）にすることか可能である。 このインタフェース機能の主要な利点は、使用できるサ
ブシステム相互接続トポロジが多様化していることであ
る。従って、特に注目すべきことは、図示の構成例は大
幅な柔軟性が得られることを示している。 画像プロセッサ・インタフェース＋７０このインタフェ
ースはアプリケーション向ぎバスとの接続を可能にする
。本好適実施例では、このバスは図形と画像データ向け
に特に最適化されている画像プロセッサと結ばれる。ま
た、本好適実施例では、この画像バスはｒ ＧＩＳバス
」であり、このバスは１６０本のデータ線からなり、デ
ータ・クロック期間が１２０−２００ｎｓて動作する。 （従って、このインタフェース・ロジックは本明細書の
各所でｒＧＩＰインタフェース」と呼ばれている。）し
かし、他の画像データ・バス標準（好ましさの点で劣る
が）を使用することも可能である。別の方法として、デ
ータ転送要求条件（地震測定や実時間システムなど）が
特殊なアプリケシ三】ンの場合には、他のアプリケーシ
ョン向ぎハスを使用することも可能である。 Ｇ Ｉ Ｉ＋ゼインフェースを通して、ＧＩＰとザブシ
ステムはデータとコマン１〜を相互に受渡しすることが
できる。このインタフェースは第８図にブロック図で示
されている。 ＧＩＰ とサブシステム間の連絡はすべて１６ビツト幅
両方向ＰＩＦＯ８１０を通して渡される。ＦＩＦＯの一
方の側はＤＴＰマイクロコートによって、他側はＧＩＰ
マイクロコーローによって制御される。ＧＩＰインタフ
ェースはマイクロコード拡張ボート・インタフェースを
備えているので、ＧＩＰは実際には、ザブシステムに常
駐しているマイクロコード（８ビツト）を実行する。Ｇ
ＩＰマイクロコード拡張バスは前述したＤＴＰマイクロ
コード拡張インタフェースと同じである。 ＧＩＰインタフェースは、ＧＩＰ図形プロセッサがある
種の分散マイクロコードをサブシステムで実行させるた
めに必要なサービスを提供する。これらのサービスには
、ＧＩＰマイクロコート・クロック、ＧＩＰマイクロア
）へ１ノスとデータ・ハス、割込みと状況信号、おＪ：
び拡張ＧＩＰマイクロ二フー１：を直列にロートするた
めの手段かある。 ＧＩＰインタフェース内の周辺構成要素としては、ＷＣ
５８３０、両方向ＦＩＦＯ（片方向ＦＩＦＯから構成）
および状況ロジック８２０と割込みロジック８４０かあ
る。 常駐ＧＩＰマイクロコードにより、ＧＩＰは次のような
機能を実行することができる。 ＰＩＦＯ８１０からデータを読み書きすること。 状況ロジック８２０を通してＦＩＦＯ状況信号をテスト
して、開コレクタ条件コート・インタフェース信号に基
づいて結果を駆動すること。 割込みロジック８４０によりてＧＩＰに割込みを弓き起
す条件をセットアツプすること（例えば、ＦＩＦＯが満
杯または空になったとき）。 ＤＴＰに割込みを引き起すこと。 ＤＴＰ側からは、ＦＩＦＯは３２ビット幅でなく１６ビ
ツト幅である場合を除き、他のＦＩＦＯのいずれかであ
るように見える。 辻絡か行なわＪ］るときの形式と、晶速化すブシスデム
またはＧＩＰがマスタ装置であるかどうかの詳細はずへ
て２プロセッサで駆動するマイクロコ１〜によって決定
される。３次元ワークステジョン環境では、第３６図に
示すように、ポストをマスクに、ザブシステムをスレー
ブに、数値高速化サブシステムをその中間にする階層が
好ましい。 直列ループ・インタフェース 第１図（および他の図）に示す同時並行多重プロセッサ
・システムがもつ利点の１つは、３またはそれ以上のプ
ロセッサの書込み可能制御記憶機構（ＷＣＳ）が直列ル
ープ・インタフェースを介して結ばれていることである
。本好適実施例によるこのループのトポロジ構造は第２
８図に示されている（第２Ａ、３Ａ、４Ｃ２および６図
に２２５で示されている線は、第２８図では中断されて
、１つの出力線２２５Ａと４つの帰還線２２５Ｂ、２２
５Ｃ１２２５Ｄ、２２５Ｅが示されている）。 直列ループと結ぶインタフェースの実装構成は各種プロ
セッサを個別に取り上げて、またＶＭＥインタフェース
と関連つりて１述した通りである。 しかし、これらの機能のいくつかを再びここて検問し直
して、直列ループの高度アーキテクチャな直列ループ・
インタフェースを通してホス）−は制御記憶機構のすべ
てをアクセスしてデータを取り出すことかできる。この
ループの正味ハン］・幅を最大にするために、各個のｗ
ｃｓ （ｗｃｓ拡張部分４９０を含む）は直列／並列シ
ャ１−ウ・レジスタのバンクを通して直列ループとのイ
ンタフェースとなっている。 ＦＰ ＷＣＳ ４７０とのインタフェースとなるシャド
ウ・レジスタは第２９図と第４Ｃ図にレジスタ４８１Ａ
と４８１Ｂで示されている。ＣＰ ＷＣＳ ２２０との
インタフェースとなるシャドウ・レジスタは第２八図に
レジスタ２２２と２２３で示されている。Ｄ、ＴＰ Ｗ
ＣＳ ３２０とのインタフェースとなるシャドウ・レジ
スタは第３八図にレジスタ３２２ と３２３でボされて
いる。ＣＰＷＣ５拡張部分４９０ とのインタフェース
となるレジスタは第４八図に（汁拡張部分の一部として
全体か示されているか、個別には示されていない。 これらのレジスタの各々は命令をそれぞれの制御記憶機
構にローｉ−シたり、命令ス］・リームを小刻みにタロ
ツクをとったり、あるいは単純に命令ストリームを可能
な限り高速にクロックをとったりすることができる。従
って、この線のバント幅は効率よく使用され、最小限の
命令だけで特定プロセッサの制御記憶機構をアクセスす
ることができる。 ループ制御 本好適実施例では、直列ループの制御と経路指定のため
の機能かいくつか追加されているので、幅広い構成と拡
張オプションに適応させることがてきる。 本好適実施例では、各サブシステムはマイクロロー１〜
・サブシステムを最高６つまで（制御プロセッサ１つ、
データ転送プロセッサ１つ、浮動小数点プロセッサまた
はアルゴリズム高速化ブロセッ４１４つまで）をもっこ
とてきる。これらのプロセッサの各々は独自のＷＣＳを
もっている。各ＷＣ８はマイクロロー１−のアップロー
トのと谷は書込みを行い、診断、中断点設定などのとき
は読ゐ取らなりればならない。 この機能を利用できるようにする主な機能には、次のも
のがある。 帰還マルチプレクサ・これは２つの内部ソース（制御プ
ロセッサとデータ転送プロセッサ）からと、２つの外部
「帰還バス」 （制御プロセッサの拡張部分と複数の浮
動小数点プロセッサのマイクロコードに対する）からの
直列ループを収集する。 制御プロセッサと浮動小数点プロセッサのマイクロコー
トが置かれている浮動小数点プロセッサ・モジュールか
らの直列ループを収集する帰還直列バス。帰還ループ・
アドレスはどちらの千ジコールに直列帰還バスを駆動さ
せるかを選択する。 各浮動小数点プロセッサ・モジュールはマイクロコード
・ロード・イネーブル・ビットをもっているので、モジ
ュールを任意に組み合せて同時にロートすることかてき
る。 データ転送ブロセノヅの直列ルーフ拡張部分はジャンパ
とワーｆヤのリンクによって制御される。 この構成によると、直列ループを回ってデータを転送し
て、ＷＣＳにハックロードするプロトコルか非常に複♀
１Ｆに１７る。この種のプロトコルはラフ１−ウェアで
実行されるのか通常である。本好適実施例ては、これら
のプロトコルのうち時間のかかる部分はハードウェアに
実装されているので、マイクロコードのダウンロードが
大幅に高速化する。別の利点として、ソフトウェアのオ
ーバヘットも軽減される。 本好適実施例では、ホストはマイクロコートを１語ずつ
データ・レジスタに書き込む（または読み取る）。（本
実施例では、データ・レジスタは２つの汎用シフト・レ
ジスタから作られている。 直列ループの残り部分はＡＤＭ社製のＡｍ２９８１８な
どの直列シャドウ・レジスタを使用している。）あらか
しめ選択された直列モードによって、次の３つのいずれ
かが行なわれる。 「保持」モー１−が選択された場合は、データ転送はメ
モ゛りへの転送と同しように行なわねる。 「シフト」干−１〜か選択された場合は、読取りまたは
書込みザイクルか終ると直ちに、データか直列ループの
中に（または外から）シフトされる。これが行なわれて
いる間は、使用中信号によって、ポストによるデータ・
レジスタへの追加アクセスが先に延はされることになる
。 「パルス」モートが選択された場合は、書込みアクセス
が終った約５００ｎｓ後に、直列データ・クロック・パ
ルスが発生して、シャドウ・レジスタが必要とするモー
トにセットされる。 ループ・トポロジ 第２８図は直列ループの大規模接続関係を示したもので
ある。 信号出力線２２５八はＶＭＥインタフェース１６０にあ
るマイクロコード・ロード・ロジック６１０によって駆
動される。（これは１本の物理線だけにする必要はなく
、例えば、４ビット幅バスのようなバスにすることも可
能である。）この線は３つの書込み可能制御記ｆｎ機構
２２０．３２０ および４７０の各々の周辺にあるシ
Ａ・１−ウ・レジスタの各々に適用される。（ｃｐ ｗ
ｃｓ拡張部分４９０は出力線２２５八に直結されないで
、−次ＷＣ５２２Ｇの下流側の線２２５Ｇに接続されて
いることに注意されたい。）４木の帰還線か設けられて
いるが、これらはマルチプレクサ２７０１によって選択
か可能である。これらの帰是線は主にデバッグのとき使
用される。 「スネーキングＪ （ｓｎａｋｉｎｇ）か殆どないこと
に注意されたい。つまり、一方のＷＣＳ側の直列シャド
ウ・レジスタの直列出力が他方のＷＣＳのインタフェー
スへの入力として使用されるケースは２つしかない。こ
れらのどちらのケースの場合も、直列ループの下流側に
あるＷＣＳは事実上上流側ＷａＳの拡張部分である。つ
まり、独立プロセッサを直列ループ内に直列接続するこ
とは回避されている。これの利点は、異種プロセッサ・
モジュールに対する独立マイクロコード・プログラムを
１つに結合する必要がないことである。この結果、プロ
グラマは上述したアルゴリズムの分割をフルに利用する
ことかできる。また、これはローディングを高速化する
」二で役立つ。ざらに、幅と奥行か異なるＷＣＳを目（
票とした）゛ログラムをマージするときにも問題が起こ
らない。 ループ・トポロジの並行性の利点は、並行ロトが簡単に
行なえることである。例えは、共通のマイクロコート列
をＦＰモジュール１３０の各々にロドしようとする場合
は、ＦＰモジュールのすへてにあるシャドウ・レジスタ
のすべてを同時にイネプルさせることができるので、各
々は線２２５へ上の直列データとバス２１１Ｂ上のマイ
クロアドレスに従ってロードされることになる。 第２８図から明らかなように、ループ・トポロジは複数
の並列分岐を備えている。 ■分前・出力線２５５はＣＰ−次ＷＣ５２２０側シヤド
ウ・レジスタ・インタフェースへの人力となるものであ
る。シャドウ・レジスタ・インタフェースからＣＰ Ｗ
ＣＳ ２２０ （線２２５Ｃ）への帰還はマルチプレク
サ２７１０にフィードバックされる。 タフｊ−−−スの下（ｆ；こ１ｌｉｌｌに（」、ｃｒ’
ｗｃｓ拡張部分４９０のずへでにあるシャｌ−ウ・レ
ジスタ・インタフニスへの人力どなる帰Ｍ ｋｇ ２２
５ Ｃも設りられている。 シャドウ・レジスタ・インタフェースからＷＣ５拡張部
分４９０への帰還はすへて帰還線２２５Ｄに結ばれてい
るのて、マルチプレクサ２７１Ｏにフィードバックされ
る。（帰還は並列に接続されているので、直列出力コマ
ンドは個々のモジュール・アドレスで修飾すれば、帰還
線２２５Ｄ上の競合が防止される。） ＤＴＰ分岐・出力線２２５はＤＴＰ ＷＯ２３２０にあ
るシャドウ・レジスタ・インタフェースに直列人力を送
るようにも接続されている。シャドウ・レジスタ・イン
タフェースからＷＯ２３２０（線２２５Ｂ）への帰還は
マルヂブレク＋２７１０にフィードバックされる。 ＤＴＰ拡張部分ザブブランチ＋ ＤＴＰ ＷＯ２３２０
とのインタフェースの下流側には、帰還線２２５Ｂがオ
フボート出力として利用て剖るようになっている。 この接続は必要ならばユーザが開発してＤＴＰ拡張ロジ
ックを胃ることかて〜る。かかるＬノシックの動作は以
−トに訂しく説明する。 ■９１％ 出力線２２５は数値ブロセッヅ・モジュー
ル１３０または１３０°の各々にあるＷＯ２＋１７０側
のシャドウ・レジスタ・インタフェースへの直列入力と
しても使用できる。シャドウ・レジスタ・インタフェー
スからの帰還（ＪずへてＰｉ！２２５Ｅに結はれている
ので、マルチプレクサ２７１０にフィードバックされる
。（帰還は並列に接続されているのて、直列出力コマン
ドを個々のモジュール・アドレスて修飾すれば、帰還線
２２５Ｅでの競合が防止される。） 第２７図はマイクロコート・ローディング制御ロジック
６１０の構成要素の詳細図である。重要な構成要素の１
つはフリップフロップ２７２０であり、これは帰還直列
データを再同期化するものである。 ＷＯ２が分散されているときは、シフト・レジスタ・ク
ロックとシャドウ・レジスタのＤクロ２り間のクロック
・スキューを制御することは、直列ループ構成が多種類
であるので、非常に困テ１「である。このフリッフロッ
プか含まれていると、フリップフロップがクロック・ス
キューの制御を担当する（スキューが制御ロジックを駆
動する基本クロツタ期間を越えない限り）。ステー１へ
・マシン２７４０はホストからデコート化信号を受りる
とＤクロック出力を発生する。 ホストとのループ・インタフェース 第６図と第２７図に関連させて上述したように、マイク
ロコート・ローディング制御ロジック６１０は直列ルー
プ２２５上のデータを読み書きできる。 また、ＣＰとＤＴＰマイクロアドレス・バス２１１Ｂと
３１１Ｂに対しても読み書ぎができる。 ＤＴＰマイクロコーロー拡張ループ 本好適実施例によれば、オフポーＦで拡張して別の直列
インタフェース・ループを構築することもできる。この
ループとの接続は第２８図に２８４０でボされている。 任意的に、ＤＴＰモジュール１２０はｃｐ ｗｃｓ拡張
部分４９０と同じようなりＴＰ ＷＣ５拡張部分を追加
の構成要素に組み入れることによって、オフボードで拡
張することか可能である。これらのＷＣ５拡張部分から
は、ＤＴＰマイクロアドレス・ハス３１１ ＩＩで選択
されたマイクロ命令出力か得られる。これらのＤＴＰ拡
張部分の制御は、ＤＴＰ拡張部分か比較的高範囲にわた
る環境で使用されることがあるので、ＣＰ拡張ロジック
よりも若干ゆるくするのが好ましい。ＤＴＰ拡張ロジッ
クは密結合高速入出力装置て利用されることを目的とし
ている。 この拡張オプションが使用される場合は、ＤＴＰ拡張部
分（いずれかが使用される場合）はすべてＤＴＰ自身と
直列になっている。これは競合を防止するためである。 並列マイクロコード・ローディング 上述したように、本好適実施例では、マイクロコードは
２通りの方法で浮動小数点プロセッサにロードされる。 １つはポストの制御の下で直列ループによる方法であり
、もう１つは制御プロセッサの制御の下で並列に行なう
方法である。マイクロコードの並列ローディングは、浮
動小数点プロセッサで使用できる書込み可能制御記憶機
構（”ｗｃｓ”）の数に制限かあるので（４ハまたは１
（ｉＫ命令）、好都合である。７γ動小数、ψプロセッ
サのルヂンか多すぎて、−度にＷＣ３に収まらないとき
は、ある種のす一へレイ手法か必要になる。直列ループ
を使用してオーバ１ノイをロートすることはホストか命
令をロー１−できる速度か遅いので（ディスクへのアク
セスによって、ｌ００ｍ５から３ｍ５）、実用的でない
。 本好適実施例によって提供される並列ロー１−機能は広
幅データ・キャッシュ・メモリを使用してマイクロコー
ト命令全体（現在は＋０４ビット）を保管しておき、そ
れを１サイクルで浮動小数点プロセッサ書込み保持レジ
スタに転送する。そのあと、これは通常の出力ボートを
通って、直列ロディングで使用される診断シスト・レジ
スタ（例ＡＭ０２９８１８）に転送される。これらの装
置には、マイクロコート・ヒラ１〜をパイプライン化す
る出カポ−］・（これは必要ならば、人力ボートとして
も使用できる）を備えている。しかし、本好適実施例で
は、この機能は遅ずきるので使用されない。 デツプの多くＧＪマイクロコロー−をなんらかのソノ法
で内部レジスタに格納している。）このことは、上述し
た並列ロー１〜のルートか直列並列レジスタかもつこの
機能を使用しても、速度や機能か犠牲にならないことを
意味する。並列ロー１・時間は命令当たり約５００ｎｓ
てあり、これは直列ロー１へ時間よりも大幅に向上して
いる。 もう１つの重要な点は、浮動小数点プロセッサでマイク
ロコートをオーバレイすることがボス１−による監視を
必要としてないで、完全に制御プロセッサによって制御
されることである。逆に、マイクロコート・オーバレイ
がまだデータ・キャッシュ・メモリに存在しない場合は
、制御プロセッサはデータ転送プロセッサがボス］・・
メモリに移って、そこからそれを取り出すように指示す
ることができる。 本好適実施例では、各ザブシステムはマイクロコート・
プロセッサを最高６つまでもつことができる（制御プロ
セッサ１つ、データ転送プロセッサ１つ、浮動小数点プ
ロセッサまたはアルゴリズム高速化ブロセッ′ｖ／１つ
まで）。これらのプロセッサの各々は独自のＷＣ５をも
っている。各ＷＣ５はマイクロコートをアップロー１・
するときは、書込みを行ない、診断や中断点を設定する
ときは、そこから読取りを行なう必要がある。 （以下余白） モジュール１広弓長オプション すでに」このいくつかの個所でＪｊ２明した、にうに、
第１図に図示のシステムをモジコール単位で拡張するた
めのオプションがいくつか用意されている。以下では、
これらのオプションのいくつかを要約することにする。 キャッシュ・バス＋４４に接糸売できるモジュールは次
の２種類がある。 算術演算処理型。これの代表例として、浮動小数点プロ
セッサ・モジュール１３０とアルゴリズムまたはアプリ
ケーション高速化機構１３０°がある。 高速データ（ＯＳＯ）モジュール。これはデータ・キャ
ッシュ・メモリまたは高速人出力ヂャネルを拡張するた
めに使用されるのが代表例である。このメモリを拡張す
る方法は、 ＤＴＰマイクロコート拡張バス２８２４を
通して高速化サブシステムとのインタフェースとなる大
容量メモリ・ザブシステムを使用することとは全く異な
る。ｌｌ５Ｄ法はデータ・キャッシュ・メモリ１４０と
同しハント幅をサボ１−するが、大容量メモリ・サブシ
ステムはどの容：ｊｉはマｊ７られノｌい。 多重モジュール構成にすると、浮動小数点プロセッサ・
モジュール＋３０型のモジュールを４っまて、ｌｌ５Ｄ
モジユールを２つまで使用できる。これらの数字はアー
キテクチャに制約要因があるからではなく、機械的およ
び電気的理由から選択されたものである。 ＦＰ １３０千ジユールは千ジュール選択ビットによっ
て選択される。これらは通常制御プロセッサ・モジュー
ル１１０の制御下に置かれるが、ＶＭＥインタフェース
はこれらのビットを無視することができる。これが使用
されるのは、マイクロコードをダウンロードするときゃ
デバッグを行なうときだけである。モジュール選択ビッ
トはリセット・（これはリセット信号で制御される）を
除き、モジュールの動作をすべての面で制御する。 ＋１ＳＤ干ジユールはデータ・キャッシュ・アドレス・
バスをデコートすることによって選択される。 モジュール接続 モジュールどの接続につい”Ｃ以下要約して説明する。 接続を論理図域別に分類して挙げて、２種類のモジュー
ルのどちらかこれらの接続を使用するかを示しである。 接続は６個の９６ウエイＤｒＮコネクタを使用して行な
われる。第４０Ａ図と第４０Ｂ図は本好適実施例の物理
的接続構成を示したものである。 本好適実施例では、モジュール接続には次のようなもの
がある。 データ・キャッシュ転送用：２５６ビツト・ブタ、２３
ビットＤＣＭアドレス、８個の書込みイネーブル、保持
レジスタＯＥビット、遅延アクセス信号（例えば、低速
メモリを受は入れるためのクロック・サイクル延長のた
め）、および保持レジスタＣにビット。 ＣＰインタフェース用＝３ビット・アドレス、１６ビツ
ト・データ、１６ビツトＣＰシーケンサ・アドレス、Ｃ
Ｐマイクロコート・クロック、ＣＰパイプライン・クロ
ック、ＣＰ書込みゲート・クロック、１つの割込み線、
および１つの条件コート。 マイクロコートのローディング用 ｃｐ ＋ｖｃｓ出カ
イネーブル別の線、ＣＩ’パイプライン出カイカイネー
ブルｐ ｗｃｓ刊込みイネーブル、ｃｐモート、ｃｐ直
列データ・アウト、ＣＰ直列データ・イン、ＦＰ ｗｃ
ｓ出カイカイネーブル・１】バイブライン出力イネーブ
ル、ＦＰパイプライン・クロック、ＦＰ ＷＣ５書込み
イネプル、ＦＰモード、ＦＰマイクロアドレス選択、
ＦＰ上位／下位ＷＣＳ選択、ＦＰ直列データ・アウト、
ＦＰ直列イン、６個の直列クロック／ＷＣＳロード・マ
スク信号、および３ビット直列ループ帰還選択。 汎用目的用・モジュール選択の３ビツト、リセッ１−、
シングル・ステップ、自走、Ｆｐ中断点、マイクロコー
ト・ループ、ＦＰリセット、ＨＥＲＥ用の制御信号。 ＤＣ線用・＋５ν電源線２１本、−５Ｖ電源線６木、接
地線１６１木。 どのタイプのモジュールもすべての信号をアクセスする
ことができる。 多重数値処理モジュール 第１Ｏ区に示すように、各種実施例のうちある非割に有
用な実施例では、複数の数値処理モジュル１３０が使用
されている。この実施例では、モジュール１３０はずへ
て制御プロセッサ・モジュール１１０による高度の監視
下に置かれている。ＣＰ干ジュール１１０は高度の監視
タスクを実行するだけでなく、数値プロセッサ・モジュ
ール１３０との間で行なわれるすべてのデータ転送を直
接に制御する。数値プロセッサ・モジュール１３０はす
へてキャッシュ・バス１４４と並列に結ばれている。数
値プロセッサ・モジュール１３０の各々は上述したよう
に、ＣＰ拡張ロジック４１０を備えている。データ転送
プロセッサ・モジュール１２０は上述したように、キャ
ッシュ１４０と外部との間のデータ転送を管理するもの
である。 データ・キャッシュ・メモリ１４０と数値プロセッサ・
モジュール１３０または１３０°間は高メモリ・バンド
幅で結ばれているので、多くの場合、複数のモジュール
を並列に稼動できるので、データ欠乏が起こることはな
い。 数値プロセッサ・モジュールをいくつ使用して稼動さセ
ることかてきるかは、アプリケーションやアルコリズム
かとのよう１Ｊ混成になっているかよる所か大きい。本
好適実施例では、４つまでに制限されている。この制限
を設けたのは、主に電気的および機械的理由によるもの
である。しかし、メモリ・パン１〜幅ずへてか使用され
ていれは、浮動小数点プロセッサ・モジュールの数を増
やしても利点は得られない。 数値プロセッサは独立に稼動するので、モジュール・イ
ンタフェースに、浮動小数点プロセッサ同士の同期また
はデータ交換のためのプロトコルを含める必要はない。 この結果、仲裁の必要がなくなるので、インタフェース
が非常に単純化される。 命令書込みバスは数値またはアプリケーション向きプロ
セッサ（またはその両方）で共用させるのが好ましい。 また、最上位アドレス・ビットは数値またはアプリケー
ション向きプロセッサ（またはその両方）のいずれかが
個別的にアドレス指定されるように、あるいはこれらの
ブロサッサのずへてか一緒にアドレス指定さ４するＪ：
うに、あるいはこれらのプロセッサ群の一部（全部でな
く）が−緒にアドレス指定されるように、ロジックに従
って判断させるのが好ましい。 つまり、複数の浮動小数点プロセッサを制御するには、
アルゴリズムを存在する浮動小数点のいずれかで稼動す
ること、あるいはその一部が存在する浮動小数点プロセ
ッサの一部または全部で稼動することがあり得ることを
考慮に入れる必要かある。このためには、制御プロセッ
サと浮動小数点プロセッサとの長期的または短期的な関
係を明確化する必要がある。制御プロセッサはどの浮動
小数点プロセッサを制御すべきか、あるいはどの浮動小
数点プロセッサとの間でデータを転送すべきかをサイク
ル単位で選択することができる。長期的関係の場合は、
これはもっと大局的に定義することも可能である。 本好適実施例では、これはどの浮動小数点プロセッサを
使用すべきかを定義する制御メカニズムをサイクル単位
で選択するマイクロローＩ〜・ピッ１〜を使用すること
によって達成される。この制御メカニズムは他のマイク
ロコート・ビットを使用することも、レジスタの内容（
これはマイクロコートによって事前にロートされている
）を使用することも可能である。マイクロコート命令フ
ィールド内のピッ１〜を使用して短期（つまり、サイク
ル単位）の定義を行ない、レジスタで長期使用を定義す
ることかできる。 これらの２モートの使用例を示すと、次の通りである。 短期−４つの浮動小数点プロセッサでＦＦＴを行なうと
きは、制御プロセッサは１つの浮動小数点プロセッサに
数サイクルを使用して、次のバタフライのデータをロー
ドし、以前のバタフライの結果を収集してから、別のバ
タフライを扱う次の浮動小数点プロセッサに移ることに
なる。 長期−ベクトル加算を行なうときは、使用すべき浮動小
数点プロセッサはベクトル加算ルーチン（制御プロセッ
サにある）が呼び出される前に選択される。このことは
、制御プロセッサはこの計算にどの浮動小数点プロセッ
サ（またはどのタイプの浮動小数点プロセッサ）を使用
ずへぎかを知らｆｚ ＜でもよいことを意味する。 第２３図はモジュール・アドレスがどのようにデコード
されるかを図式化して示したものである。 このデコードが実際にはどうような方法で行なわれるか
は、 ＦＰモジュール１３０と関連つけて」二連した通
りである。 キャッシュ・メモリ拡張 上述したように、大容量の拡張メモリをキャッシュ・バ
ス１４４に直接接続することか可能である。このことは
、物理的構成と使用されるデータ転送プロトコルの別の
利点となっている。この種の構造例は第４３図に示され
ている。 物理的および電気的 装ボード 第３８八図と第３８Ｂ図は本好適実施例の物理的レイア
ウトの主要特徴を示したものである。第３８Ｂ図は子ボ
ートであり、第３８八図の主ボードより小さくなってい
る。第３８Ｂ図は浮動小数点ブロツセサ・千ジュール１
３０のバーＩ・ウェア（（−Ｊ属制御ブロセッザ拡張ロ
ジックを含む）である。第３８Ａ図はデータ転送プロセ
ッサ１２０、制御プロセッサ１１０の主要部分、データ
・キャッシュ・メモリ１４０、コマン１−・メモリ１９
０、およびインタフェース１５０、ｉ６０．１７０．１
８０からなる構成を示している。２つのポー１へか一緒
になって、第１図に示すような完全なシステムか得られ
る。 ２つのホードは６個のコネクタ３８１０が同じパターン
になっている。これらのコネクタは雄型と雌型になって
いるので、追加のボードを積層することができる。例え
は、第９図と第１θ図に示している構成は複数の浮動小
数点モジュール＋３０またはアルゴリズム高速化モジュ
ール１３０°（またはその両方）を−緒に積層すること
によって得たものである（しかし、将来の改良に備えて
、これらの接続にバックブレーンを使用するとさらに利
点が得られる）。そうすれは、さらに都合のよい機械的
構成が得られる。 コネクタ３８１０はそれぞれ９６ピン幅にするのが好ま
しい。そうすれは、キャッシュ・バス１４４の全幅がこ
れらのコネクタを通る場合でありてｂ、−１分なビン数
を予備として残しておくことかできる。 データ・キャッシュ・メモリ１４０を拡張するための拡
張メモリも、このパターンのコネクタを使用して積層す
ることが可能である。上述したように、キャッシュ・バ
ス１４４−トに追加の拡張メモリを接続すると、高バン
ト幅チャネルを利用する非常に短時間のアクセス遅延の
間に比較的大ぎなメモリ空間が得られる。本好適実施例
では、１００ｎｓ以内に２４０ＭＢ／秒の速度で最高１
２ＭＢまでアクセスができる。 第３８Ａ図は最大の個別構成要素の位置を示すと共に、
他の区域における一部の機能の全体的割振りを示してい
る。本実施例で使用されているボートは３段高さのＥｕ
ｒｏｃａｒｄである。ＶＭＥインタフェース・ロジック
１６０は全体がボードの縁に置かれ、バックブレーンの
スタブ長さを最小にしている。（ＶＭＥインタフェース
規格は短長のスタブを規定している。） メモリ・バンク５１０は全体が図面の−に方の左隅と右
隅にコネクタ３８１Ｏの近くに置かれている。コマン１
〜・メモリ１９０とＶＭＥインタフェース・メ干り６６
０もこの区域に置かれている。 ボート中央部の大部分はＣＰ保持レジスタ５６０ＡとＤ
ＴＰ保持レジスタ５６０Ｂが占有している。 ＤＴＰ とＣＰ ＩＰＵ ３４０と２４０、ＤＴＰとＣ
Ｐシーケンサ３１０と２１０、およびＣＰアドレス生成
機構２３０はすべて別々に示されている。 ＤＴＰモジュールの書込み制御記憶機構３２０は全体が
図面の左下付近のコネクタ３８１Ｏの下方に示されてお
り、ＣＰモジュールの書込み可能制御記憶機構２２０は
全体が右下付近のコネクタ３８１０の下方に示されてい
る。ＧＩＰインタフェース１７０、およびＤＴＰマイク
ロコート拡張インタフェース１８０は全体が左下隅に示
されている。（この区域には、部のＤＩＮコネクタ（図
示せず）が置かれており、このロジックを使用してサポ
ートできる物理的接続を提供している。）同様に、右下
隅には、データ・バイブ・インタフェース１５０だりで
なく、その関連コネクタが搭載されている。 第３８１１図に示ず子ホー１〜はもっと小形である。 （第３８八図と第３８ｎ図は同し縮尺て作図されていな
い。） 保持レジスタ４２０は右」二と左上に示されているコネ
クタ３８１０間に置かれている。これらのレジスタの間
には、ＥＣ１周辺３８２０があり、ここにＥＣＬ部品（
これらの部品は大量の発熱を放出する傾向がある）が置
かれている。（本好適実施例では、ＥＣＬ部品としては
、転送りロック発生機構４１２とＦＰマイクロコード・
クロック発生機構４８０がある。）これらの部品は隔離
されているので、ＴＴＬの雑音が雑音の少ないＥＣＬ部
品に入り込むのを防止している。） 以上の説明から理解されるように、レジスタ・ファイル
４３０を作るために使用されるチップは、ＡＬＩＩ ４
５０および乗算機構４４０と同様に大形である（本好適
実施例では、これらのチップの各々はピン格子パッケー
ジに納められている。）ＦＰモジュールのＷ［：Ｓ ４
７０は全体が図面の左中間部にｉｉｒ？かｈ−Ｃいる。 そのすく下に、「Ｐモジュールの次アドレス・ロジック
４７７か置かれている。ＦＰモジュールの制御ロジック
かスタックとしても使用できるスクラッチパット・メモ
リ１６０は物理的に次アト１ノス・ロジック４７７ に
近接している。 ＣＰ拡張ロジックは子ボート１３０または１３０′の各
々の制御のためにＣＰマイクロコードを拡張するとき使
用されるものであるか、その大部分が図示のようにボー
１〜の下縁に置かれている。特に、ＷＣ５拡張メモリ４
９０は左下に示されている。 浮動小数点プロセッサ・モジュールを別々のサブボード
に分散して搭載させると特に好都合である。（また、複
数の浮動小数点プロセッサ・モジュールが使用される場
合は、各プロセッサ・モジュール１３０をそれぞれの独
自のサブボード上に置いて隔離するとよい。）数値プロ
セッサ・モジュール１３０は、高速ロジックがそこに含
まれているので雑音を発生しやすく、また、これらの線
と構成要素はＥｆ：１．レベルを使用するので、雑音の
影響を非常に受けやすい。 さらに、保持レジスタ４２０、局所転送ハス４２２、レ
ジスタ・ファイル４３０、φ云ｉＸクロック４１２かず
へてサブポート上に搭載されている。こうすると、最高
周波数轢かすべて共通サブポート」二で隔離されるので
、利点が得られる。高速ロジックの各部分をある程度隔
離て剖るので、これは特に複数の数値プロセッサ・モジ
ュールを使用する実施例では有利である。 ＰＡＬ実装 本好適実施例では、以下に挙げるＦＡｌ、（プログラマ
ブル・ロジック・アレイ）が使用されている。 現在使用されているＰＡＬはすべてＴＴＩ、である。大
部分は１６および３２シリーズからのものであるが、他
にもいくつかが使用されている。 しかし、当業者なら容易に理解されるように、他のＰＡ
Ｌ実装を幅広く使用することも可能である。機能をハー
ドウェア・ブロックに分割することは変更可能であり、
ハードウェアで実装したある機能群を変更することも可
能である。ＰＡＬに現在実装されている機能の多くはＭ
Ｓ１０シック部品を使用して実装することも、ΔＳＩＣ
またはセミカスタム集積回路にブロックとして実装する
ことも、ＩｓＩロジック・チップをプログラミングする
ことによって実装することも可能である。しかし、この
実装をここで詳細に示したのは、米国特許法の規定に従
うように、本好適実施例の内容をすへて開示するためで
ある。 ＣＰ ＰＡＬ 以下は、制御プロセッサ・モジュール＋１０に使用され
ている最も重要なＰＡＬのいくつかを簡単に説明したも
のである。 クロック波形生成ＰＡＬ ２５０ このＰＡＬはＣＰとＤＴＰによって使用されるタイミン
グ波形を生成する。上述したように、４つのクロックが
発生される。これらは各々４つの事前定義波形列の１つ
に従っている。４つの波形列は異なる期間、つまり、人
力クロック期間の４．５．６および７倍になっているこ
とが特徴である。これは、本好適実施例のように４０Ｍ
ｔｌｚオシレータが使用されるときは、１００．１２５
．１５０および１７５ｎｓに変換される。マイクロロー
１− クロックとバイブライン・クロックは同し波形を
もつか、マイクロコート・クロックはマイクロコートを
ロートするとぎは、バイブライン・クロックを動作させ
たままにして禁止することが可能である。マイクロコー
ド・クロックは常に２サイクル（オシレータの）の間高
であり、そのあど２．３．４またはサイクルの間低にな
る（これらの選択はサイクル長入力によって行なわれる
）。サイクル長はＣＰから要求された最大長さ（２ビツ
ト）とＤＴＰから要求された最大長さ（２ピッｌ−）か
ら選択される。サイクル長はバイブライン・レジスタか
ら駆動されるので（非レジスタ設計にした方がよいが）
、サイクル長は可能な限り最後の瞬時にサンプリングさ
れて、ループを回って伝播する最大時間が得られる。こ
のタイミングは出力クロックが生成されたサイクルの直
後のサイクルで活動化するので、最初に現れるときより
も重要である。 タイム２クロツクはマイクロコート・クロックが動作す
る周波数の２倍で動作し、その立上がり縁はマイクロロ
ーｉ〜・クロックの縁と同し時間に現れる。 書込みイネーブル・ゲート信号が低のときＶＭＥインタ
フェース・メモリ６６０からの人力がサンプリングされ
る。この人力がメモリ使用中を示していた場合は、サイ
クル長はこの入力が変わるまで延長される。これにより
、メモリ・アクセス時間に余裕ができるので、アクセス
衝突、オフボード通信などによってアクセス時間を遅く
することができる。（この使用中信号は、ＦＡｌ側から
見たときは、書込みゲートが低のとき余分のサイクルを
挿入したように見えるたりである。） クロックを自走させるか、１ステツプ進めるかの選択は
別の人力によって行なわれる。 ＣＤバス・ソースＰＡＬ このＰＡＬはどのソースにＣＤバス１１２を駆動させ、
該当装置の出力イネーブル線を駆動させるかを選択する
ＣＰマイクロコード・ビットをデコードするものである
。いずれかの１６ビツト・ソースが選択されると（ア）
・１ノス生成機構２３０など）、このＰΔ１．は符号／
セロ拡張ＰＡＬ ２１［ｉを活動化さｌる信号も出力す
る。リセツ１−信−号が活動しているときは、どのソー
スも選択されない。 ＴＤババス２２のデータ・ソース・フィール１−のデコ
ートも同し種類のＰＡＬを使用して行なわれる。 ＴＤババスソースを選択するＰＡＬも、それぞれの対応
するＦＩＦＯ空状況信号でＦＩＦＯ読取りをゲート操作
するロジックを備えているので、空のＦＩＦＯが読み取
られるのを防止する（ＦＩＦＯ内にエラーを起す原因に
なる） ＣＤバス宛先ＰＡＬ このＦＡｌ、はＣＤバス＋１２上のデータの宛先を選択
するＣＰマイクロコートをデコードして、該当装置の読
取りイネーブル線を駆動するものである。 ＴＤババス２２のデータ宛先ビットのデコートも同じ種
類のＰＡＬを用いて行なわれる。 ソースまたは宛先装置が駆動する必要のあるチップ・イ
ネーブル線をもっていると（例えは、ＶＭＥインタフェ
ース１６０やコマンド・メモリ１９０におけるメモリ）
、それぞれのチップ・イネーブル線が駆動される。 符号／ゼロ拡張ＰＡＬ ２１に のＰＡＬはイネーブル信号およびソース・データの高ビ
ットに応じて、符号またはセロ拡張機能を実行する。使
用するのが好ましいＰＡＬは８ビツト幅だけであるので
、ずへての符号／ゼロ拡張操作にはこれらが対で使用さ
れる。このＰＡＬは２個所で使用されている。一方の対
（第２八図にブロック２１６で図示）はＣＤバス１１２
に、もう一方の対（第３Ａ図にブロック３１６で図示）
はＴＯババス２２につながっている。 バス・ソース・ロジックは、１６ビツト・ソースがアク
セスされるとき、イネーブル・ビットを符号／ゼロ拡張
ロジック２１Ｂに送るものである。 第１４Ａ図と第１４Ｂ図はこのＰＡＬの構成と動作を示
している。さらに詳しくは、第１４八図は若干具なる実
施例を示している。つまり、各符号／ゼロ拡張操作で３
個の８ビツト・マルチプレクサが使用されている。これ
により、本好適実施例では不可能である単一バイトの使
用が可能になった。第１４Ｂ図は第１４Δ図のバーｉ・
ウェアで使用されるコマンド構造を示している。 マルチウェイ分岐アドレス指定ＰＡＬ ２１７このＰＡ
Ｌはシーケンサ３１０のマルチウェイ１機能を実装する
ために使用される。このＰＡＬは３ビット条件コードを
受り取り、それをマイクロコート定数フィールドの最下
位３ビツトに挿入する。修飾された定数フィールドはシ
ーケンサ３１５上にフィードバックされる。シフト・フ
ィールド人力は結果を左に０．１または２桁シフトする
かどうか（つまり、１．２または４をかけるかどうか）
、あるいは入力定数フィールドを未変更のまま送るかど
うかを制御する。別の人力はこのＰＡＬの３状態出力ド
ライバをイネーブルする。 第ｎ図に示すように、このＰＡＬは３状態バツフア３１
８と並列に接続するのが好ましい。定数フィールドの最
下位８ビツトだけがＰＡＬ ３１７に送られる。最上位
８ビツトはバッファ３１８に送られる。 （好ましくは、修飾された定数フィールドは相対シーケ
ンサ命令で使用されるが、その使用に注意ずれは、絶対
または間接命令で使用することも可能である。）マルチ
ウェイ分岐操作は、第３０図を参照して以下に詳しく説
明する。 データ人力条件ローＩへ選択ＰＡＩ。 このＰＡＬ（ＤＴＰモジュール１２０に置かれており、
第３図にマルヂブレクザ３１２で示されている）はＤＴ
Ｉ’マイクロコート・シーケンサ３１０でテストできる
１組のＦＩＦＯ状況コードを選択する。選択された組の
条件コートはデコードされ、シーケンサ３１０に送られ
て、これらの条件に基づくマルチウェイ分岐が行なわれ
る。これらの条件信号のソースは、４つのハス人力イン
タフェース、つまり、ＧＩＰインタフェース１７０、デ
ータ・パイプ・インタフェース＋５０の２つの人力ボー
ト、およびＶＭＥインタフェース１６０の１つの中にあ
るものが選択される。 ＤＴＰ とＩ／Ｆ Ｐ八り 以下は、データ転送プロセッサ・モジュール１２０ と
インタフェース機構１６０．１７０．１８０で使用され
ている最も重要な機能のいくつかを簡単に説明したもの
である。 ＶＭＥ ７ Ｆ Ｌ／ス・デ：’ −Ｆ ＰＡＬ１つの
ＰＡＬはＶＭＥア］・レスの最下位ビットと５アドレス
修飾ビツトをデロー１〜する。その出力はＶＭＥアドレ
スとアドレス修飾子か以前に選択されたビットと一致す
ると活動化する。（アドレスと７１−レス修飾子の組合
わせは最高１６までプログラミングでき、そのうちの１
つは４ビット切替え信号によって選択される。） ＶＭ
Ｅ割込みＰＡＬからの人力もあり、これは割込み承認サ
イクルがいつ進行中であるかを示している。これは出力
を駆動するようにデコートされたアドレスとＯＲがとら
れる。 ＶＭＥアドレス・バスの最上位アドレス・ビット（１８
−３１）も同じようなＰＡＬを使用してデコードされる
。このＰＡＬでは、アドレスの」ニイ立８ヒ゛ットを使
用するか無視するかが別の人力で選択される。 ＤＭＡ ＦＩＦＯ状況とクロック制御ＰＡＬこのＰ八り
はＤＭＡ ＦＩＦＯ６７０からのクロックと状況信号の
経路を制御する。また、このＰへ１、はこれらのＦＴＦ
Ｏのり℃７ンクをＤＭ八へンＩ−ローラ６４０の制御下
に置くか、ＶＭＥインタフェースからデコートするかを
制御する。 ＶＭＥ Ｈ先取りと書込みデコードＰへＬ６１１読取り
デコートＰΔ１．はＶＭＥバスからの８つの読取りソー
スをデコードする。内部ＶＭＥアドレスはデータ・ス１
〜ローブ、書込みイネーブル、およびポー１〜選択信号
によってデコートされ、修飾される。 書込みデコードＰＡＬはＶＭＥバスからの９つの書込み
ソースをデコートする。内部ＶＭＥアドレスはブタ・ス
トローブ、書込みイネーブル、ボード選択、およびＶＭ
Ｅ書込みイネーブル信号によってデコートさね、修飾さ
れる。νＭＥ書込みイネーブル信号は各種書込みイネー
ブルまたはクロックのセットアツプと保持条件をＶＭＥ
バスのタイミングから独立して制御するために使用でき
る。 ＶＭＥスレーブ・アクセス・タイミングＰＡＬこのＰへ
！、はバス・コントローラ６５０におし）てブタ転送確
認通知のタイミングを発生する。このタイミングは、デ
コーダ６１１が受り取るのとほぼ同しアドレスと修飾子
もこのＰ Ａ １．への人力となるので、読み書きされ
るレジスタまたはメモリに合わせて調整することか可能
である。２重ボートＶＭＥメモリ６５０が使用中であれ
ば、このタイミングは別の入力によって遅延される。（
これが行なわれると、使用中信号が終了したあとで追加
サイクルが挿入される。） 直列ループがデータのシフトに使用中であれば、タイミ
ングは別の人力によって遅延される。 データが直列ループ・レジスタ６８０に書き込まれると
き、ＶＭＥ書込み信号が高になったあとで３サイクルの
遅延が挿入されるので、直列ループ・ステート・マシン
（別のＰＡＬにある）は余裕をもってデータをラッチ・
インすることができる。 このＰＡＬはＶＭＥインタフェース・メモリ６６０がア
クセスされるときは、イネーブル信号も発生ずる。 信号ループ制御ＰＡＬ このＰ八りはマルヂブレクサ２７１０とステート・マシ
ン２７４０を実装している。ステート・マシン機能は直
列ループ内の刊込み可能制御記憶機構の各々とのインタ
フェースで８１８個の直列／並列レジスタを制御するよ
うに接続されている。（これらには、ＣＩ’ ＷＧＳ
２２０とＤＴＰ ＷＧＳ ３２０ （Ｄ ＬＦ カニ、
プロセッサ・モジュール１３０の各々にあるＦＰ ＷＧ
Ｓ ４７０とＦＰ ＷＣ５拡張部分４９０か含まれる。 ）ステー１−・マシンはシフト・レジスタと直列データ
・クロックを制御する。シフト・レジスタとの間でデー
タ転送が行なわれているときは、シフト・レジスタと直
列データ・クロックはアクセスのタイプ（つまり、読取
りか書込み）に応じて、またモード信号に従って制御さ
れる。直列ループ・モード信号は次の３モードの１つを
指定している。 ＤＡＴＡ ｌｌ０ＬＤ （ｏｏ） ： 通常のレジス
タと同じように読み書きを行なう。 ＤＡＴＡＳｔ（ＩＦＴ（１０） ：通常のレジスタと同
じように読み書きを行なうが、直列データ・クロックを
切り替えている間に直列ループを回って１６ビツトだり
データをシフ１〜する。 ＤＡＴＡＰＵｌ、５Ｅ（１１）・通常のレジスタと同し
ように読み書きを行ない、直列データ・クロック・パル
スを１回発生ずる。 ＤＡＴＡ ５ＩＩＩＦＴモートでは、ステート・マシン
はあるサイクルでシフトし、次のサイクルで保持するよ
うにシフ１〜・レジスタを制御する。この２サイクル・
パターンは１６回繰り返され、その結果、シフト・レジ
スタの内容か直列ループ内に挿入される。保留サイクル
では、直列データ・クロックが主張される。データがシ
フトされている間、使用中信号は活動しており、そのシ
フトが終るまでシフト・レジスタへの以降のＶＭＥアク
セスを保留にする。 ＤＡＴＡ ＰＵＬＳＥモートでは、書込み操作の３００
−４００ｎｓ後に、直列クロックは一度だけ高パルスに
なる。このパルスは”８１８”シャドウ・レジスタ内部
の内部フリップフロップをアップロードする。 （これらのシャトつ・レジスタの各々は内部フリップフ
ロップを備えており、これはデータをそれそれに対応す
るＷＧＳにハックロー１へするときその動作モー１’を
制御する。このＤクロックかパルスを発生ずるとぎは、
直列ループを回ってデータはシフ１〜されない。（この
遅延により、データは安定化する。つまり、ループを回
って伝わっていく。）この操作時は、使用中信号は活動
化されて直列ループへのＶＭＥアクセスを禁止する。 このＰＡＬは４個の直列ループ帰還路２２５Ｂ、２２５
Ｃ１２２５０，２２５Ｅ、および再同期化フリップフロ
ップ２７２０を収集するマルチプレクサ２７１０も備え
ている。 ＤＣＭ とＤＣＭ Ｉ／Ｆ Ｉ’ＡＬ 以下は、キャッシュ・メモリ１４０ と、ＦＰモジュル
１３０」二に置かれているが、キヤ・ンシュ・メ干す１
４０とのデータ・インタフェースを取り扱うＣＰ拡張ロ
ジックで使用される最も重要なＰＡＬのいくつかを簡単
に説明したものである。 ＤＣＭアドレス・デコートＰへり このＰＡＬはマルチプレクサと一緒に第５図にプロ・ツ
タ５６０でパされてし）る。このＰＡＬ、はデータ・キ
ャッシュ・メモリ・７１−レスをデコートする。 ２つのアドレス人力が用意されている。人力５］６はＣ
ババス１１１のピッ１〜１９−２５に対応しており、人
力５１７はＴ＾ババス２１のビット１９−２５に対応し
ている。仲裁ロジック５３５によって生成される制御線
５２１はどちらのアドレスをデコートするかを選択する
。 ＤＣＭ保持レジスタ制御ＰＡＬ このＰＡＬ（ＣＰとＤＴＰマイクロコート・ストリーム
によって制御される）はデータ保持レジスタ５６０Ａ、
５６０Ｂ、および４２０の３つのバンクを制御するため
に使用される各種制御信号を発生する。マイクロコード
・ビットはクロックと出力イネーブル信号を駆動するよ
うにデコードされる。バンク５６〇八を制御する信号は
ＣＰアクセス信号５３６によって制御される。バンク５
６０Ｂを制御する信号は、ＤＴＰボートの方が優先度が
低いので、ＣＰアクセス信号５３６とＤＴＰアクセス信
号５３７の両方によって制御される。 レジスタ・バンク４２０（浮動小数点モジュール上のＦ
Ｐ保持１ノシスタ）を制御する信号は該当の干シコール
選択信号とＡＮＤかどられる。クロック信号はずへて正
のクロック縁のタイミングを制御するために、書込みイ
ネーブル・ゲート・クロック信号によって修飾される。 別の組の信号はアクセス・サイクルでメモリ出力をディ
スエーブルすることがてきる。これにより、保持レジス
タはデータ・キャッシュ・メモリに書き込まなくても読
み戻すことができる。（これらの信号は書込みマスク情
報をアクセスするために別のＰＡＬでも同しように使用
される。）（以 下 余 白） ＤＣＭ書込みフラグ・レジスタＴ’ＡＬ書込みマスク・
ロジック５３０（８ヒツトｊｉ）込みマスク信号５１２
をメモリ・バンク５１０に送る）は複数のＰＡＬを使用
して実装されている。ＤＴＩＩインタフェース・レジス
タ５６０Ｂに対応するＰＡｌ、を最初に説明する。ＣＰ
モジュール１１０によってアクセスされる他のレジスタ
・セット５６０Ａの状況の追跡は、同しようなＰＡＬを
使用して行なわれる。 このＰＡＬの目的は、保持レジスタ５６０Ｂ内の８Ｆ語
のどれにＤＴＰによフて書き込まれたかを覚えているこ
とである。データ・キャッシュ・メモリ書込みが必要で
あるときは、このＰＡＩ、の出力はＤＴＰ保持レジスタ
からの並列書込みにマスクをかりる。更新されているＦ
語だりが実際にはデータ・キャッシュ・メモリ・バンク
５１０に書キ込まれる。保持レジスタに対する書込みが
行なわれると、対応するフラグ・ビットがＰＡＬ内にセ
ットされる。セットされるフラグ・ビットはこれらの条
件の下でＤＴＰアドレスからデコードされる。フラグ・
ビットはデータ・キャッシュ書込みか行なわれるどクリ
アされる。しかし、操作はパイプライン化されているの
で、ＤＴＩ”は同しサイクルで保持レジスタ５６０Ｂに
省き込むことかできる。その場合には、フラグ・ビット
はセソ１−されたままになる。 さらに、８フラグ・ビットずへてを同時にセットするこ
とも可能である（マイクロコート・コマン１−を受りて
）。これにより、ブロックで書込みを行なうことができ
る。リセット信号はフラグをクリアする。ロジックは完
全に同期しており、クロック発生機構２５０によって発
生したマイクロコト・クロックによってクロックがとら
れる。 別の人力信号は読み戻しモートをイネーブルする。この
モードでは、フラグ・レジスタの状態を下位２ビツトを
使用して直列に出力することができる。マイクロコート
はこの下位２ビツトにあるフラグ・ビットを読み取るこ
とができ、他のフラグ・ビットと入れ替えることにより
、マイクロロー）・はすへてのフラグ・ビットを読み取
ることができる。ＤＴＰアドレスは、３フラグ・ビット
のどれを偶数フラグ・ビットと入れ替え、どれをも）数
フラグ・ビットと入れ替えるかを選択する。 ＦＰ書込みマスクＰへＩ。 このＰＡＬはＦＰ保持レジスタとデータ・キャッシュ・
メモリ間の転送に対して書込みマスクを生成する。マス
ク生成を制御するパラメータには、書き込むべｅＦ語の
個数と先頭のＦ語がある。 ＦＰ Ｐ八り 以下は、本好適実施例においてＦＰモジュール１３０に
使用されているプログラマブル・アレイ・ロジック機構
（ＰＡＬ）を簡単に説明したものである。 ＷＣＳロード・イネーブルＰへし このＰ八りはマイクロコートをＦＰモジュール自身のＷ
ＣＳ ４７０に、およびｃｐモジュールの拡張ＷＣ５４
９０（つまり、ＦＰモジュールに置かれているＷＣ８部
分）またはそのどちらかに、モジュール選択信号でロー
ドするとき使用される一部を修飾する。 ホスト−ソース・モジュール選択ＰＡＬこのＰＡＬはポ
ストからのモジュール・アトレス人力を局所スイノヂ設
定値と比較して、そのモジュールか選択されているかど
うかを確かめるものである。１組の人力てＷＣＳロート
かイネーブルされて行なわれる。 モジュール当たり１ビツト・アドレスが用意されている
ので、ＷＣＳ 書込みをモジュール１３０のすへてに対
して独立して制御することができる。 （これと対照的に、上述したように、データ・アクセス
は最大モジュール数より少ないビットをもつモジュール
・ア１−レスを使用するので、モジュルのあらゆる組合
わぜを選択することができない。） 第２８図に示すように、直列コマンド・ループの好まし
いトポロジは、２つのループ部分２８４０が各数値処理
モジュール１３０に入るようになっている。一方の部分
２２５Ａは人力をそのモジュール自身のＷＣＳ ４７０
に送り、もう一方の部分２２５Ｇは入力をそのモジュー
ル上のＷＣ５拡張部分４９０に送るようになっている。 従って、２つの別個の出力コマンドが与えられるので（
しかもモジュール・アドレスニＪ： ッテｎ１ｌｉｉｌ
ｉすｈ ”Ｃ） 、 ＷＣＳ ｎｏ トＷＣＳ 拡張ｒ
ｆｌ（分４９０はそれぞれの出力を共通帰＋ｆｆｌハス
２２５１・と２２５Ｄ （それぞれ）に送り出し、モジ
コーールのどれかが選択されたときに、そのモジュール
によって駆動させることができる。 ＣＰモジュール選択１’ＡＬ このＰＡＬはＣＰによって選択されたモジコーール・ア
ドレスを、局所保管値と突き合せて比較するものである
。一致するものが見付かると、４つの出力が主調される
。これらの出力のうちの２つは制御信号がクロックをと
るようにイネーブルするか、保持レジスタ４２０を出力
イネーブルする。もう１つの出力信号はＬＥＤを駆動し
て、とのＦＰモジュールが選択されたかをビジュアルで
表示する。 最後の出力は主ボードに返される条件コート・ビット（
選択済み）をイネーブルする。この最後の出力はＣＰ拡
張マイクロコードで制御されるロジックに対する修飾信
号であり、マイクロコード・フィールド（またはレジス
タ格納値）で定義された処置が行なわれるようにイネー
ブルするものである。 Ｆ Ｐ−Ｗ ＣＳ制御ｐＡＩ。 ２つのＰＡＬかＷＣＳ ４７０を制御するために使用さ
れる。これらの２つのＦＡｌ、は別々の区域に置かれて
いるが、両方ともＷＣＳに影響を与えるので、相互にイ
ンタロックするようになっている。一般的には、最初の
ＰＡＬは命令レジスタ（これは上述したようにマイクロ
コード短縮のために使用される）を制御するために使用
される。もう１つは並列マイクロコード・ローディング
を制御するために使用される。 最初のＰＡＬはＷＣＳ ４７０にある２つのＲＡＭチッ
プの出力イネーブルを制御する。本好適実施例では、Ｗ
ＣＳ ４７０は２つのＲＡＭチップを使用して構成され
、インタフェース・レジスタ・セット４２０ とマツチ
して並列ローディングが行なわれるようにしている。（
本好適実施例では）キャッシュ・バス１４４は６４ビツ
ト・データ通路までに多重化されてＦＰ千ジュール１３
０に送り込まれるので、ＷＣ５４７０を２つの部分に分
割すると、マイクロ命令（本実施例て６Ｊ、１０４ビツ
ト長）の並列ローディングにマツチすることになる。 ポストかマイクロ命令ｉ〜をロートするとぎは、命令レ
ジスタはディスエーブルされる。その場合には、命令レ
ジスタの出力は必ずディスエーブルされるので、 ＲＡ
Ｍ出力はホストによって生成された信号によって制御さ
れる。 ２番目のＰＡＬは２つの個別機能を実行する。これらは
ハードウェアによる短縮を実現するときだけ結合される
。 最初の機能はホストによるＷＣＳの読取り時にパイプラ
イン・レジスタ４７６のどちらのバンクをイネーブルさ
せるかを制御するものである。 ２番目の機能は転送の長さ、つまり、保持レジスタとレ
ジスタ・ファイル間で転送すべき語の数を調整するもの
である。 パイプライン・レジスタの出力イネーブル信号は２つあ
り、これらは同時に活動することはない。（これらの信
号はレジスタ４７６の２つのバンクをイネーブルするた
めに使用される。他の個所て説明したように、この構成
はＩ’ｌＧＳ １０の２バンクに苅ＩＬ（Ｌ、でいる。 ）パイプライン・レジスタのどちらかを出力イネーブル
させるためには、使用申分４じか非活動に、干ジュール
選択どＦＰバイブライン・レジスタ出力制御（ポストか
らの）が活動していなければならない。 転送長さフィール１〜は、１か転送ずへき１語を、２が
２語を（以下間し）を表すようにコーディングされる。 ８語を転送することを指定するときは、０か使用される
。転送りロック発生機構（キャッシュ・バス・インタフ
ェース４６０の一部）は、転送サイクルの回数を知って
いる必要があり、これはマイカ・サイクルに１を加えた
数である（バイブラインをセットアツプする場合）。 マイカ・サイクルの数は転送長さとその開始位置と共に
変化する。 ハントシェイク・ロジックＰＡＬ ２つのＰＡｌ、がハンドシェイク・ロジックを制御する
ために使用される。最初のＰＡＬは２つの独立機能を実
行する。最初の機能はＣＰとＦＰ千ジュール１３０間の
ハントシェイギングを制御する。（この機能では、第２
２図に状態図を示す、Ｊ：うなステー １・・マシンに
この機能をもたせている。）もう１つの機能（最初の機
能と独立して）はレジスタ・ファイル４２０が２重バッ
ファ・モートで使用されるときバンク選択を制御する。 （このモートの動作原理は第２０図に示されており、上
述した通りである。） ハントシェイキング・ステー１・・マシンはＣＰがＦＰ
待ちにあることを、ＣＰＷＡＩＴ出力旧、を駆動するこ
とによって通知する。ＦＰが待ちにある場合は、ハンド
シェイキング・ステート・マシンはＦＰＷＡＩＴｌｌｌ
、を駆動することによってこれを知らせる。 ＣＰＷＡＩＴとＦＰＷＡＩＴが共に）ＩＩであり、ｃｐ
がその完了信号を主張した最初のプロセッサである場合
は、次のような手順で行なわれる。 １、ＣＰＤＯＮＥがＩＩであることが見付かったときは
、ＦＰＷＡＩＴはＬＯに駆動される。 ２゜ＣＰＤＯＮＥがＩＨになるまでＣＰＷＡＩＴはＩＩ
Ｉのままで、制御はその状態のままである。 ３．１：ＯＤ［］１１［かＩＩＩになると、ＣＰＷＡＩ
Ｔは１０に！駆動される。 ４、ＣＰＷＡＩＴとＦＰＷＡＩＴ信号は、対応ずルＤＯ
ＮＥ信号か否定されるまで共にＬＯのままである。 上記手順は、ＦＰかＦＰＤＯＮＥを最初に主張した場合
にも行なわれるか、その役割は反対になる。 ＣＰＤＯＮＥとＦＰＤＯＮＥか共に同時に到来した場合
（つまり、共に同じクロック縁で最初にＩｌｌでサンプ
リングされる場合）は、ＣＰＷＡＩＴとＦＰＷＡＩＴが
共ニＬＯｋｍなる。 このＰＡＬのバンク・スワップ側は上述したＣＰ／ＦＰ
ハンドシェイキングが切り離されている。このステート
・マシンを制御する２人力信号は５ＣＰＢＡＮＫＳＥＬ
とＦＰＳＷＡＰである。Ｓｌｌ：ＰＢ八へＫＳＥＬはＦ
Ｐがスワップ点まできたときＣＰにバンクをどのように
割振らせるかを指定している。ＦＰかスワップ点までく
ると、そのスワップ点を通り過ぎるまでＦＰＳＷＡＰを
活動状態に駆動する。スワップ点はＣＰ／ＦＰハンドシ
ェイキング・ロジックによって同期化される。ＦＰＳＷ
ＡＰ点ては、５ＣＰＢＡＮＫＳＥＬ（７）状態はＢＡＮ
ＫＳＥＬ出力の新しい状態であり、スワップｊｌｉの夕
１ては、ＢＡＮＫＳＥＬ状態は未変更のままである。 最初のＰＡＬはＦｌ’と同期し°Ｃ動作するので、もう
方のＰＡＬはＣＰモジュール１１０か終了したこと、ま
たはバンクの交換を望んでいることを示すＣＰ同期信号
を捕捉するために使用される。 この第２のＰ八りは３つのハントシェイク・モート・ビ
ットによって制御される（モジュール選択信号による）
。３ハンドシエイク・モート・ビットは次のように割り
振られている。ビットＯと１は００がノー・オペレーシ
ョン、ＯｌがＣＰＤＯＮＥをセット、１０が［：ＰＤＯ
ＮＥをクリア、１１がテスト・モードの処置がとられる
ようにコート化されている。これとは独立して、ビット
２はレジスタ・バンクを交換することを要求する。 ＣＰＤＯＮＥ状態は命令がセットまたはクリア操作であ
る場合を除き、マイクロコード・サイクルにまたがって
未変更のままである。 このＰＡＬはモード・フィールドのビット２の正の縁を
、新しい人力を以前にレジスタ格納されたものど比較す
ることによって検出する。縁が検出されると、これによ
りバンク選択出力の状態が切り替えらねる。 割込み捕捉ＰＡＬ ＣＰＷ、ｌＴ、ＦＰＷＡＪＴ 、およびいくつかの割込
み信号でクロック縁を捕捉するために別のＰＡＬが使用
される。エラー割込みは中断点割込みと同し割込み出力
を共用するか、独自のマスク・ビットをもっている。出
力は対応するマスク・ビットが１，０に駆動されるとリ
セットされるが、このマスク・ビットは以後の割込み縁
を検出するためにＨＴに戻しておかなければならない。 マイクロアドレスとクロック制御ＰＡＬこのＰＡＬはＦ
Ｐマイクロアドレス・ソースの制御とＦＩ’クロックの
制御の２つの独立機能を実行する。 マイクロアドレス・ソースは２ビツトの人力によって選
択され、次のようになっている。（ｏｏ）ｐｐ次アドレ
ス・ロジック４７７、（０１） ＣＰマイクロアドレス
２１１八：（１０）開始アドレス・レジスタ４７９（
連Ｎｔ）：（１１）スタック４７８の出力。別の人力で
２ピン１〜選択コマン１−を無視することも可能である
。その場合には、 ＣＰマイクロアドレスはモジュール
かイネーブルされるとイネーブルされる。この人力を使
用するど、ポストはセットアツプやデバッグ時にＷＣ５
４７０をアクセスすることができる。 ＦＰツタック生成機構４８０（これは本好適実施例では
ＥＣＬが使用されている）を制御する出力は次ように選
択ができる。（［１１］）ＦＰマイクロコート・クロッ
クを自、走させる。 （０１）ＦＰマイクロコート・ク
ロックを停止させる。別の論理条件はＦＰツタックを別
の入力によって制御させ、クロックがその主張があった
とき自走するようにする。 直列／並列ロード選択 このＰＡＬはマイクロコードをホス１〜またはＣＰから
ＦＰモジュールのＷＣ５４７０にロートすることを制御
する。ホストによってロードされるマイクロコドは直列
ループを使用する必要があるが、ＣＰはマイクロコート
を並列にロートすることができる。注目すべき点をいく
つか挙げると、次の通りである。 １、Ｗｃｓ ４７０に使用されているバイブライン・レ
ジスタミニｌ：個別の出力イネーブルをもっていないの
で、これらはデータ・バスでの競合を防止するために別
々に使用される。 ２２つの直列データ・クロック信号の依存性はホストま
たはＣＰが選択されたかに応して切り替えられる。 ３、ポストか直列ループを制御する場合は、モード信号
は両方のデータ・クロックを一緒に駆動させるか（通常
データ・シフト）、一方だけを駆動させるか（別の信号
で選択されたもの）を選択する。直列データ・クロック
はＷＣ５４７０からデータを読み戻すときもこれと同じ
ように制御される。 ＣＰ書込みデコードＰＡＬ このＰＡＬはＷＣ５拡張部分４９０にあるマイクロコー
ド・フィールドをデコードして、レジスタ４２０のどち
らをアクセスするかを選択するものである。選択された
レジスタには、ＲＣＲＥＧＤＩＲがＬＯのときたり書き
出される。ＸＦｎＥＧ、Ｔ’ＰＲＥＧ、 ＩＩＡＲＥＧ
またはＭＴＩＥＧの中から１つ選んでそこに；ｌｊ各込
むことのほかに、実行される機能には他に２つある。 １ 、にＤババストランシーバ４４４に対する方向と出
力イネーブル制御が生成される。 ２、中断点をクリアするマイクロコート・ビットは書込
みゲート・クロックで書込みイネーブル・ゲートがとら
れる。ここで短パルスが使用されているのは、再始動直
後に現れる中断点を見失うのを防止するためである。（
これは、新しい中断点が現れたときＣＰがまだ前の中断
点をクリアする信号を低に維持していると問題を起すこ
とおそれがある。）従って、この信号はそれを短時間に
保つクロックでＯＲをとるようにしている（活動−低Ａ
ＮＤ）。 クロック／ストローブはずへてＣＰＭＣＧにおよびＣＰ
ＭＣＣＫＷＧによって修飾されて、マイクロコード・サ
イクル内でタイミングを設定するが、モジュールが選択
されていなければディスエーブルされる。 この１〕八１．はＣＰマイクロコー１−・フィール１へ
をデコーＦ Ｌ、て、レジスタ４８０のどちらをアクセ
スするかを選択するものである。選択されたレジスタは
ＩＩＣＲＥＧＤＩＲがＩＩ＋のときたり読み取られる。 保持レジスタ制御ＰＡＬ ４５１ ２つのＰＡＬが保持レジスタ４２０からの出力を制御す
るために使用される。 最初のＰＡＬは多対のレジスタ４２０に対するクロック
をイネーブルするために使用される転送シーケンス波形
を発生するものである。各転送サイクルは転送長さで指
定された通りに、１〜４マイナ・サイクルの間持続する
。（「マイカ・サイクル」期間は上述したように、転送
りロック４１２によって発生ずる。）各マイカ・サイク
ルで対のＦ語が転送されるが、そのうちの１語は別のＰ
ＡＬによって禁止されることがある。転送シーケンス波
形は４つの線上に「遊歩１，０」として現れる。 循環列内で最初に主張される線はＸＦＩＩＲ５Ｔ＜１
： ２＞によって制御され、ＸＦＩＮＩＴが１−１１の
ときだけ現れる。ＸＦｒＮＩＴは最初のサイクル時だけ
活動し、後続のサイクルでは現在のシーケンス波形か次
の島−を制御するために使用される。ＬＩＣＸＦＤＩｌ
ｌは転送方向が保持レジスタ４２０からレジスタ・ファ
イル４３０へのとき、ＬＯＯＰＢ八ＣＫモへトが働し１
てい１１ければ、１１ＲＣＫＥＮＰ＊＜０：３＞をディ
スエーブルする。ＩＩＲにに八１，１４は通常の開始お
よび長さ制御を無視して、すへてのクロック・イネーブ
ルを同時に活動化させるので、１回のサイクルでデータ
を４コピーしてずへてのレジスタ対に入れることができ
る。 ＸＦＴＹＰＥ人力は波形列が通常の転送サイクルに対す
るものか、並列マイクロコード・ロート・サイクルに対
するものかを選択する。後者の場合には、常に２つのマ
イカ転送サイクルがあり、そのタイミングが若干異なる
ことがある。この人力は保持レジスタに対するすべての
クロックを禁止することができる。 第２のＰＡＬは各レジスタ対を出力イネーブルするため
に使用される転送シーケンス波形を生成するものである
。これらの２つのＰＡＬは相反する転送方向で使用され
る。 「クロック・マスク」ＰΔ１．は、保持レジスタ４２０
を構成する８個の３２ピツｉ〜・ｌ／レジスタＦレジス
タ）に書き込みを行なうことを制御するために使用され
る８個のクロック・イネーブルを生成するものである。 １回の主転送サイクルて、８個までのＦ語をレジスタ・
バンク４２０の８個の別々のレジスタに送り込むことが
できる。人力は更新する必要のある最初のレジスタ（０
，、，７） と更新すべきＦレジスタ（１，、，８）の
個数を示している。 ＰＡＬはそれに応じて、更新すべきすべてのレジスタに
対してビットがセットされたマスクを生成する（主転送
サイクル内で）。転送方向が保持レジスタ４２０からレ
ジスタ・ファイル４３０へのとぎは、ずへてのマスク・
ビットはＨＩにセットされるので、保持レジスタへの書
込みは一切防止される。同様に、マイクロコート・ロー
ト・サイクルが現れている場合は、クロックはディスエ
ーブルされる。すべての保持レジスタがクリアされる場
合（もう１つの信号によって指示された通りに）は、イ
ネーブルは低にセットされるので、すへての保持レジス
タか更新される。 保持レジスタ開始アＩ〜レスｌ’へ１ このＰへ１．は４：１マルヂフ゛レクサとそのあとに１
７ａくレジスタからなっている。マルチプレクサへの人
力となるものには、レジスタからの保持レジスタ（ＨＲ
）開始アドレス、マイクロコート命令からのＨＲ開始ア
ドレス、ＣＰアドレス・バスからのＦＲ開始アドレス、
前のＨＲ開始アドレスの４つかある。 モジュールが選択されない場合は、前のＩＩｎ開始アド
レスが残される。 レジスタ・ファイルＷＥ制御 このＰＡＬはレジスタ・ファイル４３０に対する書込み
イネーブルを制御する。マイカ・サイクルで１個または
２個のＦ語がレジスタ・ファイルに書込むことができる
。開始位置と長さの６ビツトはクロック・イネーブル・
マスクが生成されるとき同じ方法で書込みイネーブル・
マスクを生成するために使用される。マスクからの該当
２ビツトはどちらのマイカ・サイクルが進行中であるか
に応じて、下半分書込み信号または上半分書込み信号か
ら順序イ」りられる。ループバック・モートか活動して
いるとぎは、書込みイネーブル・マスクはディスエーブ
ルされる。別の信号はずへてのマイナ・サイクルで両方
の話を強制的に書ぎ込むために使用できる。 下半分書込み信号と上手分書込み信号は転送方向か正し
くないか、転送タイプがマイクロコード・ロー１〜機能
であると、ディスエーブルされる。 人力信号はレジスタ・ファイルの読取りまたは書込みモ
ートを選択するためにもコート化される。 使用中信号線は保持レジスタ・データ・バス４２２が使
用中であることを指示するものである。 レジスタ・ファイル・アドレス修飾ＰＡＬこのＰＡＬは
モジュールが選択されたときレジスタ・ファイル・アド
レスをレジスタに格納する。 そうでない場合は、前のア１−レスが保持される。 アドレスの最上位ビットはソフト２重バッファリングが
行なわれるように修飾される。２ビット信号はどのタイ
プの修飾を最上位ビットに対して行なうかを選択する。 オプションには次のものがあ１人カヒットの使用。これ
は物理アＩ・１／ス指定モートである。 ２．８ＡＮＫＳＥＬの使用。これは２重バッファ・モー
トである。 ３．８ＡＮにＳＥＬの反転値の使用。これはブレビュ・
モートであり、ＣＰまたはＦＰはバンクを交換し合わな
くても２重バッファの反対側にあるデータかアクセスで
きる。 レジス・ファイル・アクセス増分機構 このＰＡＬ （イネーブルされているとぎ）はレジス
タ・ファイルのポインタを増分する。従って、アドレス
は各マイナ・サイクル（転送りロックの）ごとに増分し
て、レジスタ・ファイル４３０から次の対の番号を取り
出したり、次の対を書き込んだりすることができる。制
御入力は、保持レジスタ４２０からレジスタ・ファイル
４３０への転送の最初のマイナ・サイクル期間アドレス
定数を保持することを可能にする。これが必要なのは、
データ通路がバイブライン化されているからである。 データ有効性制御１’ＡＬ このＰΔ１幻レジスタ・ファイル４３０の偶数側と奇数
側に刻するデータ有効性信号を制御する。マイナ・サイ
クルで、１個または２個のＦ語をレジスタ・ファイルに
書き込むことができる。開始アドレスと長さに応じて、
データの１話または２語かこのマイナ・サイクルで有効
になる。２つの出力（ＥＶＥＮＶＡＩＩＤ＊ とｏＤｏ
ｖＡｌ、ＩＤｉはどちらの語が有効であるかを示してい
る。この機能はレジスタ・ファイルからの転送ではディ
スエーブルされる。 マイクロ命令アドレス選択ＰＡＬ ごのＰＡＬは次のマイクロ命令アドレスが真アドレス・
フィールドからのものか（つまり、レジスタ４７４の出
力）、偽アドレス・フィールドからのものか（つまり、
レジスタ４７５の出力）を選択する。内部の「常に真」
状況は無条件ジャンプのとき選択てぎる。両方共開始ア
ドレス・レジスタ４７９がマイクロアドレス・バス４７
３を駆動できるように、あるいは５ＴＡＣＫＰＯＰまた
はＲＥＡＤＳＴＡＣＫ＊信号かスタック操作進行中を示
しているときディスニブルさせること力）できる。（Ｓ
［へＣ旧）０１）はｌ’ ｌ’マイクロコートかう得ら
れるか、１（１・へｏｓ’ｒへＣＫはＣ１）にＪ：って
制御される。） 上述したように、ＦＰモジュール１３０はＣＰ千ジュー
ル１１０とＤＴＰモジュール＋２０で言うような個別の
シーケンサをもっていない。事実、このモジュルは個別
のプログラム・カウンタでさえもっていない。その代わ
りに、レジスタ４７４の真と偽の出力がこの機能を果し
ている。 ＡＬＵ問題状況ＰＡＩ。 このＦＡＩ、は浮動小数点状況ビットの１つがいつ「問
題状況ｊ状態を示したかを記憶している。 （本好適実施例で「問題」状況が使用されているのは、
基本的エラー処理メカニズムから切り離しである種の障
害状態をモニタするためである。）例えば、オーバフロ
ーのテストは各要素の引算のたびでなく、ベクトル演算
の終了時に行なうことができる。乗算機構４４０とＡＬ
Ｕ ４４０は各々問題状況を表すビットをいくつかもっ
ている（オーバフロー、アンダフロー、 ｊｊｊｌ：効
演算、その他の類似工ラ−を示ずヒノ１−）。２つのマ
イクロコート・ピッ）−は問題状況１ノシスタの更新と
クリアをサイクルｉＩｔ位で制御する。 類似の１）計はＦＭＯＹ状況に刻してこの機能を実行す
る。これらのＰへ１、にあるロシ・ツタもコート化され
た出力で各種問題状況状態を示すようになっている。ク
ロック・タイミングの使用により、問題状況ビットが存
在するかどうかが１サイクルで検査される。 スタック制御ＦＡＩ、３９１Ｏ このＦＡＩ４は、サブルーチン・スタック・アドレス指
定の制御とテーブル・アドレス・カウンタの制御の２つ
の別個の機能を実行する。 第３９図は浮動小数点プロセッサ・モジュール１３０内
のスタック・レジスタ４７８の好適実施例を示している
。Ｉ’ＡＬ ３９１０は多重レベル・バイブライン・レ
ジスタ３９２０を制御する。（本好適実施例では、これ
はＡＭＤ ２９５２０が使用されている。）この多重レ
ベル・レジスタ３９２０は４つのパイプライン化レジス
タ３９２１を含んでいる。しかし、出力マルチプレクサ
３９２２にこれらのレジスタのいずれかを選択させて、
直接出力を得ることも可能である。 このマルチプレクサの出力はＦ１１モジコ−−ル１３０
のマイクロ命令アＩ・レス・バス４７３ に結はれてい
る。 ＦＡＩ、３９１０は制御人力を多重レベル・レジスタ３
９２０に提供して、このレジスタを１、ＩＦＯ（後入れ
先出し）メモリとして機能させる。これにより、メモリ
はスタックとして動作する。ＰＡＬ ３９１０はバイブ
ライン化レジスタ３９２１に対して転送信号３９１２（
これはマイクロコード・クロックとＡＮＤがとられる）
を供給する。また、選択信号３９１３をマルチプレクサ
３９２２に供給する。 ＰＡＬは通常のブツシュとポツプ機能を備えているほか
に、コマンドを受けて読取りスタック・モードに入って
、スタック状況を壊すことなくどのスタック・レベルで
も読み取ることができる。 レジスタ・ファイル・アドレス修飾子ＰＡＬこのＰＡＬ
はＦＰレジスタ・ファイル・アドレス・フィールドの最
上位ビットを、アドレス修飾コトと２重バッファの現在
選択されているバンクに応して修飾する。修ｆｉｉｌｉ
ずへぎア］・レス・フィール１〜は３つあり（Ｘ、Ｙ、
Ｔ）（これらは第１オペランド・ハス４３１、第２オペ
ランド・ハス４３２、おＪ：び結実用バス４３３に対応
している）、ロジックはこれらの各々に対して同じであ
る。これらのアドレスの１つについてそのロジックを以
下説明する。 修飾最」三位アドレス・ビットは人力アトレスの最上位
ビット、２ビツト修飾コード、およびバンク選択信号か
ら求められる。アドレス・ビットに対する修飾は次の通
りである。 １、修飾なし−これは物理アドレス指定モードである。 ２、バンク選択信号の反転−これは２重バッファ構成で
通常のアクセスに使用される「論理」モートである。バ
ンク選択は、データがレジスタ・ファイルと保持レジス
タの間で転送されるとぎ使用されるものと反対であるこ
とに注意されたい。 ３バンク選択信号と同等−これはプレビュモー１’であ
る。−ト述したように、このモートにあるときは、ＦＰ
はバンクを交換し合わなくても２重バッファの反対側に
あるデータをアクセスできる。この機能は浮動小数点パ
イプラインを一杯に保つことができる。 ３つの修飾アドレス・ビットは外部レジスタに格納され
、「旧人６」ビット（各アドレスに１ビツト）としてフ
ィードバックされる。これらは、「旧八６使用」コマン
ドが主張されたとぎこれらのビットの「計算で求めた値
」を置き換えるために使用される。この機能は、アドレ
ス・モードが数サイクルの間未変更のままであるときア
ドレス・セットアツプ時間を短縮する。 結実用バス制御ＰＡＬ このＰＡＬは結実用ソース・マイクロコート・フィール
ドをデコードして、必要とする装置（例えば、第１図の
構成では、ＦＭＰＹ ４４０． ＦＡｌ、Ｕ ４５０、
またはスクラッチパッド・メモリ１６１０）を出力イネ
プルする。このＰＡＬは必要時にスクラッチパッド・メ
モリにチップ・イネーブル信号も送る。 ＶＭｌｉ割込ミＰ Ａ １ このＰΔ１． ｌ：ｌ：ＶＭＥ割込みプロトコルをステ
ー１−・マシンの形で実現している。ＧＥＮＶＭＥＩＮ
Ｔか活動状態（高）になると、ＩＩＩＱＥＮは次の正の
ｖｃＫ縁で高に駆動される。ＩＲＱＥＮは割込みか受は
イ」のられるまて活動状態のままであるので、割込みの
原因はＣＬＲＩＲＱＦＦ＊を低に駆動することによって
除かれる。ＶＩ八へＫ＊とＶＩＡ［：ＫＩＮ＊信号かモ
ニタされ、割込み受イ」けサイクルが引き起された割込
みで検出されると、内部割込み受（−１０サイクルが開
始される。 正しいＶＭＥ割込み受付番プザイクルはこれらの信号が
活動状態になり（ＶＩ八へＫＩＮ＊はデイジ一連鎖の部
である） 、 ＶＭＥＩＡ＜０１＋０３＞が割込みが引
き起されたときと同じレベルにセットされることによっ
て識別される。内部割込み受付はサイクルはＶＭＥＩＤ
Ｓが主張されるまで待ったあとで、数サイクルの間に割
込みベクトルをイネーブルしてデータ・バス（ＩＶＯＥ
＊）上に送出し、ＩＶＤＴＡＣＨをセットし、１１１Ｑ
ＥＮを取り除く。しばらくしたあと、ＶＭＥＩＤＳは非
活動状態になり、割込みベクトルとＩＶＤＴ八Ｃにへ除
かれる。割込み受イτ」リサイクルか現れると、ＶＩＮ
ＴＡ（：Ｋか主張され、そのあと割込みベクトルをハス
上に送り出すスレーブ・サイクルで旧ｌ５ＣＯＮを始動
する（アドレス・デコーＦＰＡＬを通して）。 割込み受イ」けデイジ一連鎖は、未処理の制込み要求が
ないときこのＰＡＬに支障なく渡される。 ＤＭＡ／ＶＭＥステート・マシン このＰＡＬはＶＭＥバスとデータＦＩＦＯ間のデータ転
送だけを取り扱う。転送の方向はステート・マシンから
は見えないので、クロックと状況は外部で切り替えられ
る。ＤＭＡＲＳＴＡＲＴが活動状態になると、ステート
・マシンはＤＭＡ転送を開始する。まず、同期ＦＩＦＯ
状況（ＳＤＭＡＦＳＴＡＴ中）がＦＩＦＯに１回の転送
分のデータまたは余地があることを示し、ＳＤＭＡＤＯ
ＮＥ／Ｊ＜ ＤＭＡカウンタが準備状態にあることを示
すまで待っている。ＤＭＡＧＫは低に駆動されて、デー
タがある場合にＦＩＦＯを出力イネーブルする。 ステート・マシンはバス要求（ＬＩＩＵＳＲＥＱりを出
して、その要求が許可（ＳＬＢＧＲＡＮＴ＋）されるま
で待ってし＼る。バスが許可されると、ＤＭ八へへ＊と
ＤＭ八へｓ＊がＶＭＥハス・セットアツプ時間に従って
主張される。これらの２信号はＶＭＥスレーブ装置がデ
ータ転送受付け（ＳＬＤＴＡＣＫｋ）を返してくるまで
保留され、そのあとＤＭＡＧＫは高に駆動される。１サ
イクルのあと、ＤＭ八へへ＊とＤＭＡＤＳＩは除かれ、
正の縁がＤＭＡＣ０ＩＩＮＴテ駆動さレル。転送モード
（ＤＭＡＲＢＬＯＣＫ）が単一転送である場合は、ＬＢ
ＬＩＳＲＥＬが主張されてバスが解放され、上で述へた
手順が繰り返される。転送モードがブロック（順次）転
送である場合は、バスは、ブロックの終りまできている
か（ＢＬＯＣＫＥＮＤて示される） 、 １４ＦＯが満
杯／空であるか（ＳＤＭＡＦＳＴＡＴ串）、ＤＭＡカウ
ントが尽きたか（ＳＤＭＡＤＯＮＥ）、あるし１はＤＭ
ＡがＤＭＡＲＳＴＡＲＴ ノ否定によフて途中で打ち切
られた場合以外は、解散されなし１゜ブロック転送のと
きは、ＤＭ八へへ中はＢＬＯＣＫＥＮＤによって解放さ
れるまで保留されている。 ５ＬＢＵＳＥＲ旧人力は、ＤＭＡアクセスの結果バスに
エラーが起こると、活動状態になる。このエラーが起こ
ると、現在の転送は打ち切られ、ＤＭＡＢＥＲＲが駆動
される。ステー１・・マシンはＤＭＡＴＳＴＡＲＴか否
定されてＤＭＡＩＩＥ旧（がクリアされるまでこの私！
占のままである。最後の人力ＤＭＡＴｌ１ＳＴはとのＶ
Ｍｌｉサイクルが現れなくてもＤＭＡが行なわれること
を可能にする。これは、ステート・マシンの基本動作を
テストするとぎに便利であり、またバス・エラが起こっ
たときにＦＩＦＯの人力を停止させる手段として利用で
きる。 リセ・ント状態はＤＭＡＲＳＴＡＲＴ、 ＤＭＡＲＢＬ
ＯＣＫおよびＤＭ八へＴＥＳＴの未使用の組合わせを使
用することによって強行させることができる。 （以 下 余 白） ＤＭＡアドレス制御 ７ Ｆ １／ ス・ヒｙ ｈ （ＶＭＥＩ八＜０１：０
７＞は、２５６バイト境界まてにいつ達する直前にある
かを検出するためにモニタされるのて、ブロックＤＭＡ
転送を瞬時に中断させて、ＶＭＥ仲裁を可能にする。（
これにより、ＶＭＥ規格におりる最大ブロック転送長さ
の制約に準拠することがてきる。）このことはＢＬＯＣ
ＫＥＮＤて示される。ＰＡＬの残り部分はＤＭＡアドレ
ス増分の処理を担当する。転送サイズ（１６または３２
ヒ゛・ント）に応じて、ＤＭＡアドレスはＤＭ八へＮＧ
が高になると、それぞれ１か２だけ増分される。 ＤＭＡアドレスの増分は、ＤＭ八へＮＴＥｌｕがマイク
ロコート・クロックの１または２サイクルの間活動して
いるかどうかを選択するＤＭＡＲＬＯＮＧＩＮＣによっ
て制御される。ＣＬＲＥＦ＊は、ＤＭＡＣ０ＵＮＴの縁
を捕捉したフリップフロップをリセットする。ＶＭＥＩ
Ｒ５Ｔ＊は必要ならばＰＡＬをリセッ１−するために使
用できる。 割込み縁捕捉 コ（１’）ＰＡＬ ハＧＩＰＩＥＭＰＴＹ＊、ＶＭＥＩ
ＦＥＭＰＴＹ＊、ＤＰＩＩＥＭＰＴＹＶＴＰ ＩＮＴＤ
およびＶＴＰＩＮＴテ正（７１を捕捉し、Ｇ ｌ １１
０１ｉ Ｍ Ｐ Ｔ Ｙ ＊とＶＭ１１旧・ＥｖＰ１ｙ
＊て負の縁を捕捉する。 これにより、割込・、７１信号を縁でトリガさ（、その
あとマイクロコート・クロックと同期させることかでき
る。縁か検出されると、夕４応する出力は低に駆動され
る。縁捕捉フリップフロップは対てリセットされる。つ
まり、ＴＰＩＮＴＧＩＰ中は２つのＧｌｌ＋縁をリセッ
］・シ、ＴＴＩＶＭＥＦ＊は２ ツノＶＭ［ｉ １＆を
リセットし、ＴＰＩＮＴＶＭ巨は２つのｖｒｐ縁をリセ
ットし、ＴＰＩＮＴＤＰＩＰ［ｌ＊は２つのＤＰ縁をリ
セッ１−する。 ＧＩＰマイクロコード・デコー１〜 このＰＡＬは３つのマイクロコート信号ｕＧＩＰｌＩＤ
両ＵＧＩＰＷ１１４およびＵＧＩＰＦＩＩをデコードし
て、出力イネーブル、ＦＩＦＯ読取りおよび書込みクロ
ックおよびレジスタ・クロックを発生ずる。ＦＩＦＯ読
取りクロツタはＦＩＦＯの空の状況（ＧＩＰＯＥ＊）に
よってゲートされて、ＦＩＦＯ内の誤りを生じる空のＦ
ＩＦＯの読取りを期止する。クロックタイプの信号はＧ
ＩＰＣＩまたはＧＩＰＦＲＤＧＫで資格づりされる。 ４ ｒ＋ ２ ５３Ａ ＧＩＰ割込みマスク このＩ“八ｌ は２つの機能を実行する。ます第１に７
つの割込み発生源となり得るものの中から４つを選択し
、必要な場合には選択的に反転して割込み処置か正の縁
になるようにする。４割込み発生源は２組か８！Ｉされ
、ＧＩＰＳＥＬＩはそのどちらかを選択する。第２の機
能は選択した組に４マスク・ビット（ＧＩＴ’１Ｍ ＜
０：３＞）てマスクをかけてから、結果を駆動してＧＩ
Ｉ’ＩＮＴ ＜Ｏ：３＞とじて出力するものである。Ｇ
ｌｌ”ＩＡＣＫ＊信号は単純に反転されるだけて、ＧＩ
ｆ’Ｉ八ＧＫかへられる。 （以下余白） Ｇｌｌ’割込みステート・マシン このＰＡＬは訓込み人力（ＧＩＰＩＮＴ＜０：３＞）の
正の縁を探し、１つまたは２つ以上か現れると、ＧＩＰ
ＩＮＴか駆動される。特定の割込みはマイクロコート・
フィールドＬＩＧＩＰＣＣ５＜０・ｌ〉でそれを選択し
て、１１１、ＩＰＣｌ、ＡＩを主張することによってク
リアされる。 すべてのフリップフロップはＧＩＰＲＳＴ＊によるリセ
ットでクリアされる。縁は割込みを１サイクルだけ遅ら
せ、遅延されたものと遅延されなかったものを比較する
ことにより検出される。遅延されなかりたものは、この
ステート・マシンがラン・オフしているＧＩＰＣＩクロ
ックとすでに同期がとられている。 ホスト・コンピュータ 第１図に示すようなシステムは広範囲にわたるコンピュ
ータ・アーキテクチャで使用できる。本好適実施例では
、第１図のシステムは数値高速化サブシステムとして使
用されている。ポスト・コンピュータはＶＡＸ ８８０
０を使用し、ＶＭＥオペレーティング・システムが稼動
して、ＶＭＥインタフエスとＶＭＦハス４１１Ｏを通し
て第１図のシステムと通信するようになっている。しか
し、他の４１１６成も幅広く使用することも可能である
。例えば、使用てきるｌ］旧Ｘマシンは、Ｓｕｎ Ｍｉ
ｃｒｏｓｙｓｔｃｍｓ社提供の装置を含む扛々なものか
ある。 さらに、他のシステム・ハス構造を使用することも可能
である。例えは、第１図のザブシステムをＶＭＳが稼動
するＶＡＸて使用し、インタフェース・ボックスを経由
してリンクで結ぶことができる。このザブシステムはＭ
Ｓ−ＤＯ５が稼動するパーソナル・コンピュータで使用
し、イーサネット（例えば）を経由して単純なＶＭＥバ
ス・インタフニス・ボックスと通信させることさえ可能
である。 さらに注目すべきことは、第１図のサブシステムは３２
ビツト・アーキテクチャが中心になっているが、このザ
ブシステムを６４ビツト語や４８ビツト語で使用できる
という利点があることである。この機能を得る１つの要
因は、わずか２サイクルで６４ビツト演算が行なえる浮
動小数点プロセッサ・モジュール１３０に内部データ通
路を使用したことである。もう１つの要１λ１は、キャ
ッシコ・ハス１４４を広幅にして、複数の６４ピッＩ−
語を数値プロセッサ・モジュール１３０と並行して転送
てぎるようにしたことである。従って、６４ピッ１−計
算は語のほぼ半分の速度て（つまり、はぼ同しビット速
度）３２ビツト演算として実行することかできる。 さらに、本明細書に開示されている多数の新規事項を様
々なシステムに適応させることも可能である。これらの
新規事項は本好適実施例のバス標準と全く異なるバス標
準をもつシステムに適応させることも可能である。実際
には、ＶＭＥバス・インタフェースは特別には利点がな
いので（総バンド幅を妥当なものにすることとは別に）
、発明者の開示義務に従うために開示したにすぎない。 ホストとのバス・インタフェース 上述したように、本好適実施例では、ホストと結ぶ主要
インタフェースとしてＶＭＥバスを使用している。この
バスは上述したようによく知られている。 他のバス構成を幅広く使用することも可能である。例え
は、Ｖ ｅ ｒ ｓ ａＩｔ ｕ ｓ 、Ｆ ｕ ｔ
ｕ ｒ ｅ Ｂ ｕ ｓ、またｉ：ｌｊすｕｌｌｕｓを
必要ならば、システムに組み入れる段別が簡単に実現て
きる。超高速計算システムの場合は、光学バスを使用し
、光ファイバに変調固体素子レーザを使用すると利点が
得られる。 画像プロセッサ・サブシステム １つの実施例によるシステムは第１図（または９Ａカ）
１０）に図示のような１または２以上のサブシステムと
通信するポストを使用しているだけでなく、特殊な図形
プロセッサである追加サブシステムを使用している。こ
こで使用されている好適画像プロセッサは”ＧＴＰ”プ
ロセッサとも呼ばれ、英国Ｋｉｎｇｓｔｏｎ−ｕｐｏｎ
−Ｔｈａｍｅｓ在のｂｅｎｃｈＭａｒｋ Ｔｅｃｈｎｏ
ｌ。 ｇｉａｓ Ｌｔｄ 社から提供されているものである
。 第４１図は１つの構成例であるが、勿論、広範囲にわた
る他のトポロジやシステム・アーキテクチャを使用する
ことも可能である。ホスト・コンピュータ４１００は画
像プロセッサ・サブシステム４１４０および少なくとも
２つの数値高速化サブシステム４１５０ （これは例え
は、第１．９．１０図に示すものと同しにすることがて
きる）と、ＶＭｌｉハス４＋７０を経由して通信する。 ＶＭＥバス４１１Ｏを経由して、主メモリ４１６０、大
容量記憶装置４１７０ （例 バー１〜・ディスク）、
および任意的に、１つまたは２以上の装置インタフェー
ス４＋８０（これは出力装置、ゲートウェイ、他の記憶
装置などにすることができる）をアクセスすることも可
能である。 本実施例では、追加バスが２つ使用されている。画像デ
ータ・バス４１３０は図形プロセッサと結ぶアプリケー
ション仕様インタフェースとなる。 （これは広幅であり、画像または図形伝送で使用すると
特に便利である。）この実施例の構成例では、これはｒ
ＧＩＰバスＪ （ｂｅｎｃｈＭａｒｋ Ｔｅｃｈｎｏｌ
ｏｇｉｅｓ社提供）が使用されている。このアプリケー
ション向きバスは画像処理サブシステムの広バンド幅大
出力要求に非常にマツチしている。これは広幅バスであ
り、１６０データ線からなっている。 もう一方のバックブレーン・バスはデータ・パイプ・バ
ス４１２０である。このバスを使用すると、複数の数値
高速化サブシステムを第３４．３５．３６、３７図に示
ずようなトポＤジ構成で結ぶことかてぎる。この実施例
の構成例では、このハスは３２デタ線からなっている。 システムの動作 本発明を色々な角度から見たいくつかの重要な使い方と
、開示されているシステム・アーキテクチャのいくつか
の使い方について以下説明する。 以下で説明するいくつかの方法はそれぞれ個別発明を構
成するものである。 サンプル動作の実現 アーキテクチャの簡単な使用例について以下説明する。 この例では、ホスト・プロセッサ４１００は数値高速化
サブシステム４１５０ （第１．９または１０図に示す
ものと同じ）に対してコマンドを出して２つの配列を一
緒に乗算して（配列要素単位で）その結果を第３の配列
に入れておくものである。 ３つの配列はずへてＶＭＥメモリ空間（例えば、主メモ
リ４１６０）に置かれている。コマンドが出される前は
、ザブシステムは遊休状態にあり、コマンドが実行され
ると、再び遊休状態になる。これは図式化して第４２図
に示されている。 コマンド・シナリオは２かト類か示されている。 最初のシナリオは使用されるメそり空間か物理空間だけ
のシステムを詳しく説明している。（この種のアーキテ
クチャは、ボス１〜か可能な限りの作業量を高速化サブ
システムにオフロー１−することが望ましい場合に使用
できる。）第２のシナリオはＶＭＳが稼動するＶへＸや
ＵＮＩＸコンピュータに見られるような仮想メモリをも
つシステムに対するものである。この第２シナリオでは
、動的メ干り割振りとディスクとのデータのページ・イ
ンとベジーアウトがどのように処理操作で取り入れられ
ているかが示されている。 第１５図はコマンド・メモリ１９０がどのような構成に
なっているかを示している。また、やりとりされるコマ
ンドと割込みタイプのいくつかも示されている。注目す
べき重要点は、２つのコマンドＦＩＦＯが含まれるよう
にコマンド・メモリ＋９０をソフトウェアで分割すると
好ましいことである。ＣＰコマンドＦＩＦＯ１５２０は
ＣＰ−１１−ジュール１１０ ニア Ｆしス指定された
ロマン１〜をバッファするものてあり、ＤＴ’Ｐコマン
１ｊＦＩＦ０１５１０はＤＴＰモジュール＋２０にアド
レス指定されたコマンドをバッファするものである。 コマンド・インタフェース、やりとり、および作業のス
ケジューリングはラフ１〜ウエアによって制御されるが
、必要に応して変更することが可能である。従って、以
下の例はシステムをどのように使用する必要かあるかを
明確化していない。システムか使用できる態様を示した
にすぎない。 物理メモリ・モデル（ＣＰ／ＤＴＰ間のやりとり）この
例では、ポスト・プロセッサは高速化ザブシステムに対
してコマンドを出して、２つの配列を一緒に乗算して（
配列要素単位で）、その結果を第３の配列に入れておく
ためのものである。３つの配列はすへてＶＭＥメモリ空
間に５置かれている。コマンドが出される前は、高速化
サブシステムは遊休状態にあり、コマンドが実行される
と、再び遊休状態になる。これは図式化して第４２図に
ボされている。 コマン１〜の実行時には、吹のようなスデップで行なわ
れる。 （１）ボス１〜はヘクトル乗算コマン）・を高速化ザブ
システムのコマン１〜待ち行列（これはＶＭｌｉインタ
フェース・メモリに置かれている）に入れる。 その際、コマンドで配列内の要素の数、２つのソス配列
のアドレス、および結果配列のアドレスを指定しおく。 コマンドとそのパラメータか待ち行列に追加されると、
ホストはデータ転送プロセッサ・モジュール１２０に割
込みを引き起す。これにより、ポストは解放されるのて
、他の仕事を行なうために使用できる。 （２）ホストから割込みを受り取ると、データ転送プロ
セッサ・モジュール１２０はコマンドとそのパラメータ
のコピーをとって、コマンド・メモリにあるソフトウェ
ア管理のＣＰコマンドＦＩＦＯに入れておく。割込みが
制御プロセッサ・モジュール＋１０で引き起されて、コ
マンドが存在するとの通知を受ける。データ転送プロセ
ッサ・モジュール１２０は遊休状態に戻る。 （１）割込のを受けると、それに応えて制御プロセッサ
・モジュール１１０は遊休状態から出で、コマンドとそ
のパラメータをコマンド・メモリ１９０内のＣＰコマン
ドＰＩＦＯ１５２０から読み取る。コマンドで指定され
たアドレスが検査され、オフボート（つまり、データ・
キャッシュ・メ干り１４０にではなく）に置かれている
ことが判明する。従って、この例では、２つのデータ取
出しコマンドと”ＩＮＴＥＲＲＩＩＰＴ ＣＰ ＷＩＩ
ＥＮ ＤＯＮＥ＋コマンドがコマンド・メモリ１９０内
のＤＴＰコマンドＦＩＦＯ１５］０に書き出される。各
データ取出しコマンドは配列のソース・アドレス、その
長さ、データ・キャッシュ・メモリ内のその宛先アドレ
スを記述している。ブタ転送プロセッサ・モジュール１
２０に割込みが起こり、制御プロセッサ・モジュール１
１０は遊休状態に戻る。 （４）割込みを受けると、それに応えてデータ転送プロ
セッサ・モジュール１２０は遊休状態から出て、最初の
コマンド（とそのパラメータ）をＤＴＰコマンドＰＩＦ
Ｏ１５１０から読み取る。データ転送プロセッサ・モジ
ュール１２０はデータを取り出すべきア１−レスをチエ
ツクして、それかＶλ）ドア１〜レス空間に置かれてい
ることを確認する。次に、ブタ転送プロセッサ・モジュ
ール１２０はＶＭ［インタフェース１６０内のＤＭＡコ
ントローラが配列を取り出して、それをＶＭＥインタフ
ェース１６０内のブタＦＩＦＯ６７０を書き込むように
セラ１−アップする。 （これは実際にはコマンド待ち行列ＦＩＦＯ１５１０’
Ｊ’ｒよび１５２０と異なり、ハードウェアＦＩＦＯで
あり、先入れ先出し機能はソフトウェアにもたせている
ことに注意されたい。）このデータか到着すると、デー
タ転送プロセッサ・モジュール＋２０はデータＦＩＦＯ
６７０からデータを読み取り、それをデータ・キャッシ
ュ・メモリ１４０に書ぎ込む。転送が完了すると、ＤＴ
ＰコマンドＦＩＦＯが検査されて、次のコマンドはなに
か（もしあれば）が確かめられる。 この場合、別のデータ取出しコマンドが見イ」かると、
最初の取出しコマンドと同じ方法で実行される。これが
終ると、次のコマンドが読み取られ、実行される。この
コマンｌ〜は制御プロセッサ・モジュール１１０に割込
みを引き起ず。ＤＴＰ ：Ｊマン１−ＦＩＦＯ１５］０
はこれて空になり、データ転送プロセッサ・モジュール
は遊休状、態に戻る。 （５）この訓込みにより、制御プロセッサ・モジュール
１１０は、要求した２つの配列がデータ・キャッシュ・
メモリに格納されたことを知る。結果配列の宛先アドレ
スはオフホードにあるので、制御プロセッサ・モジュー
ル１１０は結果を人れておく一時的配列をデータ・キャ
ッシュ・メモリ１４０内に割り振る。ＣＰモジュール＋
１０は割算処理を開始する。計算処理のとき、中間デー
タ・セットがキャッシュ・メモリ１４０から取り出され
て、ＦＰモジュール１３０（ＣＰモジュール１１０の制
御下にある）のレジスタ・ファイルに移される。ＦＰモ
ジュール１３０は独自のマイクロコードを稼動させ、同
期点でＣＰ千ジュール１１０とインタフェースになって
、数値演算を実行する。中間データ・セットはＦＰモジ
ュールのレジスタ・ファイルからキャッシュ・メモリ１
４０（ＣＰモジュール１１０の制御下にある）に移され
る。従って、ベクトル乗算が完了したときは、Ｋ？ｉ
果１．１．ＣＰモジュール＋１０によって以前に割り振
られたキャッシュ１４０内の配列に残っている。 （６）次に、制御プロセッサ・モジュール＋１０はデー
タ保管コマンドと＋ＩＮＴＥＲＲＵＰＴ ｌｌ０５Ｔ
ＷＩＩＥＮＤＯＮＥ＋コマンドをＤＴＩ’コマンドＦＩ
ＦＯ１５１０に書き出す。データ保管コマンドは、デー
タ・キャッシュ・メモリ内の結果配列のソース・アドレ
ス、宛先アドレス（下のコマンドで指定されたもの）、
および配列長さを指定している。データ転送プロセッサ
・モジュール！２０に割込みが起こる。ＣＰコマンドＦ
ＩＦＯが空ならば、制御プロセッサ・モジュール１１０
は遊休状態に戻る。 （７）割込みを受けると、それに応えてデータ転送プロ
セッサ・モジュール１２０はその遊休状態から出て、最
初のコマンド（とそのパラメータ）をＤＴＰコマンドＦ
ＩＦＯから読み取る。データ転送プロセッサ・モジュー
ル１２０はデータを保管すべきアドレスを調べて、それ
がＶＭＥアドレス空間に置かれていることを確認する。 次に、データ転送ブロセッヅ・モジュール１２０は、Ｖ
Ｍｌｉインタフェース１■内のＤＭ八へンｉ〜ローラ６
１１０か正しい個数のＦ語をデータＦＩＦＯ６７０から
ＶＭＥ主メモリに転送するようにセットアツプする。デ
ータ転送プロセッサ・干ジュール１２０はデータをデー
タ・キャッシュ・メモリから読み取り、それをデータＦ
ＩＦＯ６７０に書き込む。結果配列がデータＦＩＦＯに
転送されると、データ転送プロセッサ・モジュール＋２
０はＤＭＡコン１〜ローラにそのことを通知し、 ＤＭ
ＡコントローラがＶＭＥメモリへの転送を終えるまで待
っている。 （８） ＤＴＰコマンドＦＩＦＯが空でなければ、次の
コマンドが読み取られ、実行される。これは”ＩＮＴＥ
ＲＲＩＩＰＴ−１１０ｓＴ−ＷＨＥＮ−ＦＩＮＩＳＨＥ
Ｄ”コマ：／ドである。このコマンドを受けると、完了
したばかりのコマンドの状況がＶＭＥインタフェース・
メモリ内のコマンド待ち行列に書き出され、ホスト割込
みが引き起される。この割込み通知を受けて、ポストは
そのヘクＩ・ル乗算コマンドが終了し、その状況をＶＭ
Ｅインタフェース１６０内の状況レジスタから読み取る
ことかできることを知る。そのあど、データ転送プロセ
ッサ・モジ；ノール１２０ハ遊休状態に戻り、こねて操
作を終了する。 上記処理の途中のいっても、ホストは新しいコマンドと
そのパラメータをコマンド待ち行列に招ぎ込んで、デー
タ転送プロセッサ・モジュール１２０に割り込むことか
可能である。そうすると、ＤＴＰモジュールは割込み要
求を制御プロセッサ・モジュール１１０に対して出して
、新しいコマンドを通知する。可能ならば、その実行は
上述したように開始されることが好ましい。これを行な
うと、制御プロセッサ・モジュール１１０とデータ転送
プロセッサ・モジュール１２０はコマンドの処理に専念
できるが、望ましくないやりとりがコマンド間で行なわ
れないようにする配慮が必要である。 データ・アドレス割当てはかなり柔軟性をもたせている
。インタフェース１５０．１６０．１７０（と局所デー
タ・キャッシュ・メモリ１４０）の各々には、そこを通
してアクセスできるアドレスが範囲で割り当てらねでい
る。これにより、データ転送プロセッサ・モジュール１
２０は異なるデータ・ソースや宛先の場所ごとに別コマ
ンド定義をしなくても、コマン！・のデータ要件を満足
するにうに正しいインタフェースを制御することかでき
る。 上述の例では、コマンドはＶＭＥバスを経由してホス１
−から送られてきたが、これらのコマンドは前述の説明
内容に殆んど変更を加えないで、インタフェースのどれ
からでも簡単に出すことができる（あるいはコマンド・
リストの一部として保管しておくことができる） ＶＭ
Ｅボス１−は１つの例として選ばれたものである。 コマンドに必要な総記列サイズがデータ・キャッシュ・
メモリ内の空き記憶域を越えるときは、制御プロセッサ
・モジュール１１０はコマンドをいくつかの小さな演算
に分割することによって、使用可能な記憶スペース内で
コマンドを処理することを試みる。しかし、ある種のコ
マンドの場合は、これは不可能であるので、ポストにコ
マンドが失敗したことが通知される。 ポストかコマンドを送るのが早ずきる場合は、内部ラフ
１−ウェアＦ Ｉ Ｆ Ｏか一杯にノ、＜ることかある
。 これが全体の演算に影響するのを防止するために次のよ
うな配慮がなされている。第１は、ＤＴＩ＋コマンドＦ
ＩＦ０１５１０がＣＰコマンドＦＩＦＯ１５２０の奥行
の少なくとも３倍になっていることである。１つのポス
ト・コマンドは３つ以上のデータ転送コマンドになるこ
とは稀にしかないので、口ＴＰコマンＦ ＦＩＦＯがホ
スト・コマンドの結果として一杯になることはない。 ＣＰコマンドＦＩＦＯはほぼ満杯マークまでくると、Ｖ
ＭＥインタフェース内の状況ビットがセットされる。 仮想メモリ・モデル 仮想メモリを採用する場合は、ホスト側の作業量が増加
するというやっかいな問題がいくつか生じる。これらの
問題が起こるのは、アプリケーションが物理メモリより
はるかに大きい仮想アドレス空間をアクセスできるから
である。仮想アドレス空間全体はディスク上にだけ存在
し、活動中のソントウエ】′かそのとき必要とするアド
レス空間部分は実行時に必要に応して主メモリにベージ
・インされる。このことは、次のような種類の問題をい
くつか起こす原因になっている。 配列、または配列の部分がディスク上にたり存在し、物
理メモリに存在しないことがある。さらに、高速化サブ
システムか必要とする配列部分かシステムで稼動中の他
のタスク用のスペースを作るために、スワップ・アウト
されることかある。 配列に割り当てられる物理アドレスは、コンピュータ始
動以後のすべての処理活動記録と共に変化するので、予
測ができない。 各仮想メモリ・アドレスは変換処理を受けて、特定のデ
ータ項目をアクセスするための物理アドレスが決まる。 この結果、配列がメモリ内で非連続になったり、分散し
たりする。 これらの問題を回避するには、データ転送プロセッサ・
モジュール１２０が配列をデータ・キャッシュ・メモリ
との間で転送している間、配列を物理メモリにロックし
ておく必要がある。理想的には、配列か連続しているの
か望ましい。配列を連続にてきない場合は、データ転送
ブロセッヅ・モジコール１２０は転送の過程で分散／収
集操作を行なう必要かある。しかし、データが物理メモ
リのどこに分布しているかを知るには、分散／収集テブ
ルが必要になる。 高速化サブシステムとの間のデータ転送を組織化し、そ
れに伴なうメモリ管理機能を扱う仕事をアプリケーショ
ン・ソフトウェア（ホスト上で稼動する）にもたせるの
が好ましい。（実際には、アプリケーション・ソフトウ
ェアは、ＭへＴｌ＋ライブラリ・ルーチンと装置ドライ
バがこれらの問題を扱うので、その大部分から解放され
ている。業界標準配列プロセッサ・ライブラリ・ルーチ
ンはデータを配列プロセッサとの間で受は渡しすること
（ライブラリ・ルーチンを使用して）をユーザ側に任せ
ている。）ソフトウェア階層について以下説明するが、
ここではその違いについては触れないことにする。 上述した配列乗算例では、アプリケーション・ソフトウ
ェアは次の７スデソブを受り持っている。 １）配列Ａを正速化ヅブシステムに転送し、それをア１
−レス昌に保管する（高速化機構にＪ：って実行）。 ２）配列Ｂを高速化サブシステムに転送し、それをアド
レスＢＢに保管する（高速化機構によって実行）。 ３）高速化サブシステムが転送を終えるまで待っている
（高速化機構によって実行）。 ４）アドレス昌とＢＢにある配列を一緒に乗算してその
結果をＣＣに保管する（高速化機構によって実行）。 ５）高速化サブシステムが乗算コマンドを終えるまで待
っている（ポストによって実行）。 ６）アドレスＣＣにある配列をポスト・アドレス空間に
転送する（高速化機構によって実行）。 ７）高速化サブシステムが転送を終えるまで待っている
（ポスｌ−によって実行）。 この処理順序に関して注目すべき点をいくつか挙げると
、次の通りである。 １１３のコマン］−を高速化ジブシステムに送ることが
できる。これらのコマン１〜は待ち行列に置かれてから
、処理される。 ホストは転送と乗算との間の同期点を出して、すへての
データがデータ・キャッシュ・メモリに存在するまで乗
算が開始されないように配慮する。 高速化サブシステムを待たなくても、ポストが解放され
ているので他の仕事ができる。しかし、ホストのオペレ
ーティング・システムは、高速化サブシステムとの同期
をとるためには明示の待ち操作が必要になるのが普通で
ある。 ステップＣとｅは、転送と計算操作の同期化がオプショ
ンとして高速化サブシステム内で簡単に行なえるので、
省略してもよい。しかし、そうすると、業界の事実上の
標準と互換性を失うことになる。 データ・キャッシュ・メモリのメモリ割振りはＣＰマイ
クロコード監監視ルーシンりも高いレベル（扱ねれる。 配列はメモリ内でロックされ、データ断片化の問題はア
プリケーションど高速化サブシステム間のインタフェー
ス・ラフ１〜ウエアによフて取り扱われる。同期（待ち
）点か頻繁に現れると、メ干り・ブロックは短期間ロッ
クされるので、多重ユーザや多重タスク処理環境に与え
るストレスが軽減される。 コマンドの実行は次のようなステップで行なわれる。 （１）ホストは、コマンド・タイプと対応する数のパラ
メータを指定して、コマンド（転送または泪算）を高速
化ザブシステムのコマンド待ち行列（ＶＭＥインタフェ
ース・メモリに置かれている）に入れる。コマンドとそ
のパラメータが待ち行列に追加されると、ホストはデー
タ転送プロセッサ・モジュール１２０に割込みを引き起
す。これでホストは解放されるので、他の仕事に使用で
きる。 （２）ホス］・から割込みを受けると、データ転送プロ
セッサ・モジュール１２０は現在の活動（遊体中かある
種の転送）を−時中止して、コマンｌ−のタイプを調へ
る。コマン１−には次のようなタイプがある。 コマンドが制御プロセッサ・モジコール＋１０に対する
ものならば（つまり、計算）、コマン１〜どそのパラメ
ータはコピーされて、コマン１〜・メモリ１９０内のＣ
ＰコマンドＦＩＦＯ１５２０に人れられる。 制御プロセッサ・モジュール１１０で制込みが起こり、
そのコマンドが通知される。データ転送プロセッサ・モ
ジュール１２０は前の活動に復帰する。 コマンドが同期化コマンドならば、未処理のコマンドす
べてが完了するまで以後のコマンドは待ち行列から取り
出されない。これは、”ＷＡＩＴ ＦＯＲＡＬＬ ＡＮ
Ｄ Ｎ０ＴＩＦＹ ）ＩＯ５Ｔ”コマンドをＤＴＰコマ
ンド待ち行列に挿入することによりて行なわれる。 （３）遊休状態にある間、データ転送プロセッサ・モジ
ュール１２０は絶えずＣＰコマンドＦＩＦＯを調べてい
る。この待ち行列が「空でない」状態になると、コマン
ドはそこから取り出され、操作が行なわれる。例えば、
ホストからデータ・キャッシュ・メモリへの転送の場合
には、データ転送プロセッサ・モジ、−ル１２０はＶＭ
Ｅインタフェース内のＤＭ八へントローラか配列を取り
出し、それをデータＦＩＦＯに書き込むようにセットア
ツプする。転送か終ると、ＤＴＰ千ジュール１２０はコ
マンドをＤＴＰコマン１〜待ち行列から取り除く。別の
コマンドがＦＩＦＯにあれは、そのコマンドが実行され
、ＤＴＰコマンド待ち行列が空ならば、データ転送プロ
セッサ・モジュール１２０は遊休状態に戻る。 （４）割込みを受けると、それに応して制御プロセッサ
・モジュール１１０は遊休状態から出て、コマンドとそ
のパラメータをコマンド・メモリ内のソフトウェアＣＰ
コマンドＦＩＦＯから読み取る。アドレス静とＢＢにあ
る配列のベクトル乗算が完了すると、その結果の配列は
データ・キャッシュ・メモリ内のアドレスＣＧに残され
ている。コマンドの実行が終ると、そのコマンドはＣＰ
コマンドＦＩＦＯ１５２０から除かれる。他にコマンド
がなければ、制御プロセッサ・モジュール１１０は遊休
状態に戻る。 」二記説明において／ｊ：ＩＪすべき点をいくつか挙げ
るど、次の通りである。 制御ブロセッヅ・モジュール１１０とデータ転送プロセ
ッサ・モジュール１２０間の内部制御と同期化が物理メ
モリ・モデルに比へて大幅に減少する。データ転送プロ
セッサ・モジュール１２０は制御プロセッサ・モジュー
ル１１０よりも制御機能（またはコマンド経路指定機能
）が強化されている。 待ち行列はホスト連絡用に１つ、ＤＴＰの作業用に１つ
、ＣＰの作業用に１つの３つが活動している。 高速化サブシステム側でデータ・キャッシュ・メモリに
残っている以上の記憶域が必要になる計算の場合には、
その計算を小さな部分に分割する仕事はホストが行なう
。 ｃｐとＦＰ間のやりとり 制御プロセッサ・モジュール１１０と浮動小数点プロセ
ッサ・モジュール１３０はアルゴリズムを実行するため
に、非常に緊密な関係でやりとりする。制御フロセッサ
・千ジュール１１０はアＩ・レスを５１算し、データ・
Ａ−＝ヤッシュ・メモリと浮動小数点プロセッサ・モジ
コール１３０間のデータ転送を取り扱うのに対し、浮動
小数点プロセッサ・モジュール１３０はデータ割算を行
なう。このやりとりは制御プロセッサ・干ジュール１１
０、データ転送プロセッサ・モジュール１２０およびホ
スト・コンピュータ間のインタフェースのタイプから独
立している。 ベクトル乗算コマンドでは、浮動小数点プロセッサ・モ
ジュール１３０はベクトル乗算を一度に８個の要素ずつ
行なう。従って、配列が大きいときは、制御プロセッサ
・モジュール＋１０と浮動小数点プロセッサ・モジュー
ル１３０との間でやりとり（同期点とも呼ばれる）が数
千回行なわれることもあり得る。同期点は、この例では
、４００ｎｓごとに現れるので、これらを効率よくする
ことは非常に重要である。 大抵の場合、制御プロセッサ・モジ：ノール１１０は浮
動小数点プロセッサ・モジコール１３０かブタ削算を行
なうよりも、アドレス甜算とデータ転送を高速に行なう
能力をもっている。その逆の場合には、待たされる方が
反対になる。 ２つのフラグ（ｃｐｗ八ＩへとＦＰＷ八Ｉへ）が両ブロ
セ・フサ間の同期を制御することは上述した。ＦＰＷＡ
ＩＴフラグは次の組のデータを浮動小数点プロセッサ・
モジュール１３０との間で転送すると、制御プロセッサ
・千ジュール１１０によってクリアされる。このフラグ
をテストすることにより、浮動小数点プロセッサ・モジ
ュール１３０は同期点まで進むことができるか、制御プ
ロセッサ・モジュール１１０を待つ必要があるかを知る
ことができる。ＣＰＷＡＩＴフラグはデータ計算を終え
ると、浮動小数点プロセッサ・モジュール１３０によっ
てクリアされ、制御プロセッサ・モジュール１１０によ
ってモニタされる。ハードウェアは、フラグがクリアさ
れてプロセッサが同期点まで進むことが可能になると、
同期点を通過した直後にフラグが自動的にセットされる
構成に／７っている。 第２２図はｌ・Ｐ Ｗ 八ｌ ’ｒ、ＣＰＷ八Ｉへ、Ｆ
ＰＤＯＮＥ、おＪ：びＣＰＤＯＮＥフラグかｃｐ干ジュ
ール１１０とＦＰモジュール１３０間のデータ・インタ
フェースを調整するためにとのように使用されるかを状
態図で示したものである。 プロセッサ間のハントシエイキング・ロジックどセマフ
詞は多種類のものが実現されているが、第２２図に示す
状態図か非常に利点があり、新規なものである。 制御プロセッサ・千ジュール１１０と浮動小数点プロセ
ッサ・モジュール１３０間のデータ転送は２重バッファ
になっているので、浮動小数点プロセッサ・モジュール
１３０がある組のデータを処理している間、制御プロセ
ッサ・モジ：１−−ル１１０は別の組のデータを処理す
ることができる。２重バッファリングは上述したように
ソフトウェアで行なわれる。両プロセッサはバッファの
交換を制御する信号をもっており、これらは”ＡＮＤ”
がとられて両プロセッサか活動しているときたけ交換が
行なねれるようにしている。 ベクトル乗算は以下のステップで行なわれる。 （同し番号をもつステップは並列に行なわれるものであ
る。）これらのステップを図式化してフローヂャートで
示したのが第３３図である。 （１）制御プロセッサ・モジュール１１０はＦＰＷ八Ｉ
へフラグをセットして、ベクトル乗算マイクロコートが
実行される浮動小数点プロセッサ・モジュル１３０を始
動する。浮動小数点プロセッサ・モジュール１３０はＦ
ＰＷＡＩＴフラグがクリアされるまで待たされる。 （２）制御プロセッサ・モジュール１１０は最初の８要
素を両配列から２重バッファ（これは物理的には上述し
たように、レジスタ・ファイル４３０の２バンクから構
成されている）に転送する。ＣＰモジュールは次に、２
重バッファを交換して、浮動小数点プロセッサ・モジュ
ール１３０がデータをアクセスできるようにして、ＦＰ
ＷＡＩＴフラグをクリアする。 （３）制御プロセッサ・モジュール１１０は次の８要素
を両配列から２重バッファに転送して、１・ＰＷΔＩＴ
フラグをクリアする。そのあと、ＣＰＷ八Ｉへフラグが
クリアされるまで（浮動小数点プロセッサ・千ジュール
１３０によって）待たされる。 （３ｂ）浮動小数点プロセッサ・モジュール１３０はＦ
ｌ”ＷへＩＴフラグがクリアされていることを見つける
と、２重バッファの浮動小数点プロセッサ・モジュール
１３０側に保管されている８対の要素に対するベクトル
乗算の８１算を開始する。８個の結果は２重バッファに
書き戻され、ＦＰＷＡＩＴフラグがクリアされる。この
例では、制御プロセッサ・モジュル１１０はすてに終え
て、ＦＰＷＡＩＴフラグをクリアしているのて、浮動小
数点プロセッサ・モジュル１３０はバッファを交換して
、即時に次の組の計算を開始することができる。 （４ａ）制御プロセッサ・モジュール１１０は８個の結
果を２重バッファからデータ・キャッシュ・メモリに転
送し、そのあと次の８個の要素を両配列から２重バッフ
ァに転送して、ＦＰＷＡＩＴフラグをクリアする。その
あと、ＣＰＷＡＩＴフラグがクリアされるまて（浮動小
数点プロセッサ・モジ：＋、 ）ｌ刈：）０にＪ：フ
て）待たされる。 （４ｂ）浮動小数点プロセッサ・モシコ、−ル１；）０
はＦｌ’Ｗ八ＩＴへラグがクリアされているのを見つり
るど、２重バッファの自分側に保管されている８対の要
素に対するヘクＩ〜ル乗算の割算を開始する。 ８個の結果は２重バッファに招き戻され、ＣＰＷＡＩＴ
フラグかクリアさねる。この例では、制御ブロモ・ンサ
・モジュール１１０はすてに終えて、ＦＰＷ八Ｉへフラ
グをクリアしているのて、浮動小数点プロセッサ・モジ
ュール１３０はバッファを交換して、次の組の割算を開
始することができる。 （５）ステップ（４ａ）と（４ｂ）がベクｉ−ル菖１算
全体か完了するまで繰り返される。 （６）ステップ（５）か終わったとき、最後の組の結果
はまだ２重バッファのＦＰ側に残っているのて、制御プ
ロセッサ・モジュール１１０はバッファを交換して、最
後の結果をデータ・キャッジＪ９・メモリに転送する。 ／Ｉ ８３ 第１図に示すようノよシステムを動作させるときは、実
行時ラフ１〜ウエア環境全体をいくつかのレベルに分割
することか好ましい。これらのレベルのうちあるものは
、異なるプロセッサで実行される個々のコーＩ〜・モジ
ュールとして存在し、他のレベルは必要とされるインタ
フェースをいくつかのレベルに分割する形て存在してい
る。これらのレベルずへてとレベル間インタフェースは
ソフトウェア制御下に置かれ、アプリケーション要件に
合っていなければ、変更が可能である。 このソフ］・ウェア構成は一般的に従来からあるもので
ある。しかし、本明細書に記載の新規事項の望ましい使
い方を分かりやずくするために、以下で説明しておくこ
とにする。 第４４Ａ、４４Ｂ、および４４Ｃ図は第１図に示すよう
なシステムのプログラミング環境を示したものである。 図示の機能別ブロックの多くは他の図に示されているハ
ードウェア要素のそれと同じ番号で示されているが、第
４４Ａ、４４Ｂ、および４４Ｃ図はプログラマから見た
機能別ブロック間の関係を示すことを目的としている。 従フて、これらの図は必ずしも現実の電気的おＪ：び論
理的接続に止も１「に対応していないことに？主意され
たい。 アプリケーションとライブラリ・ラフ１−ウェア以下の
説明では、アプリケーション・ソフトウェアか例えば、
ＦＯＲＴＲＡＮや°Ｃ°のような高水準言語で書かれて
おり、標準ライブラリ・ルーチンを呼び出して、高速化
サブシステムを使用するものと想定している。これらの
呼出しは業界の事実上の標準に準拠している（つまり、
全体的に浮動小数点システムからのプロダクト命令セッ
トと互換性がある）。これらには、アプリケーション・
データ区域と高速化サブシステムのデータ・キャッシュ
・メモリ間でデータを転送するルーチン、広範囲にわた
る計算、ある種の同期化ルーチンが含まれている。 このレベルでのソフトウェアはホスト・コンピュータ・
システム上で稼動し、必要とするアプリケーションを実
施する機能をもっている。これはライブラリとリンクさ
れて、高速化サブシステムをアクセスする。 ライブラリＯＪアプリケーション・ソフトウェアから見
て、訪速化サブシステムと結ぶインタフニスの働きをす
る。ライブラリは数百に及ぶ共通算術演算／アルゴリズ
ム・ルーチン群と、高速化サブシステムを初期設定し、
アプリケーションの配列やデータ・セラ）・のデータ転
送を開始するルチン群から構成されている。大部分のラ
イブラリ・ルーチンは人力パラメータと機能番号を装置
）−ライムに渡ずだりの機能しかないが、ある種のパラ
メータ有効性検査が必要ならば組み入れることも可能で
ある。本好適実施例では、装置トライバとのインタフェ
ースはシステム呼出しくＳｙｓｔｅｍＣａｌｌｓ）を経
由する。しかし、ある種のオペレーティング・システム
では、呼出しタスクが再スケジューリングのために受渡
しされるので、呼出しに大きなオーバヘットがかかって
いる。 装置トライバ 装置トライバはオペレーティング・システムの部と考え
ることかてぎ、アプリケーション・ラフｌ−ウェアより
も高度の特村ルベルで実行される。装置１〜ライバの主
な役割ｉｌ１次の通りである。 １）コマンドとパラメータをライブラリ・ルーチンから
高速化サブシステムのＶＭＥインタフェース・メモリに
置かねているコマンド待ち行列に転送すること。 ２）転送すべきデータ（仮想メモリ・システムにある）
がメモリにロックされていることを確かめること。この
ためには、転送が連続ブロックに分割されて・いて、小
さく分割した複数の転送が実際に行なわれているか、分
散／収集テーブルが作られていて、高速化サブシステム
に渡されていることが必要である。 ３）マイクロコートを複数のプロセッサにロードし、一
般的にはハードウェアとマイクロコートを既知の状態に
まですること（電源投入後か、新しいアプリケーション
がそれを使用する準備状態に置くため） ライブラリと装置ドライバを新しいポスト上に移植する
最も困難な問題の１つは、装置ドライバである。こＪ］
ら！Ｊ非’＋’ｌ’＋にオペレーティング・システムに
依右する傾向かあるので、ポスト・システムの詳しいグ
［Ｊ識か要求される。任意的には、この種の問題を避り
るために、物理メモリへのアクセスか許される場合には
、ライブラリを直接にハトウェアとのインタフェースに
することが可能である。こうずれは、トライバの必要性
が回避される。この方法で高速化サブシステムをアクセ
スすると、装置トライバを使用する場合よりも高速化さ
れる。しかし、特に複数ユーザ環境では、安全保護が低
下することになる。 マイクロコード監視ルーチン マイクロコード監視ルーチンは、高速化サブシステムに
おける転送と計算以外の残りのタスクを取り扱うもので
ある。その主なタスクは、ホストとの連絡、制御プロセ
ッサ・プロセッサ・モジュル１１０とデータ転送プロセ
ッサ・モジュール１２０間の作業分担、および内部と外
部の同期化である。 監視ルーチンは装置ドライバとは反対側の待ち行列の最
後に置かれており、作業を待ち行列から取り出す。（こ
れを行なうには、作業か空の？ｔ’ｊち行列から取り出
されないようにするためのある種の待ち行列管理が必要
になる。） どの程度複雑になるかは、どのプロセッサが使用される
かによって決まり、また、ホストにどれだりの仕事をさ
せるか、あるいは高速化サブシステムに負担させるかに
大きく左右される。物理メモリと仮想メモリ・モデルの
個所で行なったベクトル乗算コマンドの説明から明らか
なように、監視ルーチンはいろいろな手法を採用するこ
とができる。 物理メモリ・アーキテクチャでは、監視ルーチンはデー
タ転送プロセッサ・モジュール１２０と制御プロセッサ
・モジュール１１０の間で分割される。データ転送プロ
セッサ・モジュール１２０の部分は、ホストと制御プロ
セッサ・モジュール＋１０は直接にデータをやりとりで
きないので、コマンドの経路指定を行なうだけである。 制御プロセッサ・モジュール１１０は作業の分散化とハ
ンドシェイキングを組織化−・］−る。 この分割ｉｌｌ任意的である。別の（好ましさの点て劣
るか）アーキテクチヤでは、制御プロセッサ・干ジュー
ル＋１０をデータ転送プロセッサ・干ジューＪ１月２０
のスレーブ・プロセッサ（その反対でなく）として働か
せることも可能である。 仮想メモリ・モデルでは、データ転送プロセッサ・モジ
ュール１２０がマスクであり、制御プロセッサ・モジュ
ール１１０がスレーブになっていた。 制御はその殆どかポスト側で取り扱われるので、監視ル
ーチンのＤＰＴ部分はコマンドの経路指定だのを扱えば
よい。制御プロセッサ・モジュール１１０が待ち行列管
理に関与するのはわずかである。 マイクロコード転送ルーチン（ＤＴＰＩこれらのルーチ
ンは外部インタフェースの１つとデータ・キャッシュ・
メモリ間のデータ転送を取り扱う。インタフェースは主
にＶＭＥバス（とホスト・メモリ）に対するものである
。 ホス１〜・メモリとデータ・キャッシュ・メモリ間の転
送の大部分は、連続ブロック転送、分散／収集転送、ｎ
番目の詰こと、行／列２次元配列アクセスといったよう
に、転送の種類か狭い範囲に限られている。 上記種類のいずれにも属さないタイプの転送はいずれも
、必要時に追加することかできる。ここで注目すべき重
要な点は、ムク１〜ル加算かベクトル乗算と同し転送ル
ーチンを使用することである。これが便利なのは、上述
したように、データ転送ルーチン（計算ルーチンと異な
り）はベクトル加算とベクトル乗算を区別する必要がな
いからである。 マイクロコート転送ルーチン（ｃｐ） これらのルーチンはデータ・キャッシュ・メモリの１つ
と浮動小数点プロセッサ・モジュール１３０の高速レジ
スタ・ファイル間のデータの転送を取り扱う。 この場合も、データ・キャッシュ・メモリとレジスタ・
ファイル間の転送の大部分は、１ベクトル・インと１ベ
クトル・アウト、２ヘクトル・インと１ヘク［−ル・ア
ラ１〜．１ベクトル・インとスカシ・アウトといったよ
うに、転送の種類か狭い範囲に限られている。これらの
転送タイプはデータ型（タイプ）に応してさらに分類す
ることがてきる。ベクトルは単純または複素数データ型
に分けることかてぎ、もっと特殊化された転送タイプも
いくつかある（ ＦＦＴ、 畳み込みなど）。これらは
汎用ルーチンが使用されない場合に効率が向上する。 ここで注目すべき重要な点は、異なる演算で同じルーチ
ンが使用できることである。つまり、ベクトル加算は、
例えばベクトル乗算と同じ転送ルチンを使用する。 マイクロコード言］算ルーチン（ＦＰ）各計算タイプご
とに、（例えば）８つの加算、減算または必要な演算を
行なうルーチンが用意されている。この種のルーチンに
よって制御されるデータ転送は、高速レジスタ・ファイ
ル４３０、乗算機構４５０、加算機構４４０、およびス
クラッチバラＦ１６１０を含む密結合データ通路内で行
なわれるものたけである。（このデータ通路には、いく
つかの局所バスもあり、その中には第１オペラン］・局
所バス４３１．第２オペランド局所ハス４３２、結実用
局所バス４３１、ループバック接続４３１が含まれる。 ）この場合も、必要となるルーチンの多くはいくつかの
標準データ形式別に分類される。この分類の１例として
、ダイアシック・ベクトル演算（２ベクトル・インと１
ベクトル・アウト、例：ベクトル加算またはベクトル乗
算）がある。従って、標準テンプレートをあるカテゴリ
内の各引算タイプごとにセットアツプすることが可能で
ある。これにより、ＦＰマイクロコートを高速に生成し
て、基本ベクトル演算の多くを取り入れることができる
。 上述したように、レジスタ格納演算指定子はマイクロコ
ード演算コマンドを補強するために使用できる。これに
より、ある計算タイプのカテゴリ内の個々のルーチンす
べてを、１つのルーチンとして書くことができる。その
場合は、制御プロセッサ・モジュール１１０は計算タイ
プを指定するために演ｉｔレジスタをロー１〜しなり旧
はならない。 短縮マイクロコート・ 上述したシステトは短縮マイクロコードを使用する機能
を備えているのて、レジスタに格納されている演算指定
子をマイクロコード命令の残り部分と結合することかで
きる。これは実際には、本好適実施例では、上述したよ
うにＦＰモジコ、−ル１３０て使用されている。 この種の短縮マイクロコートは多重プロセッサ・システ
ムの数値処理部分で使用すると、特に利点が得られる。 その場合には、演算指定子短縮マイクロコードを使用す
ると、演算をオーバレイさせる必要がなくなる。 従って、例えば、２つの配列を３個目の配列上にマツピ
ングする演算の場合（例： Ｃｉ−八ｉ ＋ Ｂｉ）に
は、命令レジスタに演算指定子（例：”ＡＤＤ”）をロ
ー１へしてから、この種の演算列を開始させることかで
きる。この演算列は、演算を直接に指定しなかったコー
ドで記述されることになる。 従って、この機能を実時間拡張マイクロコードて使用す
ると、多重プロセッサ・システムにおｔ、−する２つの
マイクロロー１〜・プロセッサ間のインタフェースにさ
らに高度の柔軟性をもたゼることかてきる。 また、命令を数値処理部分にロー１〜するとき要求され
るパン１〜幅を単純化することも可能になる。従って、
アルゴリズム切替えやタスクの再分割がもりと効率よく
なる。 マルチウェイ分岐 第３八図および第３Ｂ図を参照して上述したように、本
発明はマイクロコード・システムのマルチウェイ分岐に
全く新しい機能をもたせている。第３０図は、本好適実
施例においてアドレス境界の制約のないマルチウェイ分
岐を可能にするマイクロコート操作を示した概略図であ
る。 上述したように、本発明はマルチウェイ分岐をアドレス
境界の制約なしで行なうマイクロコート・コンピュータ
・システムのアーキテクチャを１是供するものである。 さらに、代替宛先間の増分を可変にしている。相対アド
レス指定機能をもつシケンザか使用されている。 本好適実施例では、プログラム・カウンタがジャンプ宛
先の人力として使用されている。これはマルチウェイ分
岐を取り入れて、ベース宛先アドレスか異なるソースか
ら求められる多くの公知システムとは異なるものである
。 離散フーリエ変換実装（Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ
）第３１図は、新規な方法で実現した離散フーリエ変換
の主要機能のいくつかを示す概略図である。 この例では、実現しようとする変換は高速フーリエ変換
（ＦＦＴ）である。 図示の例は１６点基数２複素数ＦＦＴである。勿論実世
界のＦＦＴはより多くのデータ点を使用して実現されて
いるが、この例では、いくつかの重要な点を示している
。ｎ点ＦＦＴには、 １．ｏｇ ２ｎステージが必要で
あるので、１０２４点ＦＦＴには１０ステージが必要に
なる。各ステージでは、ｎ／２バタフライ計算を行なう
必要がある。 バタフライ計算は次式で与えられる。 ｒＯ−ｒ４ ＋ ［（ｆ６＊ｒ８）］ ＋ （ｒ７＊ｒ
９）］ｒｌ−ｒ５＋［（ｆ７＊ｒ８）］−（ｒ６中ｒ！
１１］ｒ２ − ｒ４ − ［（ｆ６＊ｒ８）１
＋ （ｒ７＋ｒ９）］ｒ３ − ｒ５ − ［
（ｆＤｒ８）］ −（ｒ６＊ｒ９）］ただし、 ｒＯとｒ】は結果Ｃの実数部と虚数部である。 ｒ２とｒ３は結果りの実数部と虚数部である。 ｒ４とｒ５は人力Ａの実数部と虚数部である。 ｒ６と「７は入力Ｂの実数部と虚数部である。 ｒ８とｒ９は係数にの実数部と虚数部である。 （角かっこ［］内の式は形式的には同じであり、大かっ
こ（）内の式も形式的には同じであることに注意された
い、） 第３１図は４ステージＦＦＴ演算を図式化して示してお
り、各々の円は１つのバタフライ計算を表している。各
日の左側と結ばれている線はバタフライ計算に対する複
素数入力サンプル（ＡとＢ）がどこから得たものかを示
し、右側と結ばれている線は複素数の結果（ＣとＤ）が
どこに書き出されるかを示している。円内の数は複素数
フェーズ係数”ｋ”である。 木刀法の好適実施例では、ＦＦＴアルゴリズムは第１図
に示すようなアーキテクチャにおいて、制御プロセッサ
・モジコール１１０と浮動小数点プロセッサ・モジュー
ル１３０間で分割することによって実現されている。第
３１図に示すように、アドレス割算は、特に非箔に多数
のデータ点が必要になる場合は、意味かない。制御プロ
セッサ・モジュル１１０はアドレス計算を実行して、バ
タフライ計算のための正しいデータ・サンプルとフェー
ズ係数の流れを作り出す。バタフライ計算は実際には浮
動小数点プロセッサ・モジュール１３０によって実行さ
れる。 各ステージでデータ点のいくつかに付いている陰影バー
は、この実施例で得られる新規なデータ処理を示してい
る。各ステージで示されている陰影バーは１つの中間デ
ータ転送のセットを示している。従って、例えば、プロ
セスの開始時には、人力データの８複素数語（０語）が
ロード・インされている。このデータ量だけでも、４つ
のバタフライ計算を実行するのに十分な人力となる。 （係数も与える必要かある。） １ｉ’ｒ Ｉ；ｔ”バ
ーは最初の組の４つのバタフライに対して、Ｃ語ｘＯ１
ＸＩ、Ｘ２、×３、Ｘ４、Ｘ８、Ｘ９．Ｘ１０、Ｘｌｌ
がｏ−ｌｊ ・インされることを示している。４つのバ
タフライ計算か実行され、８個の０語からなる結果か転
送される。さらに、正しい組のフェーズ係数をロートす
るには、追加の転送がいくつか必要である。（最初のス
テラでは１つだののフェーズ係数が使用されているが、
異なるフェーズ係数の個数は各ステージごとに２倍にな
ることに注意されたい。従って、各組の４バタフライに
は少なくともパス１４４の４サイクルが必要になる。２
サイクルは８個の０語の人力を持ち込むためのものであ
り、２サイクルは０語の結果を再移動するためのもので
ある。（さらに、係数を転送するために５番目の主サイ
クルが必要になる。） ８個の０語は５１２ビツト、つまり、１６個のＦ語に相
当するので、これは意味のあるデータ・ブロックとなる
。しかし、この方法は本好適実施例で提供される高バン
ド幅を利用できるという利点がある。 ざらに、データをこのサイズのブロック単位で転送する
と、同期点で使用されるＣＰ／ＦＰハンｉ・シェイキン
グ・ロジックにとって好都合であることが実証されてい
る。 従って、ＦＦＴは次の２つの部分に分割されている。 制御プロセッサ・千ジュール１１０は複素数データのア
ドレスとテーブル・シーケンス内のフェーズ係数位置を
、ステージとバタフライ数を関数として計算するソフト
ウェアを実行させる。アドレスが計算されると、制御プ
ロセッサ・モジュールで稼動中のプロセスは浮動小数点
プロセッサ・モジュール１３０に送り込まれるデータの
転送も制御する。浮動小数点プロセッサ・モジュール１
３０がバタフライ計算を完了すると（そして同期点にあ
ることを示すようにフラグをセットすると）、制御プロ
セッサ・モジュール１１０は結果を読み取って、それを
保管する。制御プロセッサ・モジュール１１０はバタフ
ライ泪算が行なわれていることを知らない。同期点て浮
動小数点ブロセツヅ・十ジュール１３０とデータをやり
とりするノごりである。 ＦＰ干ジュール１３０は、式が上で定義したようにコー
ディングされている単純なリニア命令列によってバタフ
ライを計算するソフトウェアを実行する。このルーチン
は正しい人力データと係数を得るために必要な複雑なア
ドレス計算を知らなくてもよい。従って、このルーチン
はＣＰモジュール１１０で稼動するソフ］・ウェアから
完全に切り陣して書くことができる。 この分割が利点としてもつ特徴は、各ステージのＦＰプ
ロシージャが最後の２つのステージまでそっくり同しに
できることである。（最後の２ステージで実行されるバ
タフライ計算はより密に結合した０語人力を使用するの
で、ある種の中間結果を、レジスタ４３０に保持されて
いるデータとしてＦＰ内で前送りできる。） この例は、プロセッサ間を独立にできることも示してい
る。ＦＰモジュール１３０によって実行されるプロシー
シャは非凡に単純に定義されているので、浮動小数点ブ
ロセッザ・モジコール１３０が異なる割算機構チップ・
セット上に再設用された場合は、この単純なバタフライ
・ルーチンた番プな変更すれはよいことになる。このこ
とは再アセンブルする場合も同しである。 ＣＰとＦＰのソフトウェアの実行は並列に行なわれ、ア
ルゴリズムが実行される速度が最も遅い部分て決まるよ
うにパイプライン化されている。 ＦＰ命令列はこのバタフライ計算を実行するに当たり、
ＦＦＴにおける最後の２つのバタフライを除くすべてに
ついて同しままである。従って、例えは、１０２４点の
複素数ＦＦＴては、ＦＰモジュールは最初の８ステージ
の割算を行なうために、同じ命令列５１２を実行するこ
とになる。そのあと、ＦＦＴが最後の２ステージに対し
て異なる命令列の実行を開始する。 多重ＦＰモジュールイ」きＦＦＴ もう１つの特に魅力のある構成は、４個のＦＰ干ジュー
ル１３０を備えた第１０図に示すようなシステムである
。 性能に影響を与える主要要因は、バタフライ；１１算時
間と「バタフライ・カルキコ、レータＪ （例えば、Ｆ
Ｐモジュール１３０）に対するデータ転送ハン１〜幅の
２つがある。得られる性能はこれらのパラメータのどち
らが満足されなかったかによって決まる。以下の計算例
はＩＫ複素数ＦＦＴ、基数２に関するものである。 バタフライ計算スルーブツト 基数２のＦＦＴバタフライ計算式は、部分結果が再使用
可能であるとき１０回の演算（４回の乗算と６回の加算
／減算）からなっている。第１図（または第１θ図）に
示すようなシステムでは、この計算は、式がＡＬＵと乗
算機構を並列に使用することに役立たないので、１０サ
イクルを要する。４２ｎｓサイクル時間を使用すると、
バタフライ計算には４２０ｎｓが必要になる。実際のサ
イクル時間は６回のＡＬＵ演算では５２ｎｓ、４回の乗
算では４２ｎｓ （総語３３０ｎｓ ）を必要とするが
、同期化、バイブライン始動、などのオーバヘッドを含
めると、４００ｎｓになる。従って、Ｆｌ”モジュール
は４０ Ｄ ｎ ｓてバタフライを演算することかでき
る。 転送ハン］・幅 各基数２のバタフライ割算には、２個の複素数サンプル
と複素数係数（または反復係数）が必要である。この割
算からは、２個の複素数結果が得られる。総泪では、５
個の複素数または１０個の浮動小数煮詰をバタフライご
とにデータ・キャッシュ・メモリ１１１０とＦ Ｐ １
１の間で転送する必要がある。キャッシュ・メモリのバ
ンド幅は毎秒３２０ＭＢつまり、８０Ｍ浮動小数点語で
ある。このデータ速度は８個の連続する語が１つのメモ
リ・サイクル（１００ｎｓ ）で転送できるときだけ達
成される。しかし、ＦＦＴを実行させるときは、これは
常に可能である。メモリのバンド幅を最も効率よく使用
する方法は、メモリ・サイクル当たりに４バタフライの
データを転送することである。従って、４回のバタフラ
イ割算には５回のメ干す転送サイクルか必要になる。 １に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなっている。このＦＦＴにヌ４してデータ転送速度
て許容される最小時間は、従って、（５１２０／’ｌｌ
÷５÷１００ｎｓ−６４０マイクロ秒によって与えられ
る。 しかし、このスルーグツ１〜見積値は、最後の２ステー
ジの効果を考慮に入れると、修正する必要がある。ステ
ージロー２で４個のバタフライ割算の組から得た結果の
各データ・セット（８個の０語）は、中間結果をメモリ
に戻さなくても、ステジｎ−２の４バタフライとステー
ジｎ＋１の４バタフライを計算するのに十分である。し
かし、追加の組の係数が第２ステージで必要になる。こ
の正味の結果は６メモリ・サイクルだけで８バタフライ
を計算することができる。（この手法は１．。 ＲａｂｉｎｅｒとＢ、Ｇｏｌｄ共著［デジタル信号処理
の理論と応用」のｐ、５７７〜ｐ５９９ に詳しく説明
されている。） １に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなるので、この２ステージＦＦＴアルゴリズムでデ
ータ転送速度によって規制される最小時間は次の通りで
ある。 （５１２０／８） ＊６＋ｌ００ｎｓ＝３８４マイクロ
秒この時間は見積転送時間である４００マイクロ秒以下
である。従フ゛Ｃ１使用可能なメモリのバンド幅は４つ
のＦＰ千ジュールを組として一緒に稼動させるのに適し
ており、４００マイクロ秒でＦＦＴが達成される。 必要どされるハント幅を更に減少するために使用できる
手法は次のようにいくつかある。 （１）あるステージ内で使用される異なる係数の個数は
変化する。例えば、ステージ１はすべてのバタフライで
１つの係数値を使用し、ステージ２は２係数を使用し、
ステージ３は４係数を使用しく以下同じ）、ステージ１
０は５１２係数を使用する。 それより前のステージでは、ステージの開始時に（すべ
てのバタフライででなく）係数を初期設定するので、メ
モリ幅が大幅に節約される。 （２）４つのＦＦＴが並列に実行される場合は（その結
果、１つの高速化サブシステムにおける４つのＦＰモジ
ュール１３０の各々は、１つのＦＦＴの１／４ではなく
個々の１ント１を割算するために使用される）、係数を
４つのＦＰずへてに同報通信することかできる。これに
より、転送の係数部分て使用されるメモリのバント幅が
節約される。 （３）２ステージ・バタフライ割算は３または４ステー
ジに拡張することが可能であるが、制約要因として、新
しいデータ、現在のデータ、および中間記憶域を保存す
るＦＰのレジスタ・ファイルのサイズがある。例えば、
４ステージ・アルゴリズムには１６個のサンプルと８個
の係数が必要であり、３２回のバタフライ計算後１６個
の結果が得られる。 この結果、比率は３２バタフライ当たりｌＯメそり・サ
イクルとなり、キャッシュ・メモリのバンド幅で１６０
マイクロ秒ごとにＦＦＴ計算をサポートできる。 これらの考え方はすべて、必要ならば基数４または基数
８のＦＦＴで採用可能である。実際には、広幅キャッシ
ュ・バス・アーキテクチャは基数がもっと大きいアルゴ
リズムで採用すると特に利点が得られる。 さらに？１目すべきことは、バタフライ定義とステージ
の関係が異なるどしても、他の整数変換も同し方法で複
数のバタフライ計算ステージに分割することかてぎるこ
とである。従って、データ操作に関して」二連した事柄
は他の離散整数変換にも応用が可能である。 ヒストグラム・アルゴリズム実装 第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示したもので
ある。 第１６図に示すように、数値プロセッサ・サブシステム
の割算部分におけるデータ通路は乗算機構４４０と加算
機構４５０だけでなく、データ通路のこの部分と密結合
しているスクラッチパッド・メモリ１５１０も含んでい
ることが好ましい。（このメモリはアドレス・ロジック
１６１１を備えている。）このスクラッチバット・メモ
リ１６１１があると、モジュール１１０はアドレスを計
算して、データを局所的に取り出すことができる。この
メモリ１６１Ｏがない場合は、ＦＰモジュール１３０は
ＣＰモジュール＋１０にアドレスを与える必要かあり、
（：１）モジ；ｌル１１０の方は参照機能を実行して、
その結果を１・１）モジュール１３０に返してやる必要
かある。このためには、追加のハンドシエイキングが必
要になるので、効率が非常に低下することになる。従っ
て、この小規模のデータ通路部分のアーキテクチャを、
上述したように数値処理モジュールとのインタフェース
で使用される大規模のデータ処理アキテクヂャと協働さ
せると、利点が得られる。 本好適実施例では、スクラッチバット・メモリ１６１０
は３通りの使い方が可能である。超関数の計算などのア
ルゴリズムの場合にテーブル・メモリとして使用する方
法、局所スタックとして使用する方法、結果を収集する
ためにヒストグラム・アルゴリズムで使用する方法であ
る。 このスクラッチパッド・メモリをスタックとして使用で
きることは、サブシステムの計算部分の縁にあるデータ
・インタフェースをアーキテクチャ全体にとって非常に
有利な方法で定義でき、そのインタフェースにあるレジ
スタ・ファイルにスタックとして使用できる機能をもた
ゼる必要かなくなるのて、昇路に有利である。 共通高木！ｌＬ言語（ＦＯＲＴＲＡＮなど）で書いたル
ヂンをマイクロロー１−にコンパイルすることは、マイ
クロコート・プログラムを生成する重要な手段である。 ヘクトル演算を効率のよいマイクロコードにコンパイル
することは比較的容易である。 しかし、スカシ演算もかなりの部分が常にあるので、こ
れらをコンパイルすることは非常に厄介である。 スカシ・ルーチンをマイクロコードにコンパイルする作
業は、スタック・ベースのアーキテクチャが仮想計算機
として使用できる場合には特に行ないやすいことが明ら
かにされている。（従来のこれを行なうには、逆ボーラ
ンド・ロジックに変換する必要がある。） このスクラッチパッド・メモリを使用して結果を累積す
ることは、ヒストグラム・アルゴリズムにとっては好都
合である。ヒストグラム・アルゴリズムを実行させるど
ぎば、ヒストグラム・データをテーブル・メモリに累積
することかでとる。 これにより、データ・キャッシュ・ハスへの】′クセス
・ロートを追加することから避りられる。 密結合局所メモリを使用してヒストグラム・データを収
集することは、画像処理アルゴリズムで特に利点がある
。多くの公知画像処理アルゴリズムはヒストグラム計算
を使用しているか、大量のデータを扱う必要があるので
、キャッシュのバント幅に対する需要が非常に大きくな
る。本発明によれば、ヒストグラム・アルゴリズムを効
率よく使用することが可能になる。 第３２図は、多数の画像処理問題に応用できる比較的代
表的なヒストグラム・プロシージャの簡単な例を示した
ものである。同図から明らかなように、ヒストグラム・
テーブルはこのプロシージャの内側ループが繰り返えさ
れるたびにアクセスされる。従って、ヒストグラム・テ
ーブル用に密結合記憶域を用意すると、この種のプロシ
ージャで要求されるバンド幅を大幅に節約することがで
きる。 フレビュー・モー１−のパイプライン方式アルゴリズム 本明細書に記載されている重要な開示事項は、プレビュ
ー・モートでソフトウェア制御の２重バッファを使用し
てバイブライン方式アルゴリズムを実行させて、同期点
を通過する平均スルーブツトを維持する方法である。 第３３図は第２０図に示すようなソフトウェア制御２重
バッファを備えたへ−１−ウェアでパイプライン方式ア
ルゴリズムを実行させる方法を示したものである。 上述したように、ソフトウェア制御の２重バッファを使
用すると、高速計算機構と高度の制御間のクロック境界
を越えるときに非常に好都合である。しかし、注目すべ
きことは、ソフトウェア制御の２重バッファの利点を広
範囲にわたるバイブライン方式のアルゴリズムにも生か
すことができることである。 ２重バッファリング用の好ましいサブシステムはソフト
ウェアて分割された２重ボート・メモリを使用している
ので、メモリの上半分を一方のプロセッサに割り振り、
下半分を他方のブロセソザに割り振ることができる。（
この割振りは良友（Ｄプロセッサが切替え準備状態にあ
ることを示すそれぞれのフラグをセットすると、切り替
えられる。） このメモリをアクセスすると、追加ピッＩ〜はそのアク
セスに「物理」、「論理」または「プレビュー」のタグ
を付ける。物理アクセスは全メモリ内のリテラル・アク
セスと解釈され、２重バッファリングは無視される。論
理アクセスは２重バッフアイリング切替え状態によって
判断される追加アドレス・ビットによって補充されてい
る。 プレビュー・アクセスは読取りだけに使用され論理アク
セスでアクセスされる側とはｉ ｚ＝＋ （７）メモリ
・バンクに移る。プレビュー・アクセスを使用すると、
パイプライン方式アルゴリズムにおける同期点でのデー
タ流れの非効率が避けられるので非常に有利である。 例えば、標準２重バッファリング方式が第１図に示すよ
う／Ｊシスデムで使用される場合は、スワップを行なう
たひに、そねか空になる前にデータ・パイプラインを再
ひ一杯にする必要かある。この実施例ては、ヅンブルの
ベクトル演算は浮動小数点プロセッサか各バッファ分の
データに対して８回の割算を行なう必要かある。このこ
とは、３サイクル分のオーバヘットか使用されて、８語
のデータことにバイブラインを一杯にし、空にすること
を意味する。その結果、全体の平均処理時間に付加され
る割合か高くなることは明らかである。 本明細書に記載されている新規事項の１つは、「ソフト
」２重バッファリングを使用してこの問題を解決したこ
とである。プレビュー・モードを使用すると、一方のボ
ートが他方の半分側にあるデータを調へてから、それを
交換することができる。このモー１〜によると、制御プ
ロセッサがその作業を終えて、続行前にバッファ交換を
待っているとき、浮動小数点プロセッサのバイブライン
を常に一杯にしておくことができる。 ２重バッファリングは、多重プロセッサ・システムにお
いて数値プロセッサと大容量−” ｖ ・ンシコ・メモ
リ間のインタフェースにあるレジスタ・ファイルで使用
するのか好ましい。レジスタ・ファイルを分割すると、
キャッシュ・メモリ１４０てブタ衝突が起こるのを回避
できる。 この実施例では、５ボート付きレジスタ・ファイル４３
０が２重バッファのメモリとなるように使用されている
。しかし、他の実現方法の使用も可能である。 本発明によれば、ハードウェアで２重バッファリングを
行なう従来のシステムよりも柔軟性に冨んだシステムが
速度を損なうことなく得られる。 特に、「プレビュー」モードを使用すると、この２重バ
ッファリングを取り入れたシステムを多数のパイプライ
ン環境で汎用インタフェース・アーキテクチャとして使
用することができる。 性１１■宏」丙 性能最大化の基本的制約要因となるものを挙げると、次
の６つがある。 人出カバン１−幅（これは本好適実施例ては４０Ｍ１ｌ
／秒になっている）。 データ・キャッシュ・メモリ・ハント幅（これは本好適
実施例ては３２０ＭＢ／秒に１２っている）。 浮動小数点プロセッサ・モジュール１３０の保持レジス
タとレジスタ・ファイル間のデータ転送速度。これは現
在はデータ・キャッシュ・メモリ・パン１〜幅以下にな
っている。 アドレス計算速度（これは本好適実施例では、毎秒１０
０万回が代表例であるが、実行されるアルゴリズムに非
常に左右されやすい）。 持続浮動小数点引算速度。本好適実施例では、単精度「
加算」の場合、これは２８ｎｓサイクル時間以下である
（より高速の構成要素が利用可能になれば、向上の余地
がある）。単精度乗算の場合は４２ｎｓサイクル時間以
下である。 並列に使用される数値処理モジュールの数。 性能の評価 特定のアルゴリズムでその性能を決める要因は以下に挙
げる条件のどれが該当するかによって非常に左右される
。 ソース・データと結果かとこに保管されるか性能はデー
タがデータ・キャッシュ・メモリに保管されるとき最大
化される。データかオフホードに保管される場合は、デ
ータ入出力転送が制約要因となる可能性が大きい。達成
可能な入出力速度は通常、関与する周辺装置とサボー１
−される転送の種類（単一かブロックか）によって決ま
る。入出力速度が毎秒４０ＭＢであると、割算速度は３
個の数がすべての計算に関係するような計算では、３．
３ＭＦ１．ＯＰＳまでである。 データと算術演算との比率：浮動小数点計算速度または
データ転送速度がホトルネックとなるかどうかは、これ
によって決まる。計算量の割にデータが少ないアルゴリ
ズム（例： ＦＦＴ ）は浮動小数点プロセッサ・千ジ
ュール１３０の速度が制約要因となる。データ転送に制
限されるアルゴリズムの例としては、１回の算術演算に
３個のデータ値を必要とするベクトル加算がある。 データ・キャッシュ・メモリ内のデータのレイ）−′つ
］・ データ・Ａ−ヤノシコ ノ干りと７Ｙ動小数、壱
ブロセソザ・モジュール１３０間の最大転送速度か得ら
れるのは、８個の連続するＦ語（つまり、各々が３２ヒ
ツトからなる浮動小数煮詰）が−緒に転送されるときた
りである。あるアルゴリズムでのデータかこのブロック
転送機能を利用できない場合は、正味データ転送速度は
低下することになる。これを表にまとめると、次の通り
である。 Ｆ話の個数 転送速度 ８ ８０ ＭＦ詰／秒 大部分のアルゴリズムはより高速の転送速度を利用する
ことができる（実際には、ＦＦＴでさえも上述したよう
に高速の転送速度を利用できる）。 操作の並行・これにより、オフボート人出力転送を浮動
小数点割算と並行に行なうことができる。アルゴリズム
（またはアルゴリズムの列）がこの機能を使用できる場
合は、入出力転送速度が相対的に近くても、全体の割算
速度は１．）ニ臂を受ｉ−Ｉることはない。 複数のＦＰ アルコリズムか割算ハウンＩ〜（束縛）
であり、メモリや人出力のパン１−幅に制限されないと
きは、ＦＰを複数にすると、メモリ・ハント幅を越えな
い限り、１つの浮動小数点ブロモ・ンサ・モジュール１
３０の性能は倍になる。例えは、ＦＰが４つのとぎは、
ヘクｉ・ル加算性能は向上しないが、ＦＦＴは４倍の速
度で割算される。 以上説明したことから理解されるように、本明細書中に
開示した新規事項は広範囲にわたって応用することがで
きると共に、広範囲にわたって改良または変形が可能で
ある。従って、特許請求の範囲に記載された内容は上述
した各種実施例に制約されるものではなく、またこれら
の実施例に関する記載に制約されるものでもなく、特許
請求の範囲に明確化された請求事項のみに制約されるも
のである。 ４．１メ１面のｉｓ車な説明 第１図は新規の３プロセッサ・アーキテクチャをもつ数
値高速化サブシステムの概要を示すブロック図である。 第２八図は本発明の好適実施例におりる制御プロセッサ
・モジュール１１０のいくつかの主要部分の構成を示す
ブロック図てあり、第２Ｂ図は本発明の好適実施例にお
りる制御プロセッサ・モジュール１１０で使用されてい
るマイクロ命令形式のフィールド割振りを示す概略図で
ある。 第３八図は本発明の好適実施例におけるデータ転送プロ
セッサ・モジュールのいくつかの主要部分の構成を示す
ブロック図であり、第３Ｂ図はデータ転送プロセッサ・
モジュールにおいて定数アドレスを選択的に駆動してシ
ーケンサ・バス３１５上に送出するために使用されるロ
ジックの詳細を示すブロック図であり、第３Ｃ図は本発
明の好適実施例におけるデータ転送プロセッサ・モジュ
ール１２０で使用されているマイクロ命令形式のフィー
ルド割振りを示す概略図である。 第４八、 Ｎ１．１１０おｊ；び４Ｄ図は本発明の好適
実ｈλ例において浮動小砂点プロセッサとして使用され
る数値処理モジュール１３０のいくつかの主要部分の構
成を示す図であり、第４八図は制御プロセッサ・モジュ
ール１１０とのインタフェースのいくつかの主要部分を
示すブロック図、第４Ｂ図は本発明の好適実施例におけ
る浮動小数点プロセッサ内のデータ通路のいくつかの主
要部分を示すブロック図、第４Ｃ図は本発明の好適実施
例における浮動小数点プロセッサ内の制御ロジックのい
くつかの主要部分を示すブロック図、第４Ｄ図は本発明
の好適実施例における数値プロセッサ・千ジュール１３
０に使用されているマイクロ命令形式のフィールド割振
りを示す概略図である。 第５図は本発明の好適実施例におけるデータ・キャッシ
ュ・メモリのいくつかの主要部分の構成を示すブロック
図である。 第６図は本発明の好適実施例におけるホスト・インタフ
ェース・ロジックの構成を示すブロック図である。 第７図は本発明の好適実施例におりるデータ・バイブ・
インタフェース・ロジックの４１か成を示すブロック図
である。 第８図は本発明の好適実施例におけるＧＩＰインタフェ
ース・ロジックの構成を示すブロック図である。 第９八図はアブイケーション向き数値処理モジュル（「
アルゴリズム高速化機構Ｊ ） ＋３ｏ゛を含む数値高
速化ザブシステムの概要図であり、第９Ｂ図はアルゴリ
ズム高速化機構＋３０°のアーキテクチャか汎用浮動小
数点モジュール１３０のそれとどのような違いかあるか
を示す概略図である。 第１０図は複数の数値プロセッシング・サブ・サブシス
テムを含むザブシステムを示すブロック図である。 第１１図は本発明の好適実施例における制御プロセッサ
・モジュール（どデータ転送プロセッサ）の一部である
整数プロセッサ機構（ユニット）のいくつかの主要部分
の構成を示すブロック図てあ第１２図は本発明の好適実
施例におりる制御プロセッサの一部であるアドレス生成
機構のいくつかの主要部分を示すブロック図である。 第１３図は本発明の好適実施例におりる制御プロセッサ
（とデータ転送プロセッサ）の一部であるシーケンサの
いくつかの主要部分の構成を示すブロック図である。 第１４Ａ図は１６ヒツト・アドレス生成機構（または他
の低解像度ヅブブロセッヅ）が３２ピツ１〜・システム
で使用されるようにするために、本発明の好適°実施例
で使用されているハードウェアを示す概略図であり、第
１４Ｂ図は低解像度データ・ソースを高速システムて使
用するために、本発明の好適実施例で使用されているハ
ードウェアの各種動作モードで使用される入力を示す表
口である。 第１５図は本発明の好適実施例における制御プロセッサ
・モジュールとデータ転送プロセッサ・千ジュール間の
インタフェースを示す概略図てあ第１６図は本発明の好
適実施例におりる浮動小数点ブロセソザ内の数値７ｉ１
算用の一部データ通路のいくつかの主要部分の構成を示
すブロック図である。 第１７図は非レジスタ格納マイクロコート・ピッＩ・の
セラ１−アップ時間を短縮するために、本発明の好適実
施例において浮動小数点プロセッサ内で使用さねるロジ
ックを示すブロック図である。 第１８図は慣例の二重バッファのハードウェア構成およ
び制御の形態を示すブロック図である。 第１９図は外部で制御されるピッ１〜の１つで２重ボー
ト・レジスタ・ファイルが使用される別の公知２重バッ
ファリング手法を示すブロック図である。 第２０図は本発明の好適実施例の新規２重バッファリン
グがどのように構成され、どのようにラフ１〜ウエアで
制御されて、複数の任意選択アクセス・干−１〜か得ら
れるかを示す概略図である。 第２１図は２５６ ビット幅のキャッシュ・バスとのイ
ンタフェースとなる保持レジスタと６４ヒツト幅である
レジスタ・ファイル間をクロック視界にＪたかって行な
われるデータ転送のために、本発明の好適実施例て使用
されるロジックを示す概略図である。 第２２図はｃｐモジュール１１０ とＦＰモジュール１
３０間をインタフェースで結ぶために、本発明の好適実
施例で使用されるハントシェイキング・ロジックの状態
図である。 第２３図は第９図または第１０図に示すようなシステム
において複数のＦＰまたは複数のアルゴリズム高速化機
構（またはその両方）から１つを選択するために、本発
明の好適実施例で使用される制御定義を示す概略図であ
る。 第２４．２５および２６図はキャッシュ・メ干りどのデ
ータ・インタフェースのアーキテクチャを示すブロック
図である。 第２７図は複数の装置の書込み可能制御記憶機構とのイ
ンタフェースとなる直列ループにおいてマイクロコート
の転送とローディングの制御を効率化するために、本発
明の好適実施例で使用されるバー１−ウェア構成を示す
概略図である。 第２８図は複数のプロセッサのいずれかに、あるいはあ
る特定のプロセッサ群にマイクロロー１〜をロー１−す
ることを可能にするために、本発明の好適実施例で使用
される直列ループ構成を示す概略図である。 第２９図は多重プロセッサ・システムにおける数値プロ
セッサの制御記憶機構に直列にまたは並列に書き込むこ
とを可能にするために、本発明の好適実施例で使用され
るロジックを示す概略図である。 第３０図はアＩ・レス境界の制約なしでマルチウェイ分
岐を可能にするために、本発明の好適実施例で使用され
るマイクロコード動作を示す概略図である。 第３１図はＩ！！１１散フーリエ変換アルゴリズムを実
行させる方法を示す概略図である。 第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示すフローチ
ャートである。 第３３図は第２０図に示したようなラフ１−ウェア制御
２重バッファを含むハードウェアてハイブライン・アル
ゴリズムを実行させる方法を示すフロチャートである。 第３４．３５．３６および３７図は、そねぞれか第７図
に示すようなデータ・バイブ・インタフェースを備えて
いる第１図に示すような複数のサブシステムの構成を示
す概略図である。 第３８八図は主ホードの好ましい物理的レイアウトを示
す配置図であり、第３８Ｂ図は第３８八図の主ボード上
にネストされた子ボードの好ましい物理的レイアウトを
示す配置図であり、第３８Ｂ図のボドはＦＰモジュール
１３０の主要構成要素が搭載されており、これらの２ボ
ートが一緒になって、第１図に示すような完全なシステ
ムが得られることを示している。 第３９図は浮動小数点プロセッサ・モジローール内のス
タック・レジスタの好適実施例を示すブロック図である
。 第４０八図は制御プロセッサ・干ジコ、−ル１１口（ど
データ転送モジュール１２０）内のシーケンサと共に本
発明の好適実施例で使用される一部の支援ロジックを示
すブロック図であり、第４００図はマルチウェイ分岐操
作時に割込みを引き起こすマイクロ命令列を示す概略図
である。 第４１図はボス１〜・コンピュータと、画像処理サブシ
ステムと、少なくとも２つの数値高速化サブシステムと
を備え、これらが主ハスと２つの高パン］・幅ハックレ
ーン・バスで結ばれているコンピュータ・システムを示
す概略図である。 第４２図は第１図に示すようなシステムにおいて２つの
配列を一緒に（要素単位で）乗算し、その結果を第３の
配列に格納するステップの流れを示すフローチャートで
ある。 第４３図は１つまたは２つ以上の数値処理モジュールと
同し広幅データ・バス上に高速キャッシュ・メモリを備
えたサンプル・システムを示すブロック図である。 第４４Ａ、 ４４Ｂおよび４４Ｃ図はＣＰ、ＤＴＰ、お
よびＦＰのそれぞれのプログラミング環境を示す概略図
である。 第４５図は制御記憶機構から取り出したマイクロコート
のフィール］・に命令レジスタの内容を代入するロジッ
クを示すブロック図である。 第４６図は語アドレスの偶数／奇数構造か缶詰転送操作
からどのようにして得られるかを示す説明図である。 第４７図は語アドレスの偶数／奇数構造か伯語転送操作
から得るとき使用されるタイミング構成を示す信号波形
図である。 ＣＤ八へス１１２ 手続補正書 （方式） ％式％ １、事件の表示 特願平１−６９４０１号 ２、発明の名称 コンピュータ・システム ３゜ 補正をする者 事件との関係 特許出願人 デュポン ピクセル システムズ リミテッド 代 理 人 〒１０７ 東京都港区赤坂５丁目１番３１号 第６セイコービル ３階 平成１年６月１２日（全送日：平成１年７月４日）６、
補正の対象 願書、委任状および図面 ７、補正の内容 （１）願書の「４．特許出願人」の欄を訂正する。 （２）委任状を追補する。 （３）図面の第３１図を浄書し第２２図、第３８Ａ図お
よび第３８Ｂ図を訂正する。（内容に変更なし）
史い方については、（、Ｐ干シコ−ルと「１）モジコー
ルとのやりとりか説明されている個所で第２２図を参照
して、ざらに前しく説明する予定である。） 従って、レジスタ・ファイル４３０は通常にブタと結果
をやりとりするときは、２重にバッファリングされる。 しかし、第１８図と第１９図に示すような従来システム
ては、この２重バッファリングに柔軟性かない。従って
、制御プロセッサ・モジュール１１０と浮動小数点ブロ
セツザ・モジュール１３０は共に、レジスタ・ファイル
４３０のどちらかのバンクにあるアドレスのどれでもア
クセスができる。アドレスか反対側のバンクからロック
アウトされないということは、以下の説明で明らかにさ
れるように、非常に利点がある。 ハードウェアへのアクセスはカットオフされないので、
レジスタ・ファイルにアクセスするためには（あるレベ
ルで）アドレスの全７ビツト（ＡＤ：ＡＤ）を指定しな
かればならない。２重バッファリング操作か使用されて
いる場合は、実際にはアドレスの６ヒントか必要である
（現存使用ＩＩＩ ｆｉｔ：なバンク内のアドレスを指
定するために）。２キバッファリング操作は実際には、
最上位ア］・レス・ビットを動的に修飾することによっ
て達成される。モート信号は最上位アドレス・ビットか
どのように修飾されるかを刀マしている。 従って、マイクロコートで指定されたレジスタ・ファイ
ル・アドレスはハードウェアによって自動的に修飾され
る。２重バッファリングは、浮動小数点プロセッサ・モ
ジュール１３０がレジスタ・ファイルのどちらの半分に
アクセスてきるか、制御プロセッサ・モジュール＋１０
がどちらの半分にアクセスできるかを判断する「バンク
選択」伯−号によって制御される。このバンク選択信号
はマイクロコート・フィールドによって直接制御されな
いが、制御ブロセッザ・モジコ、−ル１１０と浮動小数
点プロセッサ・モジュール１３０かスワップ（交換）を
要求したときだけ切り替えられる（別のロジックによっ
て）。 ２重バッファリングは、最上位アドレス・ピッｌ−（Ａ
Ｄ）の区画化を使用している。（これと対照的に、第４
１１図には、ファイルの倍語構造を示すために２フアイ
ルか並んて示されている。これは最下位７１〜レス・ビ
ット（八〇）に対応している。）各レジスタ・ファイル
・アドレス（７ビツト）には２ビツト修飾子がイ」いて
おり、これにより次のア］・レス・モー１−の１つが選
択される。 物理アドレス−これは修飾なしで指定されたアドレスを
使用する。 論理アドレス とれは自動ソフト２重バッファリングが
使用されているとぎ選択され、アドレスの最上位ビット
はバンク選択ビットによって置き換えられる。制御プロ
セッサ・モジュール１１０のレジスタ・ファイル・アド
レスでは、このビットが反転したものが使用されること
になる。 プレビュー これにより、浮動小数点プロセッサ・モジ
ュール１３０は、バンクを交換し合ったり物理アドレス
指定を使用しなくても、バンクの他方の側にあるデータ
を調へることができる。同期点を横切るとぎ計算パイプ
ラインを一杯に保つためには、新しいデータへのアクセ
スか必要に１（る（データが移入済みの場合）。しかし
、通’＋’ｐ＋はバイブライン化による遅延か起こるの
で、現在のバンクに対するすべての結果か書き出される
まではバンクを交換し合うことはできない。このアクセ
ス・モードでは、読取りアクセスかレジスタ・ファイル
の反対側のバンクから行なわれてからバンクの交換が実
際に行なわれるので、この遅延は起こらない。これは、
アドレスの最上位ビットをバンク選択ビットを反転した
もので置き換えることによって行なわれる。 第２０図は２重バッファリングでアドレス修飾を行なう
ために使用されるロジックの概要図である。この図の右
側はレジスタ・ファイル４３０とＣＰモジュール１１０
とのインタフェースを示しており、左側はＦＰモジュー
ル１１０の残り部分とのインタフェースを示している。 従って、右側のデータ接続個所はボート４３０Ａ（第１
６図に図示）に、従って、ＦＰ保持レジスタ４２０とキ
ャッシコ・バス１４４に対応している。左側のデータ接
続個所はボーＩ〜４３０Ｂ、Ｃ，Ｄ、 Ｅ（第１６図に
図示）に、イメ〔）て、マルチプレクサ４４０、Ｆへ１
．ｌＩ ４５０などにヌ４応している。 右側のアドレス人力は、ＣＰマイクロア１−レス・バス
２１１八によってＷＣ５拡張部分４９０から呼び出され
たマイクロ命令から抽出されたデータ・フィールドに対
応している。左側のアミルレス・フィールドはＦＰマイ
クロアドレス・バス４７３によってＦＰＷＣ５４７０か
ら呼び出されたマイクロ命令から抽出されたデータ・フ
ィールドに対応している。（レジスタ・ファイル４３０
はアドレス人力に対する内部パイプライン・レジスタを
もっているので、マイクロ命令ビットは１／ジスタされ
ないで人力される。） ２つのアドレス修飾論理装置２０１０が示されている。 これらは、ＳＥｌ、および５ＥＬ−ｂａｒ との接続が
反対になっていることを除りば、はとんど同じである。 従って、ＣＰとＦＰが同しアドレスを論理モードでアク
セスしようとすると、それぞれの論理装置２０１Ｏのア
ドレス修ｆｉｆｌｉ操作か行なわれた結果として、反対
のへ〇ビット出力アトレスが得られるのて、２重バッフ
ァリング４ｍ （ｊ’ｒか実現される。アドレス論理装
置はＣＰまたは日）マイクロコート・フィルトの１つか
ら取り出した７ビツト・ア］・レスの上位ビット（八〇
）も受は取る。また、２ヒツト・モート信号も受は取る
。 本好適実施例によれば、実際には、ａｇｏアドレス修飾
論理装置２０１０がＦＰ側に実装されている（ボート４
３０Ｂ、４３０Ｃ１４３０Ｄに１つずつ）。 相補バンク選択信号ＳＥＬと５ＥＬ−ｂａｒはボート選
択ロジック２０２０から得られる。これらの２信号は、
ＦＰとＣＰモジュールが用四バンク交換を要求すると反
対になる。（これを行なうロジックは以下で詳しく説明
する。） 非レジスタ・ビットのセットアツプ時間短縮アドレス修
飾ロジック２０２０を実装する際に、第１７図に示すよ
うに、ある種の追加ロジックが追加されている。この追
加ロジックは一般的問題を解決するもので、多くの分野
で使用するのに適したものになっている。 「ビット・スライス」の多くのメーカはそれそれの１に
にパイブライン・レジスタをＡｌｌみ入れている。しか
し、デツプに到達する前にマイクロコ１−・ヒツトに対
して行なわれる処理なデツプのセットアツプ時間に加え
る必要がある。このような事態は、上述したソフト２重
ハファリング・システムを構築する際に起こっていた。 その問題とはアドレス修飾ロジック２０１０がレジスタ
・ファイル・アドレスの最上位ヒツト（”八〇”ヒツト
）を処理して論理的、物理的、およびプレビュー・千−
トてアドレス指定を行なうと、サイクル時間に余分のｌ
０ｎｓか付加されることである。（本好適実施例におり
るように）サイクル時間を３０ｎｓ却下にてぎるとぎは
、これは非常に大きなオーバヘッドとなる。 従って、第１７図に示すようなある種の追加ロジックか
余分の１０ｎｓをサイクル時間（多くのサイクルて）か
ら除くために採用された。これを行なうことかできるの
は、アドレス指定モー１〜かあるサイクルから次のサイ
クルまで同しままであるときである。その場合には、セ
ラｌ−アップ１１１間はずてに前のサイクルて代価か支
払われている。しかし、マイクロロー１〜・７１−レス
が変って、新しいデータが書込み可能制御記憶機構（Ｗ
ＣＳ）でアクセスされると、非レジスタ・マイクロロー
１〜・ビットは不安定になる。従って、セットアツプ時
間が必要以上に再び発生ずることになる。 第１７図に示すロジックは修飾アドレス・ビット定数を
別のレジスタ１７４０に格納している。マイクロコート
から得たものではなく、古いへ６値（レジスタ１７４０
からフィードバックされたもの）を使用することを選択
するために（マルチプレクサ１７３９を制御するために
フリップフロップ１７２０を使用して）、特殊なマイク
ロコード・ビットじｕ ｓ ｅ ｏ Ｉ ｄＡ６”と呼
ぶ）が使用されている。（マイクロ命令・アセンブラを
使用するときは、”ｕｓｅｏｌｄ−八〇”マイクロロー
１：・ビットはマイクロコート・アセンブラが自動的に
セットするので、プログラマはその最適化について気に
する必要はない。）マルチプレクサ１７３０はアドレス
修飾ロジックと同じＰＡＬに搭載されているので、マル
チプレクザ６：１余分のｉ！−／延を引き起−１−ｊ：
どかない。 大へ・ソシュ ハス インタフェースと制御上述したよ
うに、数値プロセッサ・モジコールの動作は多くの面で
制御プロセッサ・モジュール１１０の拡張部分によって
制御される。このロジックの大部分は物理的に［・Ｉ）
モジュール上に音かれているか、その制御は制御プロセ
ッサ・モジュール１１０どＣＤハスどのインタフェース
によって行なわれる。キャッシュ・ハス・インタフェー
スは、ブタ・キャッシュ・メモリ＋４０ 、 ＦＰ保持
レジスタ４２０、およびレジスタ・ファイル４３０間の
データ転送を管理するためにいくつかの部分に分かれて
いる。このインタフェースの主要部分は保持レジスタ４
２０、デー〉・キャッシュ転送ロジック、および局所転
送ハス・ロジック２】１ｏである。 保持レジスタ４２０ 保）ｊルジスタ４２０８；Ｊ：８個の３２ビツト・レジ
スタから構成されている。（これらのレジスタは両方向
てあり、各レジスタは読取り側と書込み側を備え、内１
１（て並列になりでいる。）これらのレジスタｉＪ：２
５６ヒソ１〜かデータ ギへ・ンシ−１・メ士り（問に
、６４ピッ１−だりかレジスタ・））・イル側にｌ、（
るＪ：うに配置されている。レジスタ・ファイル側の出
力イネーブルは４グループのレジスタから１つを選択し
て、レジスタ・ファイル４３０につなかる６４ピツ）・
局所転送バス４２２を駆動する。（このインタフェース
の動作について幻、あとて訂しく説明する。） データ・キャッシュ転送ロジック データ・キャッシュ転送ロジックは主ポート上に置かれ
ており、ＣＰ転送ロジックの一部になっている。ここか
らは、モジュール選択ア１−レス（３ビツト）、出力イ
ネーブル、およびクロックが得られる。このロジックは
キャッシュ・メ干す１４０と保持レジスタ４２０間の転
送を制御する。この千ジュールが選択されると、出力イ
ネーブル信号は活動化されていると、保持レジスタ４２
０をイネーブルしてデータがキャッシュ・バス１４４を
通って転送される。 局所転送ハス制御ロジック 局所転送ハス制御ロジック２１１０は第２１図に示され
ている。このロジックは保持レジスタ４２０ どレジス
タ・ファイル４３０間のデータ転送を受り持つ。１つの
転送サイクルは、４つのマイナ・サイクルをちっており
、これらはレジスタ・ファイルどの間で転送てぎる４対
のＦ語に対応している。 これらのマイナ・サイクルは高速で動作する専用クロッ
クによって発生ずる。 転送りロック発生機構４１２ 転送りロック発生機構１１１２からは、主転送サイクル
期間の間たり転送りロック出力が得られる。 これは、ＣＰツクックと転送イネーブル・ビットが共に
「進行」条件を示しているとき１−リガされて動作する
。 転送りロック発生機構はｃｐツクック発生機構２５０と
完全にではなく部分的に同期している。高周波数Ｅｆ；
１．回路が７０Ｍｔｌｚオシレータに接続されており、
ＣＰツクック発生機構か「進行」条件を示すまでは、高
周波数回路はループを続りているたけである。従って、
高周波数クロックのまイか現、Ｉ］るど、「進行」条件
かチエツクされる。つまり、［進行Ｊ条件か高周波数ク
ロックの多くて１期間以内に検出されることになる。 進行条件か検出されると、転］スクｌＪツク発生機構は
高周波発振人力の分割を始めて、主転送サイクルに苅す
る転送りロック出力を発生ずる。どの主転送サイクルか
行なわれているかに応じて、２か６５までのクロック・
ビートは主転送サイクル期間に発生ずる。クロック・ビ
ートは８個の保持レジスタすへてに結ばれている。これ
らのレジスタへの順次アクセスは、下達するように、オ
ーバレイされた自走ゼロ・パターンによって「位相」が
とられる。 第４７図は転送りロック発生機構のタイミング関係の概
略図である。高速可変長クロック４８０は同図の下に示
されているが、これは計算機構４４０と４５０（レジス
タ・ファイル４３０のデータ・ボート４３〇八、４３０
Ｂ、４３０Ｃ１４３０Ｄ、４３０Ｅと共に）の動作のク
ロ・ツクをとるものである。その」二に示されているの
Ｇ：１、転、スフロックｌ１１２の高速ＥＣＬループで
ある。さらにその」二は、主中云送ヅイクルで申云送り
ロック発生機構４＋２を始動さセる（ＣＰマイクロコｉ
・・クロックと共に）イネーブル信号である。その」二
ｉｌｌ中云送タロ・ツタである。その」二はＣＰツク・
ツク発生機横２５０ににって発生されるＣＰマイクロコ
ート・クロックである。 従って、転送りロック発生機構が働いているとぎは、中
間クロック・ゾーンか得られるので、ブタ・キャッシュ
・メモリ１４０（これはＣＰツタック発生機構２５０に
よって制御される）とレジスタ・ファイル４３０の内側
バンク（これはＦＰツタック発生機構４８０によって制
御される）間の転送が高速化される。 ＦＰＩＩとデータ・キャッシュ・メモリ間のクロック境
界は非常に重要な境界である。この境界はクロック位相
境界だけでなく、クロック周波数の大ぎな差にもまたが
っている。上述したように、さらに、この境界をまたぐ
正味転送バント幅も非常に重要である。 本好適実ｊｉｆｉ （’ｉｌｌては、この境界（：１２
つのスう一ソソでまたかっている。 １・ＩＩクロック領域から過渡的クロック領域への転送
はレジスタ・ファイル・インタフェースの２重バッファ
リングによって行なわねる。 保持レジスタ４２０かデータ・ギャツシコ・メ干り１４
０への転送は全体かＣＰツタック領域内で行なわれる。 次に、このクロック周波数差に関して注目すべきいくつ
かの一般的事項を挙げておく。 マイナ転送ヅイクル継続時間と最小ＦＰサイクル時間と
の関係は偶然的なものではない。上述したように、ダイ
アシック演算のときにキャッシュ・ハンド幅に最悪の負
担がかかることになる。例えは、ベクトル加算では、２
個のオペランドと１個の結果をレジスタ・ファイルとキ
ャッシュの間で転送しなければならない。レジスタ・フ
ァイルのＦＰＩＩ側では、２個のオペランドは並列に読
み出され、（これとパイプライン処理されて）その結果
は同時にレジスタ・ファイルに書ぎ戻される。従って、
最悪の場合には、ハ’ｌ’ ＃機構のすへての泪屹サイ
クルことに、２語をレジスタ・ファイル４３０に招き込
み、１語を読み出さなりれ（、′ｌならない。 ずへての演算かタイヤシックであるとは限らないが、多
くのアプリケーションでは、平均的にあまり有利とはい
えない。 過渡的クロック領域を使用する実施例では、上述したよ
うに、次のようにすることが最も好ましい。つまり、マ
イカ・サイクル継続時間をマイカ・サイクルごとに転送
される語数で分割して、ＦＰＩＩにおりる計算サイクル
の最小継続時間の１７２ないし１ｌ３倍の範囲にするこ
とが好ましい。しかし、２段インタフェースで過渡的ク
ロック領域を使用すると、この数値関係か満足されない
場合であっても、その利点が得られる。 過渡的クロック領域の利点は高速数値計算機構が使用さ
れているシステムに応用可能である。上述したクロック
・インタフェース・アーキテクチャによれは、この種の
機構をそれぞれのクロック領域に隔離できるので、可能
な限りの最大速度でクロツタを動作ざセることかてきる
。例え（：１、このインタフェース・）′−キデクチャ
は、ｉｆ’ｂ （曲な高速テクノロジ（シーｌセフラン
接合やｌ１ｌ−Ｖ装置デクノロジなど）におりる限られ
た数の泪３９機構を大型コンピュータ・システムに組み
入れるとぎに使用可能である。 制御信号 制御信号の数を少なく抑えるためには（入力端と出力側
の両方で）８個のＦ語を保持レジスタ４２０からレジス
タ・ファイル４３０に転送するイー１方にいくつかの制
約がある。これがなぜ必要なのかは、アドレスのことを
考えれば明らかである。Ｆ語が８個のときは、全体の柔
軟性が必要である場合には、８個のアドレスが別々に一
必要になる。各アドレスに９ビツトを指定する必要があ
るので、アドレス情報は合計で７２ビツトになる。 人力制御信号には、次のものがある。 万卯：データがレジスタ・ファイルから保持レジスタに
転送されるのか、あるいはその逆に転送されるのかを指
定する。 レジスタ ７トレス（６ヒソト） これは、ブタかそこ
からレジスタ・フトイルとの間て］１１云送される開始
ア［−レスを指定する。このア１−レスはマイリー転送
ザイクルことに増分され、［ｉ４ピッ１〜まて達するど
、折り返される。ＦＩ’Ｕ側からは、レジスタ・ファイ
ル・ア［・レスは、６４ビツト語ではなく３２ヒツ］・
語を参照するのて、７ヒツ１〜であることにン主目すべ
きである。 論理／物理アドレス修飾子 これはアドレスを修飾して
ソフト２重バッファリングを行なうかどうかを選択する
。 転送長さ（３ビツト）・これは転送されたＦ語の個数（
１，、，８）を判断する。 転送開始（３ビット）・これは８語のうち最初に転送す
るＦ語を指定する。これらのビットはマイクロコート・
フィールドでも、レジスタ・フィールドでも定義できる
が、ＣＡババス１１の最下位ピッ１〜にすることも可能
である。転送開始→−転送長さ〉８ならば、Ｆ語の選択
は折り返される。 転送イネーブル 転送に関係する４つの浮動小数点フロ
セッヅ・−〔シ：１．−ルを＋ １１１％択づ−る。 レジスタ・ファイルと保持１ノシスタに苅−・）−る制
御（ｇ号に６Ｊ、次のものかある。 保持１ノシスタＩＩ、 ＩＪカイネーブル（４）：［ｉ
４ピッ１−・データ・ハスを駆動さゼるレジスタｊｆｆ
を選択する。転送方向かレジスタ・ファイル４３０から
保持レジスタ４２０に向う場合は、これらのイネーブル
はいずれも活動化しない。 保持レジスタ君Ｔクロック（８）クロック・イネプルは
４つあり、これらはパターン１１１０．１１０１．１０
１１．０１１１ （ｒ自走低パターンＪ）の順番になっ
ている。これらの４クロツク・イネーブルは６４ビツト
・レジスタ群を選択する。静的８ビツト・クロック・マ
スクは３２ビツト・レジスタのどの２つを実際にイネー
ブルさせて、局所転送バス４２２をアクセスするかを選
択する。（パターン内の開始位置は転送開始によって決
まり、パターンの数は転送開始と転送長さパラメータに
よって決まることに注意されたい。） ィクル４−どに増分し、論理／物理アドレス修飾子に応
して修ｆｉｉｌｉされる。 １ノシスタ・ファイル読取り／書込み制御（２）各月の
レジスタ・ファイルごどに別の文字かあるので、奇数個
の省込みか可能である。これらは転送長さとア１−レス
からデコート化される。 （以下余白） 転送の制約条イ’Ｉ（（ｉ’ｉ話構異構造述したインタ
フェースにＪ：ると、転送にいくつかの制約かある。こ
れらの制約を分かりやすく説明するために、データかデ
ータ・ギャッシコ・メモリ１４０、保持レジスタ４２０
、局所転送バス４２２、おＪ：ひレジスタ・ファイル４
３０の間でどのようにマツピングされるかを明らかにす
る。 レジスタ・ファイル４３０はある種の缶詰構造になって
いる。つまり、１・ＰＩからは３２ビット幅に見えるが
、局所転送バス４２２からはレジスタ・ファイル４３０
は６４ビツト幅に見える。 レジスタ・ファイル４３０と局所転送バス４２２間を２
語幅のインタフェースを使用して結び、８個のレジスタ
４２０に印加される転送りロック（実効）を４マイナ・
サイクル以下にすると、転送速度が最大化するので（静
的クロック・マスクが使用できる）非常に有利である。 しかし、ある種の奇数／偶数構造がファイル・アドレス
構造に組み込まれるという副作用が生しる。 これを図式化して示したのが第４６図である。ｌ・Ｐ保
持レジスタの幅内の８個のＦＷＩｊ ｉｊ相反向きに陰
影をイ」りて、どれが偶数て、とわか奇数であるかを示
している。２倍Ｒ１１か転送されると、転送された任意
の偶数Ｆ語（１ｖＯ１Ｗ２、Ｗ４、Ｗ６）４：ｌｌｚシ
スターファイル４３０のガ側にマツピングされる。従っ
て、これらはＦ Ｐ Ｉ＋から見ると、偶数レジスタ・
ファイル・アＦ ｌノスにマツピングされる。これに対
応じて、転送された任意の奇数Ｆ語はレジスタ・ファイ
ル４３０の右側にマツピングされるので、ＦＰＵから見
たとき、奇数レジスタ・ファイル・ア］〜１ノスにマツ
ピングされる。 このことは、それ程深刻ではないが、（キャッシュ・メ
モリ１４０からの一連の分散読取りアクセスにおいて）
すべての転送が偶数データ・キャッシュ・アドレスから
の場合には、レジスタ・ファイル４３０内のアドレスの
半分だけが使用できることを意味する。 もっと重要なことは、１個のＦ語（例えば）計算アドレ
スから転送される場合には、データがレジスタ・ファイ
ル内の偶数または奇数アドレスで終結する可能刊がある
ので、このデータを正しい側から（ＦＰＩＩに）アクセ
スさせるようなブ℃Ｊグラム・ステップを使用する必要
かあることである。 本好適実施例によれば、この種の問題を回避するために
ユーザが選択できる５つのオフシｉｌンか用意されてい
る。つまり、 ＩＪＰモジュール＋１０はＤＣＭでデータを７１復てき
るので、転送されるどのデータもＤＣＭ内の偶数アドレ
スから開始する。 ２、転送ロジックは状況ビットをもっており、最後の転
送が偶数アドレスに対するものか、奇数アドレスに対す
るものであるかを示すようになっている。ＦＰロジック
はこの状況ビットをテストできるが、これから得られる
のは、最後の転送に関する情報だけである。 ３．２重書込みサイクルをデータ有効フラグと緒に使用
できるので、語アドレスの偶数／奇数特性をある個所で
無視させることが可能である。つまり、本好適実施例で
レジスタ・ファイル４３０に実際に使用されているメモ
リには、データの１６ビソトことに２個のパリデ（ピッ
ｌ−記１色位置かある。本好適実施例ては、バリデイ検
査は採用されていないので、これらの追加ピッ１−は他
の目的に使用可能である。粕に、これらのピッ１−はデ
ータと共に「データ有効」フラグを送るために使用てき
る。 従って、保持レジスタ４２０がらの書込みはすべて対の
保持レジスタから対のＦ ＷＦ＋をレジスタ・ファイル
４３０の両側に書ぎ込むことになる。 ４、ＣＰモジュール１１０にＪ：って書き込まれるレジ
スタ・ビットは現在の語記憶位置の偶数／奇数状況を示
すために使用できる。ＦＰモジュールはこのレジスタ・
ビットをテストして、条件付き分岐を実行することがで
きる。 ｓ、ｃｐモジュール１１０はレジスタ４７８にある開始
アドレスを変更することて、ＦＰに正しい語の偶数／奇
数状況を知らせるようにＦＰプログラミングを変更する
ことができる。 別の方法としては、専用へ−トウェアを追加して、語の
交換を即時に行なう方法がある。しかし、この方法は、
：ｊｌ−用ハートウェア（ζ′よ−）Ｃ転送′Ｉ＋４に
Ｈ延か増加するので（交換−・ｊ−るか否かに関係）２
＜）好ましくない。 この転送制御では、非連続ア１〜レスな１回の主転】ス
サイクル内て転送することがてぎない。例えは、ＷＯと
Ｗ２を保持レジスタからレジスタ・フ）・イルに転送す
るためには、２つの主転送サイクルか必要になる。しか
し、Ｗ＋も一緒に転送できるならば（それが使用されな
い場合であっても）主転送サイクルは１つだけで十分で
ある。 データをレジスタ・ファイル４３０からキャッシュ・メ
モリ１４０に転送するときも、分散書込みが行なわれる
ときと同じような考慮が必要になる。 この場合の好ましい方法は、レジスタ・ファイルの両側
にデータを同時に書き込むことである。つまり、第４Ｂ
図に示すように、２つの（物理的には別の）レジスタ・
ファイル部分４３０と４０３°ハ藪旦イネーブルできる
ので、結実用バス４３３から書き込まれたデータは偶数
語と奇数語の両方に書き込まれることになる。この重複
データが保持レシスタ４２０に−１１：ぎ出されるどき
は、これらの８個全部に同時に１ｔ；き込・ｔノことか
できる。（この機能はマイクロコート内のＩＩ Ｉｔ
Ｃｌ ｏ ｃ ｋ Ａ Ｌ Ｌピッ１〜によっ−Ｃ活動
化される。） 保持Ｉノシスタ／転送りロックの動作 主述しｌごＪ：うに、多くて４個のビー１〜で転送イネ
ーブルを行なうクロックは保持レジスタ４２０ とレジ
スタ・ファイル４３０間の転送で使用される。 （本好適実施例では、このクロックは実際には主転送サ
イクルことに５個までのビートをもつことかてきる。そ
のうち４個のビー１−は保持レジスタ・バンクのそれぞ
れの対を活動化し、５個目の位相はバイブライン・オー
バヘットの余裕分となっている。実際の動作では、この
クロックの位相は約３０ｎｓである。従って、主ヅイク
ルは約１５０ｎｓである。（勿論、これらの時間は変更
が可能である。） このクロック構造には、缶詰転送アーキテクチャをキャ
ッシュ・ハス＋４４ と保持レジスタ４３０間のインタ
フェースで使用すると、大きな利点が得られる。転ｉＸ
ロジックには保留レジスタ４３０は２話幅に見えるのて
、転送縁イノ１を８：Ｉ％Ｑ化てはｌ、ｆく、４１多重
化として扱うことかできる。 ＦＰプログラム制御 第４Ｃ図は本好適実施例において、ＦＰマイクロコト・
アクセスとアコ−１〜化で使用されるロジックを示して
いる。 マイクロ命令の順序付け（シーケンシング）本好適実施
例では、数値処理モジュール１３０は高度に統合化され
た「シーケンサ」を使用していない。その代わり、実行
すべきマイクロ命令のアドレスを定義し、マイクロ命令
をアコ−１〜化する機能が低レベルの統合化によって実
装されて、最大高速化を図りている。書込み可能制御記
憶機構は、マイクロ命令アドレス入力によってアクセス
されるマイクロ命令を格納している。マイクロ命令アド
レスのソースは次アドレス・ロジック４７２によって選
択され、このロジックには条件コート人力がマイクロコ
ート語のデコートによって得た出力と共に人力される。 マイクロ命令）・レスは、通’１’ｌ’＋動作時には（
つまり制御プロセッサ・士ジュールやポストによる介入
とは別に）４つのソースの１つから得られる。これらの
ソースとは、「真」ア１〜レス・レジスタ４７４、「偽
」アｌ” ｌノス・レジスタ４７５、スタック・レジス
タ４７８、開始アドレス・レジスタ４７９である。 との命令にも「真」７１〜レス・フィールドと「偽」ア
ドレス・フィールドがある。これらの２アドレスを組み
合セることにより、条件イ」きジャンプが可能になる。 「真Ｊアドレスたりが無条件ジャンプと命令「継続」を
可能にする。 これを行なうには、マイクロ命令１１７１のある種のフ
ィールドが２つのレジスタ４７４ と４７５ に送り込
まれる。これらのレジスタは「真」と「偽」アドレスの
バッファとなるので、論理テストの結果に応じて、一方
または他方のアドレスが次のマイクロ命令アドレスとし
て逆ロートすることができる。 オンチップ・バイブライン・レジスタを使用しないマイ
クロコート・ヒツト用と１．て、追加のレジスタ４７６
が用意さねている。 スタック・レジスタ１７１１ スタック・レジスタ４７８はト１）プログラム制御の機
能を強化するものである。これから得られる出力はマイ
クロアドレス・ハス４７３に送出され、人力はマイクロ
命令バス４７１から得られる。これについては下達する
。 しかし、ＦＰモジュールの高速マイクロ命令１〜・アー
キテクチャで使用されるスタックに要求される条件はい
く分通常とは異なったものである。本好適実施例による
スタックは必要とする後入れ先出しくＬＩＦＯ）操作を
高速に行なうだけでなく、デバッグに非常に役立つ柔軟
性を備えている。この機能を得るためには、第３９図に
示すように、ある種の新規構造が要求される。 スタック機能を実装するのに都合のよい方法はレジスタ
・ファイルを使用し、その出力イネーブル信号と書込み
イネーブル信号をアドレス・カウンタに結び付けて、”
ｐｏｐ” （読取り）操作か行なわれるたびにカウンタ
を減分し、”ｐｕｓｈ’“（書込み） Ｉ’ｊ：イ′［
か’＋−１）；＋：われるノこひにカウンタを増分する
ことである。 中心部分：１９２０は多段パイプライン・レジスタてあ
り、これはへＭＤ判から市販されている（八Ｍａ１２９
５２０）。この部分６９４個のパイプライン化されたレ
ジスタ３９２１と、出力を得るためにレジスタ３９２１
の１つを選択するために使用できる出力マルチプレク−
ＪＪ３９２２とを備えている。（この種の装置の通常動
作モートはｌ’ｌＦＤか、一定の遅延を得る動作モトの
どちらかである。） 図示の実施例では、このレジスタの制御機能は１、１
Ｆ Ｏ操作を実現するために、ＰＡＬ ３９１０の制御
の下で使用される。ＦＡｌ、はコマンド信号を受けてス
タックをポツプまたはブツシュする。読取りスタック人
力も用意されているので、（主に診断目的）スタックの
状態を無変更のまま読取ることができる。このモートて
使用するために用意されたのがオフセラ）・人力であり
、これは最上段レベルを基準にしたスタック・レベルを
読み出すために使用できる。 スタック レジスタの出力はマイクロア１〜レス・バス
４７３にに、Ｉ、はれている。スタック・レジスタへの
人力はイハア１−レスによって／ｊｌられるか、その理
由について以下説明する。 サブルーチンの動作 スタック・レジスタ４７８はサブルーチン動作を強化す
る機能を備えている。サブルーチンを呼び出すマイクロ
ロー［、命令はサブルーチン・アドレスを真フィール］
・に、戻りア１ミレスを偽フィールドに記述する。この
命令の短フィールドには、フッシュ・コマンドも記述さ
れるので、スタック・レジスタは「偽」アドレス出力を
格納する。サブルーチンの実行か終ると、ポツプ・コマ
ンドがスタック・レジスタをイネーブルして、戻りア］
ヘレスをマイクロ命令バス４７３上に出力させる。 従って、スタック・レジスタ４７８が４レヘルであるの
で、サブルーチンを４レヘルまてネストすることができ
る。 クロック発生機構４８０ ＦＭＰＹとＦＡＩ、］ｊでのサイクル時間は命令が５＋
、Ｈなると、ヅイクル局間も異なる。サイクル局間を命
令に応して調整するＪ：うにするど、泪算時間が最適化
ざｉｑるので都合かよい。ＦＡＩ、Ｕ＞すｉ算とＪ］を
精度乗算との間の差か最大である（ｌｓｎｓ）。 ＦＭＰＹには除幹や平方根のように実行時間が長い命令
かあり、その場合には、実行時間はそれぞれ２００ｎｓ
と３００ｎｓである。これらの実行速度の遅い命令用
に２つのオプションが用意されている。 １つは、サイクル長さを該当する量だＣプ延長するオプ
ションである。 もう１つは、実行時間の長い命令が進行中にＦＭＰＹに
対するクロック・イネーブルをディスエーブルするか、
その命令とデータ・ストリームを通常のデータ速度てＦ
ＡＬＵに送り続けるオプションである。これにより、い
くつかのＦＡｌ、Ｕ演算を除算演算の陰に隠すことがで
きるので、ある種のアルゴリズムにとっては好都合であ
る。 クロック発生機構はマイクロコート・クロックとスクラ
ッヂパット・メモリに対する書込みゲトの２つの波形を
発生する。クロック発生機構が発生ずる最小サイクル時
間の長ざｉ；ｌ：２１ｎｓてあり、こねは最大リイクル
時間の９８ｎｓまで７「ＩＳ刻みで変えることが司能で
ある。木好適大眉例ては、実際の最小サイクル局間の長
さは２１］ｎｓである（これはＷＣＳメモリ・アクセス
時間か制約要因となっているためである）。ＦＡＬＵ＄
、算のサイクル時間の長さは２８ｎｓであるが、単精度
乗３セ演算では４Ｉｎｓである。 クロック発生機構はとＣ＋、ステー）〜・マシンとして
実装されており、人力周波数が１４［ＩＭｌ（ｚて動作
してタイミング分解能を得ている。このＦ、ＣＬステト
・マシンをＴＴＬ順序イ」すロジックおよび高速計算機
構と併用すると、著しい利点が得られる。 （上述したように、レジスタ・ファイル４３０と計算機
構４４０．４５０は内部にＥＣＬが実装され、周辺にＴ
ＴＬが実装されている。） クロック発生機構は以下に挙げた制御人力を受は取るこ
とができる。つまり、ＶＭＥインタフェースからでも（
つまりホス１−から）、ｃｐモジュールからでも受の取
ることがて各る停止または開始コ７ント、マイクロ命令
ハス／１７１からの長ざ人力フィール［・、 「マろち
状態」（」たはＣ［）か開始ア１〜レス・レジスタを強
制的に次のＦＰマイクロサイクルに対するマイクロコ−
レス・ソースにするときはもっと長いヅイクル）を指示
するストレッヂ人力、およびクロック発生機構にも結は
れていて、即時停止を指示する中断点ビットである。 上述したように、ＣＰ拡張ロジックにも転送りロック発
生機構４１２かある。このクロックはクロック発生機構
２８０とは無関係である。（しかし、これらのクロック
発生機構は共にＴＴＬクロック発生機構内にＴＴｌ、ロ
ジック対を駆動するＥＣＬロジックを使用する利点を生
かしている。） マイクロコート短縮 ＦＰモジュール１３０の動作の注目すべき特徴の１つは
、短縮マイクロコートを使用していることである。つま
り、ＷＣ５４７０とのインタフェースにある種のロジッ
クか用意されており、マイクロ命令のあるフィールドを
以前にレジスタに格納された値で即時に置き換えられる
ようになっている。 本好適実施例ては、この方法でｉｉ！ｉぎ換えられるフ
ィール１〜は演算指定子である。しかし、他のシステム
では、他のマイクロ命令フィールドをこの方法で置き換
えることも可能である。 従って、例えは、２個の配列を３個目の配列上にマツピ
ングする演算（例： Ｃｉ−△ｉ ４ ｎｉ）の場合は
、この種の演算列か開始される前に命令レジスタに演算
指定子（例 ”八ＤＤ”）をロー！−することが可能で
ある。この演算列はそのあと、演算を直接に指定してい
なかったコートに記述されることになる。 このロジックは第４５図に示されている。命令レジスタ
４５１Ｏには演算指定子（８ビツト）かロートされる。 この演算指定子はＷＣ５４７０に保管されているマイク
ロ命令のフィールドの１つに対応している。 ”１ｌｓｅ ＩＲ”ビット（これはＣＰモジュール１１
Ｏによってレジスタに書き込まれているので、あまり変
更されることがない）を受りると、Ｐｈ３．５４２０は
出力コマント４７０Ｂをイネーブルするか、命令レシス
り１１５１０をイネーブルするかを選択する。 ”ＩＩ ｓ ｃ Ｉ Ｉｔ ”ヒツトかマイクロ命令の
あるフｆ−ルトに割り当てらＪ］ていた場合は、これは
サイクルことに変わる可能性かある。しかし、この場合
には、どの指定子を使用するかをデコートするときに（
そのあどそれをイネーブルするときの）余分の遅れが生
しるので、変更か行なわれたサイクルではサイクル時間
か長くなる。 ＷＣ５４７０は、本好適実施例ては、実際には各々か４
ビツト幅の２６個の集積回路メモリから物理的に構成さ
れている。従って、これらの物理メモリの２つに演算指
定子フィールドの８ビツトが保管される。これらの２メ
モリは部分４７０Ｂで示され、ＷＣ５４７０の残りのフ
ィールドを保管するメモリは４７〇八でボされている。 命令レジスタ４５１０はそれを（ＣＰマイクロコードの
中で）ＣＤハスのソースまたは宛先と指定することによ
って、ＣＤバス１２２から読み書きすることができる。 ＰＡＬ ４５２０には人力の別ピッ１〜も送られるので
、そのバイバス１榮作をマイクロロー１−のり一１〜ｌ
ｌｔ・作ｉＨにディスクー−プルすることか可能である
。 マイクロロー１〜の並列ロー１・ 第２９図はＷＣ５４７０がどのように幅広キャッシュ・
バス１４４ とのインタフェースとなっているかを図式
化して示したものである。６４ピッＩ〜局所ハス４２２
はＦＰ保持レジスタ４２０ とレジスタ・ファイル４３
０のボート４３〇八とを元吉んでいるか、マイクロ命令
データ・バス４７１ にふる下がっている直列シャドウ
・レジスタ４８１ にも接続されている。（他の個所で
詳しく説明されているが、これらの直列レジスタは制御
記憶機構４７０とマイクロ命令をポストから送るとぎ使
用される直列ループとを結ぶインタフェースになってい
る。） この追加の接続は、マイクロコートのオーバレイを非常
に高速に変更できるようにするので、数値プロセッサ・
モジュール１３０で特に利点が得られる。 本好適実施例では、直列シャ１−ウ・レジスタ４８１は
実際には、物理的に分離された２つのレシスタ４８１Δ
と４８１１１からノＪる構成になっている。これらのレ
ジスターｊ制御記憶機構４７０のデータ・ホトと両方向
て結ふインタフェースになっているたりてなく、局所ハ
ス４２２からのデータも受番プ取ることかてきる。上て
触れたように、ＣＰ拡張ロジッツタのマイクロ命令フィ
ールドは、局所バス４２２のデータ宛先を示して、この
読取りを指示てきるヒツトか入っている。 上述したように、各ＦＰマイクロ命令は１０４ ビット
幅である。しかし、直列インタフェース・ルプを巡回す
るデータの自動シフ１〜に合わせるために、シフト・レ
ジスタ４８１ は１１２ビツト長になっている。つまり
、命令ビットの数は次の偶数の１６の倍数に丸められて
、インタフェースにあるシフト・レジスタの長さか定義
されている。本好適実施例では、レジスタ４８１Ａｉよ
６４ピツ］・幅であり、レジスタ４８１Ｂは４８ビット
幅である。 レジスタ４８１ にマイクロ命令がロードされると（局
所転送バス４２２の３マイナ転送サイクルで）これらは
命令をＷＣ５４７０に逆ロートするように駆動される。 このためには、ア１、レスなＩＰマイク〔Ｊア［・レス
・ハス４７３ にｉＸ出する必要かあり、ま）こ書込み
イネーブル信号をＷＣ５４７０に】スる必要かある。 直列ローディングでは、ポスＩ〜はＣ）〕マイクロ）′
１〜レス・レジスタを使用して、ロート（または読み取
る）へきＦＰ ｌ’ｌｃｓのアドレスを格納し、このア
ドレスをＦＰ ［Ｓあてに送る。（ＣＩ＋マイクロア１
〜レス・バス２１１八からの人力は第４Ｃ図の」一方に
示されているバッファからＦＰマイクロアドレス・バス
４７３に送り込まれる。） 並列ロード・モートては、ＣＰは目標アドレスを開始レ
ジスタ４７９ に入れる。 ホストとのインタフェースとなる追加のロジックも用意
されている。このロジックにより、マイクロ命令を制御
記憶機構４７０に対して読み書きすることができる。こ
の機能は詳しく下達する予定である。 ＦＰマイクロコート・ルーチン実行の始動ＦＰモジュー
ルが起動するとぎ、これは下達するＦ Ｐ ＷへＩＴ／
ＣＩＩＷへ１１ハントシェイキング・ロシ・ツタにより
、通フｉ冒りち状態に入る。ＦＰモジコールで実行され
るルーチンを始動するには、ＣＰマイクロコートのある
ピッ１−を使用して、開始レジスタ４７９に保持されて
いるマイクロ命令アドレスをＦＰマイクロ命令アドレス
・ハス４７３上の次のアイクロアドレスとして使用させ
ることかできる。この処置は下達するようにモジュール
選択によって修飾される。 ＦＰ千ジュールの選択 最上位レベルでは、浮動小数点プロセッサ・モジュール
１３０を制御するためにはその前に選択しておかなけれ
ばならない。単一モジュール構成では、ＦＰモジュール
は常時選択されているので、以下に述べることの中には
、適用されないものがある。しかし、複数モジュール構
成では、必要とするＦＰモジュール（またはアルゴリズ
ム高速化機構）を先に選んでおかないと、その制御を行
なうことができない。複数のＦＰモジュールを一度に選
んで、データまたは情報をＦＰモジュールのサブセラ１
−に同報通信することか可能てル）る。ＦＰ’ヒシュル
は次の３通りの方法て選択できる。１つは、以前に制御
レジスタに格納されている３ピツ１へ値を使用する方法
である。２番目は、マイクロコト・フィールドを使用す
る方法である。最後は、好ましさの点で劣るが、異なる
モジュールの各々にあるＣＰ拡張ロジック部分に独自の
マイクロコト・ストリームを同期して実行させ、アクセ
ス仲裁をマイクロコートで行なう方法である。使用する
方法はサイクル単位で変更することか可能である。 あるＦＰモジュールが選択されると、それを制御する方
法は制御レジスタ（長期的な制御情報かロードされてい
る）と専用マイクロコート・ビットの間で分割されて、
サイクルごとに制御が行なわれる。サイクル別制御の殆
どは、下達するようにデータ・キャッシュ・メモリ・イ
ンタフェースとそのモジュール上のレジスタ・ファイル
間のデータ転送を取り扱う。 モジュール選択は第２３図に図式化して示されている。 マルヂブ１／クザ２３４０はモジ、−ルＩＤに対してど
の人力を使用するかを選択する。デコート・ロジック２
３１０ （これは千ジュール１３０または１３０にある
ＣＰ拡張ロジックの一部である）はその特定モジコール
でのスイッヂ設定値と突き合せて、同報通信されたモジ
ュール・アドレスをテストする。修飾ロジック２３２０
はそのテスト結果に応じて、下達するように、局所ＷＣ
５拡張部分からの各種マイクロ命令フィールドを修飾す
る。 制御レジスタ 制御プロセッサ・モジュール＋１０は、次のレジスタに
読み書きすることができる。 転送制御レジスタ、転送制御レジスタは保持レジスタ４
２０（データ・キャッシュ・メモリ・インタフェースに
ある）からレジスタ・ファイル４３０に転送されるデー
タ転送に影響を与える制御信号を一ケ所に収集するもの
である。ハードウェアの負担を軽くするために、他の信
号もいくつか収集される。 使用される制御４３号には、次のものかある。 払４開始（３）このフィール］・は保持レジスタ１１丁
の８レジスタのうちのどれを最初に転送場−るかを選択
する。これはマイクロ命令の一部として指定することも
、データが取り出されたデータ・キャッシュ・メモリ・
ア］−レスに基づいて自動的に指定さセることも可能で
ある。 転送長さ（３）このフィールドは、保持レジスタとレジ
スタ・ファイル間で転送する詔の数を指定する。最大８
語まで転送が可能である。 転送タイプ（１）・このビットは転送か保持レジスタと
レジスタ・ファイル間で行なわれるのか（０）、保持レ
ジスタからＦＰモジュールのＷＣＳバイブライン・レジ
スタに行なわれるのか（１）を選択する。 後者の機能はＦＰモジュール・メモリの並列ロード時に
使用される。 ループバック制御（１）：このビットは、書込み保持レ
ジスタ内のデータを、レジスタ・ファイルに先に書き込
むことなく、直接に読取り保持レジスタに複写すること
を可能にする。これの主な用途は診断および状態格納と
復元操作である。 送許選択（１）、このヒツトはバー１−イ［Ｊ線機能か
なく、Ｆｌｌのシーケンサに対してテストか可能である
。このヒツトを使うと、制御プロセッサ・干ジュー／１
ｚｌｌＯは、現在実行中のルーチン内の２つの操作の１
つを実行するようにＦＰに通知することがてぎる。例え
は、このビットは、偶数アドレスにあるデータ（奇数ア
ドレスにあるデータではなく）を言］算で使用するよう
に指定するために使用できる。 命令レジスタ選択（１）：このピッ１−はｗｃｓにある
マイクロ命令フィールドでなく命令レジスタ（後述）を
使用させて、浮動小数点Ａ１、Ｕと乗算機構の動作を制
御するものである。 マスク・エラー（１）：このビットはＦＰエラー条件（
ＦＰマイクロコードによって判断される）が制御プロセ
ッサ・モジュール１１０のシーケンサに割込みを引き起
すのを禁止する。禁止されても、ＦＰエラー状況は通常
条件コート選択プロシージャでテストすることか可能で
ある。 スタック位置（２）診断および状態格納と復元が行なわ
れるときは、ポスト・コンビ：ノータは１・Ｐのサブル
ーチン・スタックに】′クセスする必要かある。スタッ
クへのアクセスか７１能であるとぎは、このフィールド
かどのスタック項目をＦｉｊＧ ａ取るかを選択するた
めに使用される。アクセスされるスタック項目はスタッ
ク・ポインタが指している位置を基準にしたものである
ことに汀意されたい。 ＦＰ制御レジスタ・ＦＰ制御レジスタは並列マイクロコ
ート・ロード制御、釧込みマスキング、クロック制御お
よびマイクロアドレス選択フィールドを一ケ所に収集す
る。 クロック制御（２）：このフィールドを使用すると、制
御プロセッサ・モジュール＋１０はＦＰのクロックを制
御することができる。ＦＰツタックは動作させたままに
することも、停止させることも可能である。クロック制
御フィールドにある追加ビットは、ＦＰマイクロコート
・クロックが制御プロセッサ・モジュール１１０のマイ
クロコート・クロックを使用して、Ｆ［’を制御プロセ
ッサ・千ジュール１１０と同期して稼動させることを選
択するために使用ざＪ］でいノこｂのである。 １・Ｐマイクロコート・７１−レス・ソース（２）この
フィール］・により、制御フロセッサ・モジュール＋１
０はＦＰに使用させるマイクロコート・アドレスを次の
うちの１つにすることを選択てぎる。 ＦＰシーケンヅ出力 これはＦＰかマイクロコートを実
行さセると谷の通ｎのマイクロアドレス・ソスである。 開始アドレス・レジスタ これは並列マイクロコート・
ロー１−時に開始ア１〜レス・レジスタを選択する。（
ＣＰモジュール１１０またはポストがＦＰモジュール１
１０にマイクロコードの実行を特定のアドレスから開始
させることを指示するときは、別の仕組を用いて開始ア
ドレス・レジスタが選択される。） スタック出力強制、これは、診断とマイクロコート・デ
バッグ時にザブルーチン・スタックへのアクセス権を得
るために制御プロセッサ・モジュル１１０にＪ：って使
用される。 割込みマスク：これらの４ピツ］〜は、ＦＰてどの事象
か起ぎたどき、Ｆｌｌに割込みを引き起すかを制御プロ
セッサ・モジュール１１０に選択ざｌるものである。こ
れらの事象には、中断点、ＣＩ’ｌｌ八ｌＴ、へＰＷ八
Ｉへ、レジスタ・ファイル交ｔｉ、ＦＰエラーかある。 割込みが引き起されると、対応するマスクピッｉ・は−
時的にクリアされて、割込み要求かリセットされる。 並列マイクロコート・ローＦ 制御（５） このフィル
トには、ＷＣ８書込みイネーブル、ＷＣ８出カイネーブ
ル、診断シフト・レジスタ・モート、および信号中のク
ロックと直列データを制御する個別ビットがある。並列
マイクロコート・ロートは以下で詳しく説明するように
、制御プロセッサ・モジュール１１０によって制御され
る。 浮動小数点直列アクセス・ループ（３）：浮動小数点へ
ＬＵと乗算機構を通して稼動する直列ループは両チップ
の内部状態をアクセスしたり、ある種の新しい状態情報
をロードしたりするとき使用できるものである。内部レ
ジスタとフラグはずへてこの方法でアクセスかできる。 この直列ルーフを制御するために、制御プロセッツー干
ジュール１１０は直列モート、直列データ・イン、直列
クロックの３つの制御信号をもっている。直列クロック
はこのレジスタ・ビットから直接に駆動されるので、必
要とする立上がり縁と立下がり縁を発生ずるためには制
御プロセッサ・モジュール１１０に切り替えさせる必要
がある。 開始アドレス・レジスタ・制御プロセッサ・モジュール
１１０は、ジャンプ開始アドレス・マイクロコート・ビ
ットが使用されるときＦＰにその実行を開始さぜようど
するマイクロコート・ルーチンのアドレスを開始アドレ
ス・レジスタにロートする。このレジスタは並列マイク
ロコードの実行時にロードずへきＷＣ５記憶位置のアド
レスを保持するためにも使用される。 命令レジスタ（８ビツト）・制御プロセッサ・モジュー
ル１１０はＷＯ２から取り出した浮動小数点糺υと乗算
機構の命令を無視して、独自の命令を代用することがて
きる。命令レジスタ４５１０ （第４５図に図示）はこ
の命令を保持する。これの利点は制御プロセッサ・モジ
ュール１１０か必要とする４、ν定タイプの計算に合わ
せて汎用マイクロコート・ルーチンをカス］・マイズて
ぎるのて、非常によく似たアルゴリズムで使用されるＷ
ＣＳスペース量を大幅に節減できることである。 ４大況レジスタ（ソースのみ）・これはＦＰモシュルに
あるある種の内部情報をアクセスするために診断とマイ
クロコート・デバッグでのみ使用される。アクセスでき
る状況には、転送時に使用されるレジスタ・ファイル・
アドレスと保持レジスタ開始アドレスおよび問題状況が
ある。 マイクロコード語の形式 ＦＰマイクロコード形式の主要フィールドは第４Ｄ図に
その概要が示されている。マイクロコード語の詳しい定
義は下達する。＊印の付いた項目はＷＯ２４７０から直
接に取り出されるので、これらが制御する装置の内部パ
イプライン・レジスタを使用する。フィールド別のビッ
ト数はかっこ内に示されている。 真アドレス（１４）： このフィールドは通常の順次プ
ログラム実行１１；ｊ（例 命令継続）にジャンプする
吹のア］・レス、条（′１（＝ｊきテストか真であると
きジャンプするアドレス、およびジャンプ・サブルチン
命令のサブルーチン・アドレスを収容している。 偽アドレス（９）ｖ このフィールドは条件付きテス
トか偽であるどきジャンプする次のアドレスとジャンプ
・サブルーチン命令のサブルーチン・アドレスを収容し
ている。 読取りアドレスＸ（９戸このフィールドはデータか”×
”ボートから読み取られたり、そのボート上に送出され
るレジスタ・ファイル内のアドレスを指定する９ビツト
を保持している。物理アドレスは９ビツトのうちの７ビ
ツトに入れられ、他の２ビツトはアドレスをどのように
修飾するかを選択する。オプションには、修飾なしく物
理）とソフト２重バッファリング（論理とプレビュー）
がある。 読取りアドレスＹ（９１１＝ このフィールドはデータ
か”Ｙ”ボートから読み耳又られたり、そのボート」二
に送出されたりする１ノシスタ・ファイル内のア］〜レ
スを指定する９ピツ１〜を保持している。物シＰアドレ
スは９ピツ１〜のうちの７ヒツ］・に入れられ、他の２
ピツ！へはアドレスをとのように修飾するかを選択する
。オフシミ１ンには、修飾なしく物理）とソフト２重バ
ッファリング（論理とプレビュ）かある。 書込みアドレス（８）このフィールドはデータか書き込
まれるレジスタ・ファイル内のアト］ノスを指定する８
ビツトを保持している。物理アドレスは８ビツトのうち
の６ビツトに入れられ、他の２ビツトはアドレスをどの
ように修飾するかを選択する。オプションには、修飾な
しく物理）、ソフト２重バッファリング（論理）、ソフ
ト２重バッファリング（プレビュー）がある。このアド
レスは偶数ア１ｚレスに１つ、奇数アドレスに１つの対
のレジスタを選択する。レジスタの書込みは２個の別々
の書込みイネーブル・ビットによって制御される。（こ
のｍ能を使用すると、上述したように、同し結果をレジ
スタ・ファイルの偶数側と奇数例の両方に入れてｊ、３
＜ことかで参る。）このアＩ・レスは同しデータをレジ
スタ・ファイルに太れるために使用ざ第１る「ルーフハ
ック」碧込みボートでも使用される。 偶数書込みイネーブル（１） このビットか活動してい
るとき、データは偶数レジスタ・ファイル・ア１−レス
に書き込まれる。 奇数書込みイネーブル（１）このビットか活動している
とき、データは奇数レジスタ・ファイル・アドレスに書
ぎ込まれる。 浮動小数点演算（８）＊ これは実行したい浮動小数
点または整数演算を指定し、ＦＭＰＹ ４４０とＦＡＬ
Ｕ４５０の両方で共用される。使用される特定部分別の
命令セットと命令コートの詳細はメーカのデータ資料に
記載されている。 ＦＭＰＹイネーブル制御（４）：このフィールドはデー
タの内部多重化と、人出力レジスタのローディング、つ
まり、Ｘボート・マルチプレクサ制御じＸ”ボー１〜は
最初のオペラン１〜・ハス４３１に結ばれたボートであ
る）、イネーブルＸボート・レジスタ・データ・ロート
、イネーブルＸボート・レジスタ・データ ローＦ（”
Ｙ”ボー１〜は第２のオペラン１〜・バス４３２にホ古
はれ）こボーＩ・である）、イネーブルＺレジスタ・ロ
ー１〜（”Ｚ”ホトは結実用バス４３３に結はれたボー
トである）を制御する。 ＦΔＬＵ ４５０イネーブル制御（５）このフィールド
はデータの内部多重化と人出力レジスタのローディング
、つまり、Ｘボート・マルチプレクサ制御、Ｙボート・
マルチプレクサ制御、イネーブルＸボ］・・レジスタ・
データ・ロート、イネーブルＸボート・レジスタ・デー
タ・ロート、イネーブルＺレジスタ・ロートを制御する
。 サイクル長さ（４）、命令のサイクル長さを定義する。 これらは２８ｎｓから９８ｎｓの範囲であり、７ｎｓ刻
みで定義できる。 （以下余白） Ｆ〜什ＹまたはＦ Ａ Ｌ １１状況選択（１）＾・Ｆ
ＭＩ’Ｙ４４０ まノこは［・糺旧５０のとちらかを選
択して状況ハスを駆動する。 条件コ−１・選択（５）テストずへき条件を次の中から
１つ選択する。つまり、真強制（省略時の条件） 、Ｆ
Ｉ’ＷＡＩＴ、桁上げ（ＦＡＬＵ）、ゼロによる割り算
（ＦＭＰＹ）、問題状況（ゼロにＪ：る割り算）、問題
状況活動、ＣＰオプション・ヒツト、Ｘデータ有効、Ｙ
データ有効、最後に転送されたデータの７トレス（つま
り、偶数か奇数）、マイクロコート・ルブ、ゼロ、否定
、割込みフラグ、数字でない（ＮＡＮ）、丸め、問題の
オーバフロー、問題のアンダフロー、問題の不正確、問
題の無効演算、問題の非正規化。これらのうち最後の１
０個はＦＭＰＹ４４０またはＦＡＬＩＩ４５０から取り
出すことが可能である。 中断点（１）：この命令に中断点が設定されていること
を示すために設定される。 ＦＰＤＯＮＥ設定（１）・ＦＰＤＯＮＥ状況フラグが制
御プロセッサ・モジコール１１Ｏインタフエースで設定
されると、割算が完了したことが制御プロセッサ・モジ
コール１１０に通知ざＡ］る。 スワッフ嵐旦レジスタ・ファイル内のラフ１−２重バッ
ファを交換することを要求する。この交１ｐｊは、制御
プロセッサ・モジュール１１０ど浮動小数点プロセンサ
・モシューノ１刈３０か共にスワッフを要求するすては
行なわれない。 スクラッチバット制御（３）４このフィールｌ−はスク
ラッヂバッ）〜とそのア１〜レス・カウンタの動作を制
御する。１つのピッ）・はスクラッヂパッ］−・メモリ
の書込みイネーブルであり、他の２ピツ］・はアドレス
・カウンタ操作をロート、増分、減分、保留の中から選
択する。 結実用バス出力選択（２）：このフィールドは結実用バ
ス４３３を駆動するソースを選択する。ソースとなり得
るものには、ＦＡＬＩｌ、ＦＭＰＹ ４４０、スクラッ
チバット・メモリ・データ、スクラッチバット・メモリ
・アドレスがある。 スタック制御（２）・このスタック制御フィール］・は
戻りアｌ〜レスがブツシュ、ポツプまたは保留されるよ
うにザブルーラン・スタック・ロジックを；１．す７３
１１する。 ループバンク周込みイネーブル（１）このピッ１〜はル
ープバック・ボー１〜４３０Ｈを通してレジスタ・ファ
イル４３０て書込みサイクルをイネーブルする。これに
より、最初のオペラン１へ・バスにあるデータか書込み
ボート４３０Ｄで指定されているアトＩ／スに複写され
る。奇数と偶数の書込みイネーブルは１ノシスタ・ファ
イル４３０のどちらのバンクにデータを書き込むか、あ
るいはそれを両方に書き込むかどうかを選択する。 問題状況制御（２）このフィールドはこのサイクルで生
成された状況を問題状況に組み入れるか、問題状況をク
リアするか、保留するかを選択する。 倍精度データ転送（２）これらの２ビツトはＦＡＩ、Ｕ
４５０ とＦＭＰＹ ４４０内のＸとＹレジスタに送り
込まれるデータの多重化とＺボートから送り出される倍
精度結果の多重化を制御する。 旧人６の使用 このビットはすへてのボー１−のレジス
タ・ファイルに対する最上位アドレス・ピッ１−か隣接
サイクルの間開しままであるどきマイクロコート・アセ
ンブラによってセラ］・ざＡする。これはこのような場
合のサイクル時間を短縮するノこめに使用される。 プログラム流れの例 以下は疑似コートで書かれた簡−ｒ）１なプログラム例
である。この例は、新規な機能かどのように実行効率を
向上させるかを示したものである。 この例の動作図は第４２図に示されている。この例で注
意すべきことは次の通りである。 大かっこで囲んでまとめて示されている命令は並列に実
行されるものである。 通常、乗算はルーチンを通るバスごとに行なわれる。し
かし、これはルーチンを簡略化するために４つに減らさ
れている。 ２重バッファリングはマイクロコートから見えない。 実行される計算式はＣ［ｎｌ −Ａ ［ｎｌ ＊Ｂ ［
ｎｌである。 ただし、ｎは０９．３の範囲であり、８個のオペランド
と４個の結果はレジスタ・ファイル内の固有アドレスに
おかれる。これらの参照の１つにある′ （初期値）は
対応する要素の反対の要素、つまり、バッファが交換さ
れる前に２重バッファの反対側にある要素を示す。 乗算ルーチンは別表に示す通りである。 （以下余白） ％’ｌ 表 ＭＴＪＬ３： （Ｒｅａｄ Ａ［１］ ａｎｄ ｎ１ｉ
ｌ ｒｒｏｍ ｒｃｇｖＬｅｒ ｆｉｌｃ。 Ｄｏ ’ ｒｅｓｕｌｔ ＝
” ＱＭＵＬ４： （Ｒｅａｄ Ａｊ２１ ａｎｄ
Ｂｆ２１ ｆｒｏｍ ｒｅｇｉｓＬｅｒ ｒｄｅ。 Ｄｏ ｃａｌｃｕｌａｔｉｏｎ、 ｒｅｓｕｌｔ Ｒ［
１１＝ Ａ［１１” Ｂ［１１゜Ｗｒｉｔｅ ｖａｌｕ
ｅ ｏｆ ｒｅｓｕｌｔ １ｎｔｏ ’
ｆｉｌｅ ｎｔ（Ｒｅａｄ Ａ［３］ ａｎｄ Ｂ［３
］ ｒｒｏｒｎ ｒｅｌｊｓｔｅｒ ｆｉｌｅ。 Ｄｏ ｃａｌｃｕｌａｔｉｏｎ、 ｒｅｓｕｌｔ Ｒ［
２１＝ Ａ（２１°Ｂ［２１゜Ｗｒｉｔｅ ｖａｌｕｅ
ｏｒ ｒａｓｕｌｔ Ｒ［１］ １ｎｔｏ ｒｅｇｉ
ｓｔｅｒ ｆｉｌｅ ａｔ Ｃ［１１゜Ｔｅ５ｔ ＦＰ
ＷＡＩＴ Ｋ ｔｒｕｅ ’ ｔｏ ｅｓ
ｅｃｏｎｔｉｎｕｅ ”（Ｄｏ ｃａｌｃｕｌａｔｉｏ
ｎ、 ｒｅｓｕｌｔ Ｒ［３］ −Ａ［３］ ” Ｂ［
３］。 Ｗｒｉｔｅ ｖａｌｕｅ ｏｒｒｅｓｕｌｔ Ｒ［２］
１ｎｔｏ ｒｅｇｉｓｔｅｒ ｆｉｌｅ ａｔ Ｃ［
２］Ｓｅｔ ＦＰＤＯＮＥ ａｎｄ ｓｗａｐ ｂｕｆ
ｒｅｒｓＴｅｓｔ ＦＰＷＡＩＴ ｆｌａｇ、 Ｋ ｔ
ｒｕｅ ｊ＋ｎｎｐ ｔｏ ＭＵＬＩ ｅｌｓｅ ｊｕ
ｍｐＤ〇−軸叫一を珂３１−４３］ ” Ｂ［３］。 Ｄｏ ｃａｌｃｕｌａｔｉｏｎ、 ｒｅｓｕｌｔ Ｒ’
［０］ −Ａ’［０］ ” ＢＴＯＩ。 Ｗｒｉｔｅ ｖａｌｕｅ ｏｆ ｒｅｓｕｌｔ Ｒ［３
］ １ｎｔｏ ｒｅｇｉｓｔｅｒ ｆｉｌｅ ａｔ Ｃ
［３］Ｓｅｔ ＦＰＤＯＮＥ駈ｄ轡ｂ−−７ Ｗｒｉｔｅ ｖａｌｕｅ ｏｒ ｒｅｓｕｌｔ Ｒ［３
］ １ｎｔｏ ｒｅｇｉｓｔｅｒ ｆｉｌｅ ａｔ Ｃ
［３］Ｓｅｔ ＦＰＤＯＮＥ ａｎｄ ｓｗａｐ ｂｕ
ｆｒｅｒｓ。 ｔｏＭＴＪＬ３ ３ 丁 ＯＡ ＦＰヘクトル乗乗算ルーノン ？ｋ 似コート）このル
−チンについて７主目ずへき点がいくつかある。 このルーチンはずへてのサイクルでＦＰＩＩがイ史用中
であることを保つように最適化されている（ただし、そ
のためのデータがあることが条件）。もっと単純で効率
か劣る版には、命令ＭＬＩＬ５とそれ以上が備わってい
ない。 ８対の数を乗算するようにこれを拡張するために、Ｍ
Ｕ １．４にある命令はレジスタ・アドレスが変わるた
びに４回繰り返される。 すべてのサイクルでＦＰυを動作状態に保つためには、
交換を行なわないで２重バッファの反対側からデータを
アクセスする必要がある。これは命令ＭＵＬ５とそれ以
上で使用される。 次の組のデータが用意されている限り（つまり、ＦＰＷ
ＡＩＴが偽である）、制御プロセッサ・モジュール１１
０と同期をとる時間の無駄がない。 デバッグ・ハードウェア 浮動小数点プロセッサ・モジュール１３０上のデバッグ
・バー１〜ウエアは制御プロセッサ・モジ：Ｉ−ル１１
０やブタ転送プロセッヅ・モジコール１２０に含まれる
ものよりも機能に制約かあるか、これはそこで実行され
るマイクロコートが非７１巴に単純化されているからで
ある。 レジスタ・ファイルへのアクセスは局所転送ハス４２２
を通して行なわれるのて、モニタ・マイクロコードによ
って読み書きができるようになっている。ＦＭＰＹ ４
４０とＦＡＬＵ ４５０は直列走査ロジックが組み込ま
れているので、このロジックによって内部バイブライン
・レジスタと状況／千−ド・レジスタがアクセスできる
。次のマイクロコート・アドレスは開始アドレス・レジ
スタ４７９をアクセスすることによって制御プロセッサ
・モジュール１１０がアクセスできる。 中断点ロジックはマイクロコード語の中のあるビットを
使用して、中断点を定義する。中断点ビットが設定され
た命令が現れると、クロック発生機構は中止され、制御
プロセッサ・モジュール１１０のインタフェースにある
中断点状況信号かセツトされる。中断点から継続するた
めに、制御プロセッサ モジュール＋１０はクロック発
生機構に送り込まれた中断廃人力をクリアする。中断点
直後に十分な内部状態か格納されると、制御プロセッサ
・モジュール１１０はある浮動小数点プロセッサ・モジ
ュール１３０のマイクロコートの実行を開始しく開始ア
ドレス・レジスタの仕組を通して）直接アクセス状況と
スクラッチバット・メモリをアクセスする。 マイクロロー１−は、１ステツプ進めるルーチン内のす
へての命令で中断点ビットをセットすることによっての
み１ステツプ進めることができる。 デバッグ機能をサポートするもう１つの特徴は、サブル
ーチン・スタックを読み取ることができることである。 （以下余白） アプリケージ（ン向きプロセッサ・モジＪ、−ル第９八
図はアプリケーション向ぎ数値処理モジコル＋３０°を
備えた数値高速化ヅブシステムの概要図である（これは
［アルゴリズム高速化機構」とも呼ばれる）。用意され
ている強力な制御ツールを使用すると、制御プロセッサ
１１０は１つまたは２つ以上の数値ＩＡ理モモジュール
１０と１つまたは２つ以上のアルゴリズム高速化機構１
３０′とを任意に組み合せた形で制御することかてぎる
。 汎用浮動小数点機構１３０を１つまたは２つ以上のアル
ゴリズム高速化機構＋３０°と組み合せると、特に利点
が得られる。この種の結合システムでは、汎用浮動小数
点演算を必要とするいう制約から解放されて、アルゴリ
ズム高速化機構１３０゛を設営４することができる。従
って、アルゴリズム高速化機構は必要ならば、高度にア
プリケーション向きの設計にすることができる。 特に利点のある組合ゼは、複合演算モジュールをモジュ
ール＋３０°の１つとして含めることてある。 アプリケーション向とプロセッサはアプリケーション向
き数値プロセッサであることが好ましい。しかし、アプ
リケーション向きプロセッサは任意的に（好ましさの点
ては劣るが）、記号プロセッサ（つまり、１．７５Ｐま
たはＰＩｌｏｌ、ＯＧを高効率で実行させると剖必要に
なる追加のデータ通路を備えたプロセッサ）や中立ネッ
１〜ワーク・マシンなどの特異なプロセッサにすること
も可能である。 複数の数値プロセッサ・千ジュール１３０（アルゴリズ
ム高速化機構を含む）の制御について以下説明する。 ＦＦＴ高速化モジュール 第９Ｂ図はアルゴリズム高速化機構１３０゛の１例のア
ーキテクチャが汎用浮動小数点モジュール１３０のそれ
とどのように異なるかを図式化して示したものである。 図示のモジュールは離散的積分変換操作を行なうように
特に最適化されている。例えば、このモジュールは高速
フーリエ変換（ＦＦＴ）アルゴリズムを高速に実行する
。このアルコリズムの実行例について以下横割すること
にする。 第９Ｂ図の実施例では、レジスタ・ファイル９１０はレ
ジスタ・ファイル４３０よりも高度化された多重ボート
を備えている。レジスタ・ファイル９１０は４個の読取
りボートと４個の書込みボートのほかに、キャッシュ・
ハス１４４ とのインタフェースとなる広幅両方向ボー
ト９１０Ａを備えている。 読取りボート９１０Ｂとして示されている４木の線は実
際には折り返されている。実行される乗算は乱数乗算で
ないのが代表的であるが、係数（これはデータ語はどに
変化することが少ない）による乗算であるので、サイク
ルの大部分ではザイクル当たり１つだけの複合語の人力
が必要である。 （しかし、このことは最終サイクルでは該当しない。） ４つの乗算機構９２０は整数または浮動小数点機構にす
ることが可能である。これらは上述した乗算機構と同じ
にするのが最も好ましいが、勿論他の割算機構の使用も
可能である。これらの機構は新しい係数の読取り指示か
あるまて、係数をレジスタに保持している。 従フて、４つの乗算機構９２０と加算機構９３０で完全
ノア複合乗算機構９１１ を構成することかできる。複
合乗算機構９１１は２つの複合アドレス９１２とパイプ
ライン化されている。 ２つの複合加算機構９１２に対する人力には、複合乗算
機構９１１の出力たけてなく、遅延プロッタ９４０経由
で送られてきた読取りボート９１ＤＣからのデータが含
まれる。（この遅延ブロックは任意的にレジスタ・ファ
イル９１０上のボー１−９］ＯＢと９１０ Ｇを共用す
るために使用することもできる。） 複合加算機構の出力は書込みボー１−９１０Ｄに結ばれ
ている。 従って、この構造によると、バタフライ別算を非常に効
率よくパイプライン化することができる。 データ・キャッシュ・メモリ・モジュール１４０データ
・キャッシュ・メモリは高ハン１〜（１ト域）幅の大容
量メ干りである。記１意容Ｊ１シは現在では２Ｍ［ｌて
あり、ハンｉ−幅は毎秒３２０ Ｍ Ｉｔである。この
メ干りは多重ボーＩ−を備えているので、外部世界との
データ転ｉＸを浮動小数点Ｆｉｌρ；Ｉと並１ｊに１１
７ぽうことができる。甜算か「調歩」式て行なわれて、
浮動小数廃プロセッサ・モジュール＋３０か長時間アイ
１〜ルになるのを防止する。 第５図はデータ・キャッシュ・メモリ・モジュール＋４
０の主要機能を示している。このモシュルの中心となる
のは、大きなメモリ・ブロック５１０である。木好適実
施例ては、このメモリ・ブロック５１０は８個のシング
ル・イン・ライン・モジュールで構成され、各々は８個
の３２にｘ８ ＳＲ八へＳを備えているので、総計２メ
ガバイトのメモリになっている。しかし、当業者ならは
容易に理解されるように、このメモリ構成は高度半導体
部品の供給変化や特定アプリケーションの要求に応して
変更することが可能である。 特に、ある種のアプリケーションでは、メモリ容量を大
きくすると利点が得られる。このメモリ・バンク５１０
て×２５６構成を使用すると、少ｌｘ くとも完全な並
列アクセスの場合には、アドレス空間の使用効率か向上
する。従って、木好適実施例では、２４ヒツ１〜・ア１
〜１ノス情報かアドレス人力５１１にあるメモリ・バン
ク５１０に人力される。書込みイネーブル人力５１２は
実際には８ビット幅であるのて、１つの２５６ビツＩ・
・メモリ・ブロック内の個々の３２ピツｌ’ ＭＭか書
込みのために選択できる。これは下達するような利点が
得られる。データ・ボート５１３は２５６ビツト幅であ
る。ブロックの機能には、またモジュール１４０全体が
もつような多重ボート機能を備えていない。この多重機
能を実装するためのロジックとメモリ・バンク５１０を
アクセスするためのロジックについて、次に説明する。 第５図の下方に示したのは制御プロセッサ１１０に結ば
れた３２ビット幅データ・バス（ＣＤバス１１２）と、
データ転送プロセッサ１２０に結ばれた３２ヒツ１〜幅
バス（ＴＤババス２２）である。これらのバスの各々は
まず保持レジスタ・バンク５６０に送り込まれる。レジ
スタ・バンク５６０の各々は並列の８個の３２ヒツ１〜
幅レジスタ５６１を備えている。（木好通実施例では、
これらのレジスタ５６１の各々は実際には、書込み保持
レジスタ５６１゛か読取り保１．′ｌレジスタ５６１”
と並列になるように構成された４個の７１１八１．５６
５２装置を使用して構成されている。レジスタ・セット
５６０Ａ、５５０Ｂ、４２０の構造は第４２図に詳細が
示されている。 メモリ・バンク５１０がアクセスされるには、アドレス
をボート５１１から得る必要がある。このアドレスはマ
ルチプレクサ５２０を通して、Ｃババス１１１（このバ
ス上には制御プロセッサから出されたアドレスが送られ
る）からか、ＴＡババス２１（このバス上にはデータ転
送プロセッサ・モジュール１２０から出されたアドレス
が送られる）から与えられる。選択人力５２１はこれら
の入力のどちらをアドレス・ボート５１１ に送るかを
選択する。 マルチプレクサ５２０に対する選択人力５２１は仲裁ロ
ジック５３０によって生成される。この単純なロジック
は、ＤＴＴ’がアクセスを要求し、ＣＰかアクセスを要
求していノイい場合たり、Ｄ ’ｌ’ Ｐモジュール１
２０へのアクセスをｈ′［可する。選択信号５２１ は
アドレス・マルヂブレクザ５２０にたりてなく、書込み
マスク・マルヂブ１ノクザ５３０とＤＴＰ転送ロジック
５４０にも送られる。 下達するように、書込みマスク人力５１２はＴＤババス
２２またｉｊ：ｃＤババス２２からの書込みのときに非
常に利点がある。書込みイネーブル人力５１２は分解能
か８ビツトであるので、各メモリ・ブロック５１０内の
８個の３２ヒツト語は、１回の完全並列書込み操作時に
個別的に書込みイネーブルさせることかできる。従って
、例えは、制御プロセッサ１１０が８未満の語をメモリ
・バンクのある行に書き込むことを要求したときは、必
要とする語位置のレジスタ５６１に必要とするデータ値
がアップ・ロードされる。さらに、８ビツトが書込みマ
スク線５５１に送出されて、レジスタのどちらにアドレ
ス５１１ （Ｃババス１１．１からの）で指定された
行にあるメモリ・バンク５１０の対応する語に書き込む
べきかを示している。（」二連したように、Ｃババス１
１１からマルヂブレクｇ５２０へのア１〜レス転送はＩ
ＰＩＩ ３４０め出力によっｒ １ｌｉｌＪ御される。 ）第２５図は刊込みマスク・ロジックを別の見方で見た
ものである。同図において、Ｆ １１ 書込みマスク・
ロジック２５１０、ＣＰ省込みモニタ・ロジック２５２
０、およびＤＴＩ’書込みモニタ・ロジック２５３０は
３つの別ブロックに分割されて、マルヂブレク→ノ５３
０に対する人力となっている。第２６図はｍＦ込みモニ
タ・ロジック・ブロックの動作をもっと詳しく示したも
のである。ロジック２６１Ｏに対する入力には、レジス
タ選択、全部書込み、ＤＧＭ書込み、保留レジスタ・ロ
ートなどがある。出力は８個のフラグ・ビットであり、
レジスタ２６２０に格納されている。 転送ロジック５４０はデータ転送プロセッサ＋２０内の
マイクロコート命令列の一部であるマイクロコード命令
フィールド５４２によって駆動される。 同様に、ＣＤ転送ロジック５５０は制御プロセッサ・モ
ジュール１１０のシーケンサ２１０によって駆動される
マイクロコード命令の一部であるマイクロコト命令しッ
Ｉ〜５５２ にｊ：って駆動される。（実際には、この
シーケンヅによって駆動されるマイクロ命令１〜の一部
は分散しておくのか好ましい。つまり、マイクロ命令の
フィール１〜の一部は制御記１意機構２２０から切り離
して保管されるか、シーケンサの出力である一連のマイ
クロ命令アドレス２１１によってクロックがとられてい
る。これにより、システムから見て大幅な利点が得られ
るｈ釈これについては下達する。） 転送ロジック５４０と５５０の他の出力５４３ と５５
３には、それぞれのレジスタ・バンク５６０の制御とい
った制御機能があるが、この中にはクロッキングと出力
イネーブルが含まれる。（レジスタ・バンク５６０の各
々は、レジスタ・バンクの両側に２つの出力イネーブル
と、２組のクロックをもっている。また、ＣＰ転送ロジ
ック５５０によって制御される機能の１つとして、メモ
リ・バンク５１０の出力イネーブル線５１４がある。） キャッシュ・バンク５１０へのアクセスを要求するため
にＦＰモジュール１３０からの直接人力はないか、こ才
］は、この種のアクセスは制御ブＩＪセッヅ・：ｌｌニ
ジコール１１０によって制御さＪするからである。こう
すると、下達するＪ：うに、大幅な利点か得られる。 メモリ構成 高速化サブシステムは広幅メモリ・アーキテクチャを採
用している。データ・キャッシュ・メモリ１４０をアク
セスするたびに、２５６ビツ１−かＵ、み書きされる。 これはサイクル当たり８個の浮動小数煮詰に相当する。 データ・キャッシュ・メ干り１４０は３ボートで制御プ
ロセッサ・モジュール１１０、浮動小数点プロセッサ・
モジュール１３０、およびデータ転送プロセッサ・モジ
ュール１２０に結ばれているが、制御プロセッサ・モジ
ュール１１０と浮動小数点プロセッサ・モジュール１３
０によるアクセスは制御プロセッサ・モジュール１１０
のマイクロコートによって制御されるので、仲裁とアド
レス多重化は２通りの方法たりて行なわれる。 データ ボート データーギへ・ノシー７・メモリと４．占ふボー１〜は
３つある。ＦＰモジュールにつ１．−かるホードは２５
６ヒツト幅てあり、制御ブロセッザ・モジュール１１０
とデータ転送プロセッサ・モジュール１２０の各々から
はそれぞれ３２ピツｌ〜幅ボートとして見える。 ３２ヒッｌ−幅ボートに夕４するデータ経路と記憶装置
はデータ・キャッシュ・ブロック１４０の一部に含まれ
ている。 メモリ配列から３２ピッ１−・ハスの１つに送られる２
５６ビツト・データの多重化は３２個の両方向レジスタ
を通して行なわれ、これらのレジスタは４個ずつ８群に
配置されている。各群は読取り方向に３２ビツト（つま
り、浮動小数煮詰の１語）を、書込み方向に３２ヒツト
を格納する。これは保持レジスタと叶ばれる。各ｌノジ
スタを特定して名前をイ」りると、インタフェースのプ
ロセッサ側から見て、読取り保持レジスタおよび書込み
保持レジスタとなる。 データかメモリ配列から読み取られるときは、ン５６
ヒラ１〜全部か保持ｌノシスタに格納さね、こＪ］らの
ｌノシスタの出カイネーブル何必要とする７７動小数点
語を選択して３２ヒツ１−・ボーｉ・に送出するように
制御される。 データがメモリ配列に書き込よＪするとぎは、３２ピツ
ｌ〜・ボートから更新されノこレシスタノこけか格納さ
れる。これは書込みマスク・ロジックによって制御され
、各群ごとに１つの側合て８個の書込みイネーブルを使
用して達成される。 ３２ピツ］・・ボートは両方ともデータ経路と記憶装置
ロジックが同しになっている。 浮動小数点プロセッサ・モジュール１３０につながる２
５６ ビット・ボートは３２ビツト・ボートと同じよう
なロジックを備えているが、浮動小数点プロセッサ・モ
ジュール１１０上に置かれている。データ・キャッシュ
・メモリを、モジュールを使用して将来拡張できるよう
にするために、アドレス・バス（２４ビツト）と書込み
イネーブル（８）はモジュール・コネクタ３８１０ （
第３８八図と第３８Ｂ図に図示）に結ばれている。 ＣＰす１云送ロジツク Ｃ１１転送ロジツクはＣＰ保持レジスタ（またはＦ１１
保持レジスタ）とデータ・キャッシュ・メそり間のデー
タ転送を担当する。 保持レジスタにあるデータはＣＤソース・マイクロコー
ト・フィールドか読取り保持レジスタを選択したときア
クセスされる。ＣＰアドレス・バスの最下位３ビツトは
駆動すべき３２ビツト語を選択してバス上に送り出す。 この過程では、データ・キャッシュ・メモリは使用され
ないか、必要ならば次の組のデータをアクセスすること
が可能である。 データを書込み保持レジスタに書込むときは、ＣＤ宛先
マイクロコード・フィールドは保持レジスタをグループ
として選択し、ＣＰアドレス・ハスＣＡＩＩＩの最下位
３ピツ１〜は更新すべき３２ビツトを選択する。書込み
保持レジスタが更新されるときは、対応する書込みフラ
グかセットされる。従って、データ・キャッシュ・メモ
リに対する書込みが行なわねるときは、制御プロセッサ
・モジローール１１０によって更新された保持ｌノシス
タたりか実際にメモリ配列にＩＩＦき込まれる。対応す
る保１４レジスタが更新されていないメモリ配列内の詰
は変更されない。データ・キャッシュ・メモリに書込み
か行なわれると（データ・ソースが制御ブロセッザ・モ
ジュール１１０である場合）、書込みフラグはずべてリ
セッ１−される。制御プロセッサ・モジュール１１０が
データ・キャッシュ・メモリへの書込みと同じサイクル
時に書込み保持レジスタの１つを更新していた場合は、
その書込みフラグはセットされたままである。 例えば、メモリをある定数値にクリアするときこの選択
的書込みメカニズムをバイパスすると好都合の場合があ
る。その場合には、制御プロセッサ・モジュール１１０
は選択的書込みを無視して、すべての語を更新させるこ
とかできる。この選択的書込み機能を使用しないと、デ
ータ・キャッシュ・メモリの書込み動作は非常に遅くな
り、データ・ブロック（２５６ビツ１−）を読取り保持
レジスタに読み込み、変更すへぎてない詔を書込み保持
しシスタに転送し、１！；込み保持レジスタを新しいブ
タて更＃Ｉｉ してから、データ・キャンシュ・招込み
サイクルを実行することになる。現アーキテクヂャでは
、データを読取り保持１ノシスタから一￥１）込み保持
レジスタに複写するには、Ｉ Ｗｌｉ当たり１サイクル
か必要である。 書込みフラグの状態はマイクロロー１−のデバッグ時に
状態格納のために、制御プロセッサ・千ジュール１１０
に状態を壊さないで抽出さセることか可能である。 読取り保持レジスタは書込み保持レジスタとは別になっ
ているので、書込み保持レジスタの内容を壊さないで複
数の読取りサイクルを実行することかてぎる（逆の場合
も同し）。 保持レジスタ・セットとデータ・キャッシュ・メモリ間
のデータ転送を制御するときは、次のようなビットかイ
吏用される。 データ・キャッシュ・アクセス（１）・このピッ１〜は
制御プロセッサ・モジュール１１０が自身て使用するた
めに、あるいは浮動小数点プロセッサ・モジコール１′
ＩＯどの間でデータをやりとりするノこめにデータ・キ
ャッジニドメモリへのアクセスｌｑ、 ｊｊ！４求する
と、活動化する。アクセス・フラグはバイフ゛ライン化
されていない。従って、データ中入】スフロセッサ・モ
ジコール１２０からの要求どの仲裁は要求か行なわれた
サイクルか始まる前に解決することができる。 データ・キャッシュ書込みイネーブル（１）このビット
はデータ・キャッシュ・メモリで書込みサイクルを生成
する。 データ・キャッシュ書込みオール（１）このビットはデ
ータ・キャッシュ・メモリ内の語を選択的に更新する通
常の書込みイネーブル・ゲート１ｆｆｉ作を無効にして
、すべての語を書き出すようにする。これは、メモリを
ブロック単位で定数値にセットするとき便利である。 データ・キャッシュ・ボー１へ選択（１）：このビット
はデータ・キャッシュ転送のソースまたは宛先として、
ＦＰモジュール保持レジスタか制御プロセッサ・千ジュ
ール１１０保持レジスタのどちらかを、巽択−・）−る
。 モー１−・Ｌ・シスタに幻保持レジスタを制御する３ヒ
ソ１〜かある。２ヒツトは保持レジスタを使用するか、
バイパスするかを選択する。３番目のピッ）〜はデータ
・キャッシュ・メモリがＤＣＭを駆動するのを禁止して
、書込み保持レジスタと読取り保持レジスタの間にルー
プバック・データ通路がセット】′ツブされるようにす
る。これらの機能が存在するのは、状態格納および復元
マイクロコートがデータ・キャッシュ・メモリの書込み
操作を最初に行なわないで書込み保持レジスタとざらに
より正確な診断情報をアクセスできるようにするためで
ある。 制御プロセッサ・モジュール１１０は次の２通りの方法
でデータ・キャッシュ・メモリを使用することができる
。 最初の方法は広幅メモリ・アーキテクチャを無視して、
それが丁度３２ビット幅であるものとして扱うことであ
る。この場合は、ＣＰモジュール１１０はずへての読取
りアクセスの前とすべての書込みアクセスのあどて）′
クセス・→ノイクルを要求−・）−るたけである。この
方法を使用すると、データ・キャッシュ・メモリをデー
タ・アク→イスかパイプライン化されたメモリと見るこ
とかてきる。この方法はデータ・キャッシュ・メモリの
使用をｉ：’、１ｊｉ１−にするが、データ転送プロセ
ッザ・モジコール１２０のボートにサービスできるメモ
リの能力を効率よく使用できない。また、この方法によ
ると、制御プロセッサ・モジュール１１０が順次データ
をアクセスするときに非効率が生しる。しかし、非順次
データ・アクセスの場合は、次の方法は使用できないの
で、この最初の方法を使用せざるを得ない。 制御プロセッサ・モジュール１１０が順次メ干り・アク
セスを行なうとぎ、メモリ・バンク５１０をアクセスす
るたびに、すへての保持レジスタ５８１に対する読み書
きに８サイクルが必要である。ブタ・キャッシュ・メモ
リ・アクセスは保持レジスタ・アクセスとパイプライン
化で参るので、８サイクルのうち７サイクルをデータ転
送ブロセッリ・−〔シ：Ｊ−ルかｎ山に使用することか
できる。 データ キャッシュ・メ千り・アクセスは自動的に行な
わ、１１ないので、マイクロコ−］・て８サイクルこと
にアクセス・サイクルを指定できる。この種の転送は、
外部インタフェースとの間の入出力転送か性質上順次で
あるのか通常であるので、ブタ転送プロセッサ・モジコ
ール１２０でよく行なわれる。 制御プロセッサ・モジコール１１０はデータ・キャッシ
ュ・メモリとＦｌ”モジュール上の保持レジスタ間のデ
ータ転送も担当する。その場合には、基本制御はデータ
・キャッシュへの書込み時にあるブロック内のとの語を
更新するかを判断する場合以外は同しである。その場合
、上述したように書込みフラグに対して別の方法が取ら
れる。 違いのいくつかの要因を挙げると、次の通りである。 ＦＰのレジスタ・ファイルと保持レジスタ間のブタの流
れを制御する転送ロジックにはある種の制約かあるので
、制御プロセッサ・モジュール１１０−Ｃ使用されてい
るより汎用的マスク４１−成機構は不要である。 ＦＰのレジスタ・ファイルからの１４１ ：’ｌ’＋の
データ転送はデータ・ブロック単位（つまり、ムク１−
ルの部）で行なわれ、これか１転送サイクルで１１なわ
れるときは、いくつかの１μ込みマスク・ヒツトを制御
プロセッサ・モジュール１１０の場合のように個別的に
てはなく、並列にセラｌ〜しなりれはならない。 １つのＦＰ書込みマスク生成機構は複数のＦＰモジュー
ルと競合しなりれはならない。 ＦＰ書込みマスクは更新ずへき語と最初の語からの連続
語の個数を指定することによりて生成される。開始位置
はＣＰアドレスの最下位３ビツトによって与えられ、長
さはマイクロツー１〜命令のフィルトとして保存されて
いる。 ＤＰＴ転送ロジック５４０ データ転送プロセッサ・モジュール１２０の転送ロジッ
クはデータ転送プロセッサ・モジコール１２０のデータ
・ハス（ＴＣバス１２２）とメモリ配列間のデータ転送
を担当−・）−る。これ（：１次の、・、長を除ＣプＧ
Ｊ岬転送ロジックとほぼ回しである。 浮動小数点ブＶ」センタ・モジュール＋２０に関連する
部分かない。 出力（ｉ号は仲裁ロジックの結果によって修飾される。 仲裁ロジック５３５ 仲裁ロジックはサイクル単位で蒲にデータ・キャッシュ
・メ干りをアクセスさせるかを判定する。競合する２ボ
ートには、ｃｐ／ｐｐとデータ転送プロセッサ・モジュ
ール１２０かある。ＣＰ／ＦＰはデータ転送プロセッサ
・干ジュール１２０より優先権かあるので、データ転送
プロセッサ・モジュール１２０が空きメモリ・サイクル
を待たされることになる。データ転送プロセッサ・モジ
ュール＋２０は制御プロセッサ・モジュール１１Ｏに割
込みをかけることによって、制御プロセッサ・モジュー
ル１１０に空きメ干り・サイクルを手放させることかで
きる。 データ・キャッシュ・メモリの仲裁は両方のボ１〜のア
クセス要求（ＣＩ”／ｌ・１）の場合は要求）を同期化
することによって４ｊ純化されＣいる。こ打は同じクロ
ック生成機構を制御プロセッサ・モジ：Ｉ−ルＩｌＯと
データ転送プロセッサ・モジュール１２０間て共用さゼ
ることで達成される。この程度の同期化かないと、′デ
ータ転送プロセッサ・モジュール＋２０かアクセスを始
めたばかりの場合もあるので、制御プロセッサ・モジュ
ール１１０があるサイクル時にアクセス権かあると想定
できなくなる。 サイクル単位の仲裁は仲裁ロジックで行なわれる。仲裁
ロジックはＣＰ要求とｏ’ｒｐ要求の２つの要求信号を
受は取る。これらは共に、そのボートがデータ・キャッ
シュ・メモリをアクセスすると主張されるマイクロコー
ト・ピッ１−である。これらのマイクロローＩ〜・ビッ
トはレジスタに格納されないので、仲裁はアクセスが行
なわれる前にそのサイクルで解決される。これにより、
データ転送プロセッサ・モジュール１２０の許可信号は
、シケンザのＦｌ、へＧ人力のバイブライン化によって
起こる余分の→ノイクＪ１勺ｊ７延を引き起さＺ、（い
て、十分な時間的余裕をもつ−Ｃデータ転送プロセッサ
・モジュール１２０にテスｌ〜させることかで参る。 ２つの出力信号として、データ・キャッシュ・メモリへ
のアクセス箱かあることをデータ転送フロセッヅ・モジ
ュール＋２０に知らせるＤＴＰ許可信号と、アクセスと
書込みイネーブル・マルチブ１ノクサを制御する信号と
かある。 ＣＩ”／ＦＰは、データ・キャッシュ・メモリをそれか
１ボート装置であるものとしてアクセスする。 しかし、データ転送プロセッサ・モジュール１２０はア
クセスを要求するたびに、以下のプロシージャに従ねな
りればならない。このプロシージャは疑似ロー１−で書
かれている。 （保持レジスタに書込みを実行） （アクセスがＷＡＩＴへのジャンプに失敗したＷＡＩＴ
場合は、データ・キャッシュ・メモリへの書込みア
クセスを要求、そうでなければ、継続） （他の作業の実行） このイ列に関してｌ土日ずへき４：ｊをいくつか挙げる
と、次の通りである。 このロジックは大量の作業を並行に続行さけることかで
きる。 アクセスか失敗すると、岩込み（またはπ）、取りアク
セスでの保持ｌノシスタのローディング）は自動釣に禁
止される。 テスト結果には、アクセスか成功したか否がか示される
。失敗した場合は、データ転送プロセッサ・モジュール
＋２０は、アクセスする命令をループさせることによっ
て再試行する。 この例から明らかなように、データ転送プロセッサ・モ
ジュール１２０はアクセスが許可されるまで待たされる
ことになる。しかし、通常はいくつかのサイクルの間だ
け待たされることになる。アクセスがそれでも許可され
ないと、ＤＴＰは制御プロセッサ・モジュール１１０に
割込みをかけることになる。制御プロセッサ・干ジ：Ｉ
−ル１１０が割込みザービスを行なっている数サイクル
の期間、データ・キャッシュ・メモリは空きになるので
、ブタ転送ンロセソヅ・モジコール１２０かアクセスす
ることかできる。 コマンド・メモリ１９０ コマンド・メ干り１９０を通して、制御ブロセッヅ・モ
ジコール１１０とデータ中太】Ｘフ゛ロセ・ンサ・モジ
ュール１２０は相互に連絡し合うことがで各る。 双方はこのメモリに対しては平等のアクセス権をもって
いる。本好適実施例では２重ボー１−ＲＡＭが使用され
ている。コマンド・メモリは３２ビット幅ｘ ２に奥
行である。 第１５図はこのメモリ構成の重要な機能のいくつかを示
したものである。コマンド待ち行列の動作について、以
下第１５図を参照して詳しく説明するが、そこではＣＰ
モジュールとＤＴＰモジュール間のプロセッサ・インタ
フェースについても説明する。しかし、このメモリ構成
のいくつかの主要機能についてここで説明しておく。 これらの２重ポートＲＡＭは、２アドレスが異なるとき
は、両ボー］〜が無制約にアクセスできるようにする。 ２ア）−レスが同してあり、両方の側が書込みを行なう
場合は、ホ＾果がと９１．るか分からない。下達するよ
うに、２プロセッサ間の通イ１．プロ１〜コルは、両方
か同しア１−１ノスに：ｉ１：き込むことかないように
なっている。 制御プロセッサ・モジコール１１０どデータ転送プロセ
ッサ・モジュール＋２０かコマンド・メ干りをどのよう
に使用するかはソフトウェ】′て制御される。本好適実
施例では、割振りは次のＪ：うになっている。つまり、
ＣＰモジュール１１０に対するコマンド待ち行列（例：
メモリ・スペースの約１２＊）ＤＴＰモジュール１２０
に対するコマンド待ち行列（例：メモリ・スペースの約
３８％）、状態格納と復元データ構造（例：メそり・ス
ペースの約５０＊）。 状態格納と復元データ構造はマイクロコード・デバッグ
・モニタが制御プロセッサ・モジュール１１０と浮動小
数点プロセッサ・モジュール１３０の状態情報（ある種
のコマンド構造と共に）を保管しておくために使用する
ために予約されている。 ポス１−一インタフｊ−−ス・ロジックｌ［ｉ０第６図
は、第１図にその全体かブロック１６０てン丁くされて
いるポスト インタフェース・ロシ・ツタの主要構成要
素を示しＣいる。好適実施例では、システム・ハス！＋
、ｌｌ Ｖ Ｍ Ｅハスであるのて、このインタフェー
ス・ロジックは本明細書中ではｒ ＶＭＥインタフェー
ス」ど叶ふ場合すある。しかし、当業者なら明らかなよ
うに、他のシステム・ハスを幅広く使用することも可能
であり、開示されている新規事項はこの種のシステムに
容易に適用することが可能である。 ハス・コントローラ６５０はＶＭＥハス・サービス線と
のインタフェースどなって、ハス許可、バス要求、リセ
ットといったインタフェース信号を出力する。 割込みロジック６８０は割込み処理で使用され、ホスト
に割込み通知を行なう。（これらの割込みはＶＭＥハス
・サービス線６００Ｂ上に送出される。）本好適実施例
では、こねは下達するように、Ｉ’ＡＬを用いて構築さ
れている。 さらに、ＤＭΔコン１−ローラ６４０′ｌ）川音さ旧゛
Ｃいることか々ｆましい。これはＶＭＩ−ハスと１・１
Ｆｆｌ １ｉ７０間のデータ処理を低レベルて制御Ｊ−
るｂのて、途中に介入するステップをデータ転送ブロセ
ツヅ・士ジュール１２０に監視させる必要か／Ｊい。本
好適実施例ては、ＤＭＡコンＩ−ローラは下達するＪ：
うに、１”八１．を用いて構築され′Ｃいる。 ＶＭＥインタフェースは主に、次の４つのサービスをボ
ス１−・プロセッサに提供する。 ３種類のプロセッサ・モジュールとの直列走査ループ・
インタフェース経由のマイクロコート・ローディング。 コマンド起動と状況監視 ＤＭＡによるホスト・メモリへのアクセスによりＶＭＥ
アドレス空間との間のデータ転送（これにより、サブシ
ステムは独自のデータを転送できる）デバッグ（ハード
ウェアとソフトウェア）機能。 このインタフェース・ロジックの内部接続にはデータ用
のＴＤババス２２ とアドレス情報用のＴへバスンｌ
、 Ｃ１１マイクしノアトレス・ハス２＋１１１、ＤＴ
ＰマイクロアＩ−Ｉノス・ハス利■、直列マイクロ命令
ルブ２２５、および多数の割込み線ど状況線かある。 木実施例では、外部接続はＶＭＥハスとの接続である。 このハスの線は第６図にアドレス線６０〇八、データ線
６００Ｂ、およびハス・サービス線（状況線ど制御線を
含む） ６００Ｃとして別々に示されている。 本好適実施例はＶＭＥインタフェース規格の電気的定義
に準拠している。この規格はＩＥＥＥ標準ＰＩ０１４／
Ｄ１．２およびＩＥｃ ８２１ として知られている。 インタフェース・ブロック１６０は３２または２４ビツ
ト・アドレスと３２または１６ビツト・データを受は付
ける。本好適実施例では、アドレス指定とデータ・ルー
チンを単純化するために、使用できるアクセスのタイプ
に若干の制約がある。 別の方法によれば、他のバス構造を幅広く使用すること
も可能である。例えば、必要ならば、ＶｅｒｓａＢｕｓ
ＦｕｔｕｒｅＢｕｓ Ｍｕｌｔｉｂｕｓ Ｉ Ｉ
Ｎｕｂｕｓなどを簡単にシステムに組み入れる設泪
じすることか可能である。調速コンビ−・−タ・シスう
ムの場合には、光ファイバに変調固体；１８了ｌノーツ
を使用して光ハスを使用すると利点か７１ノられる。 物理バス線とのインタフェース ＶＭＥバスと直接インタフェースどなるロジック・ブロ
ックについて最初に説明する。そのあとて他のロジック
とメモリ・ブロックについて説明する。最後に、レジス
タ・ブロック６１２について説明する。このレジスタ・
ブロックは、他のブロックの動作を分かりやすくするた
めに、かなり詳しく説明されている。 バス・コン１〜ローラ６５０ バス・コントローラ６５０はバス・サービス線６００Ｃ
とのインタフェースとなり、ボード・アドレス・デコー
ダ６５２からその特定ボートがアドレスされているかど
うかを示す出力を受は取る。 デコーダ！＋５２はＶＭＥバスのボード・アドレス線を
絶えず監視して、このデコート出力を送出する。ホスト
・システムによって指定されたサブシステムのアドレス
は、ＤＩＬスイッチを用いて導入１１１丁にユーヅによ
ってセソｌ〜される。アＩ・レスと機能ロー１への実際
のデコートはＰＡＬの中で行なわれるのて、サブシステ
ムは［１標ＶｈｌＥシステムに合った構成にすることが
できる。 ハス・コントローラ６５０はＶＭＥ制御プロトコルに従
って、両方向データ・バッファ６２０または両方向７１
〜レス・バッファ６３０にイネーブル信号を送る。 ハス・コントローラ６５０はＤＭＡコントローラ６５０
とＶＭＥ割込みロジック６８０（および以下で詳しく説
明するように他のロジック・ブロックからの）からの状
況情報を受は取るようにも接続されている。また、バス
・コントローラ６５０はＤＩＩＡコントローラ６４０、
ＶＭＥ割込みロジック６８０、および他の多くブロック
（上述する）に制御信号を送るようにも接続されている
。バス・コントローラ６５０の状況と制御接続は広範囲
にわたっているので、混乱を避りるために個別的には示
されていない。 しかし、これらの接続は当業者には容易に理解されるは
ずである。 木好通実施例では、これはＶＭＩ−ハス・：］ンｌ−（
：１う装ｊｌ （ＳｉｇｎｃＬｉｃｓ Ｓ（＋８６８７
２）として構成されている。これはマスク・インタフェ
ースとハス・エラー・サイクルを含むすべてのバス・フ
ロトコルを取り扱う。 マスク・モートとスレーブ・干−１・ ＶＭＥインタフェースは２つの別個のインタフェース、
つまり、スレーブ・インタフェースおよびマスタ・イン
タフェースと考えることができる。 マスク・モードでの動作について、ＤＭＡコントロラ６
４０と関連づけて以下説明する。 スレーブ・モードはスレーブ・アドレス・デコーダ６３
２を使用して行なわれる。高速化サブシステムがスレー
ブ・モート（これはバス・コノトローラ６５０によって
デコードされたＶＭＥコマンドで示される）で動作して
いるときは、コントローラ６５０は両方向バッファ６３
０を通過モートに置いて、スレーブ・アドレス・デコー
ダをイネーブルする。そのあと、スレーブ・アドレス・
デコーダはＶＭＥアドレス線６００八から持ち込まれた
アドレスをデコートシて、１．に当の装舊をイネーブル
する。 この場合も、スレーブ・ア１−レス・デコーダの出力は
広範囲に渡っ°Ｃ接続されているので、個別にはボされ
ていない。 スレーブ・アドレス・デコーダはＶＭＥプロトコルに準
拠する必要なりＴＡＣに生成ロジックも備えている。 ＶＭＥプロ１〜コルの下では、現在のハス・マスタかホ
ードをアト１ノス指定し、そのボートはスレーブ・モー
ドにあるときだけ応答することができる。というのは、
どの時点ても活動マスクは１つだりが許されるからであ
る。（バスへのアクセスが許可されるまで、従って活動
状態になるまで待たされているマスクは多数存在するこ
とがあり得る。）そのあと、マスクはスレーブがＤＴＡ
Ｃに （データ転送受領確認）で応答して、データを受
は取ったこと（書込み操作）またはデータを送ったこと
（読取り操作）をマスタに知らぜるまで、待たされるこ
とになる。 データ ハソフ）・６２０ これは両方向バッファであり、ＶＭＩ−データ線１ｉ
００ ＋１どの直接−〆ンタフェースとなるものである
。 アドレス・バッファ６３０ これは両方向バッファであり、ＶＭＥアドレス線６００
Ｂとの直接インタフェースとなるものである。 ＶＭＥインタフェース・メモリ６６０ このメモリはインタフェース１６０内の大きな記憶ブロ
ックとなるものである。これのいくつかの用途は、ＤＴ
Ｐ千ジュール＋２０の動作と関連づけて上述した通りで
ある。 メモリ・マツプ 各高速化サブシステムは８ＫＢのＶＭＥアドレス空間を
使用する。このアドレス空間のベース・アドレスは８個
のスイッチによって選択される。レジスタ・アドレスは
このベース・アドレスからのオフセットとして与えられ
る。高速化サブシステム用のメモリ・マツプは２つの区
域に分割てきる。 サイズか２８ ｘ ３２ビット話のメモリ区域。このメ
モリ１ス域の使用法はソフトウェアで制御される。この
区域に納められるデータ構造のいくつかは以下に挙げる
通りである。 メモリ・スペースの下方部分を占有するレジス久区基。 この区域は、詳しく下達するように、多くの重要な機能
用に使用される。 メモリ区域はマイクロロー１−・デバッガと通常の実行
時インタフェース間で共用される。 デバッガ区域には、モニタ・マイクロコードかメモリ、
ＦＩＦＯなどを読み取れるようにするコマンド待ち行列
の他に、サブシステムの状態格納情報が収容される。 実行時インタフェースは主に装置トライバがそこにコマ
ンドを追加して、口１ｉｔｚマイクロコードがそこから
コマンドを削除できるコマンド待ち行列から構成されて
いる。 ハードウェアをアクセスする仕方にはいくつかの制約が
ある。これらの制約は主にハードウェアを単純化して、
それてもなお、１５または３２ビツト・データ・バス・
インタフェースを可能にするためのものである。制約ど
は、ハイド・アクセスかサポートさねないこと、ヒツト
・アクセスは長話（３２ビツト）境界で行なう必要かあ
ることである。 メモリ６００ とデータＦＩＦＯ６７０は３２ピッ１−
幅である。ホスト・システムが１６ビツト・システムで
ある場合は、−」二位１６ビツ１〜はアクセスかでさノ
よい。 １６ビツト・システムがメ干り内の連続アドレスに書込
みを行なう場合は、ア１−レスな４ずつ増やして行って
、次の記憶位置に移る必要がある。 好適なサブシステムで使用されるＶＭＥメモリ・マツプ
は次のようになっている。 レジスタ オフセット 制御レジスタ ０ ストローブ・バッファ ４ 状況レジスタ ４ ＷＣＳ制御レジスタ０８ ＷＣＳ制御レジスタ１ １２ ＷＣＳデータ・レジスタ １６ ＣＰマイクロアドレス ２０ ＤＴＰマイクロアドレス ２４ データＦＩＦＯ２８ 幅 １６読み書ぎ １６書込み ８読取り １５Ｍ売み書き ８読み書き １６読み書き １６読み書き ６読み書き ３２読み書き ＋トメモリ［１ｆｉ０ ４０９［ｉ
３２読み書きデータＦＩＦＯ６７０ データＦＩＦＯ６７０はデータ転送操作におりる重要な
機能を備えている。 通常の動作モートでは、ＤＭＡコントローラがデータＦ
ＩＦＯを排他的に使用するので、データＦ Ｉ Ｆ Ｏ
がポストによってアクセスされることはない。ホストは
制御レジスタ内のＦＩＦＯアクセス・ビットをリセット
することてデータＦＩＦＯへのアクセスが可能になる。 ＰＩＦＯ６７０で示されたブロックは物理的に２個のＦ
ＩＦＯで構成され、両方向ＦＩＦＯの機能をもっている
。これらのＦＩＦＯの一方はホストによって読み取られ
、他方はホストによって書込まれる。ＦＩＦＯの他の終
端はＤＴＰによってアクセスされる。（従って、−数的
に、ポストがＦＩＦＯに書き出したあとでＦＩＦＯを読
み取る場合は、読み取られたデータは書き出されたデー
タと異なることになる。）ホストがＦＩＦＯをアクセス
するときは、ＦＩＦＯ状況をモニタして、ＦＩＦＯか空
のときに読み取られたり、−杯のときに碧鈴込まれたり
しないようにしなければならない。（ポストはこれらの
１・１１・（）を１、な断目的で、あるいはＤＭＡでな
くポーリングされた人出力が必要である場合にアクセス
する必要かあることがある。） ＶＭＥ割込みロジック６８０ ＶＭＥ プロトコルはいくつかの割込みを用意している
。これらの割込みはＤＴＰモジコール＋２０によフて引
き起ずことができる。 ＤＴＰモジュール１２０は割込みベクトルも定義してい
る。ベクトルは割込み理由に応じて変更することができ
るが、割込み原因をＶＭＥインタフェース・メモリ６６
０に格納しておけば、１つのベクトルを使用することも
可能である。 ＤＭＡコントローラ６４０ データＦＩＦＯ６７０とＶＭＥバス間の順次またはブロ
ック・モードの転送がＤＭＡコントローラ６４０によっ
てサポートされている。（このコントローラはより通常
の単語転送もサポートしている。）ＤＭＡアドレスは完
全な３２ビツトであり、転送時に使用されるいＩＩ゛
アミル１／ス修１ｉｉｌｉ子と１０ Ｎ Ｇ ＊信号は
ずへて転送か開始される前にＤＴｆ’モジＪ−ル１２０
によってレジスタにセラ１−アップされる。 Ｈｌ；０６７０の反対側はＤＴＰモジュール１２０によ
つ°Ｃ−杯または空にされる（通常はデータ・キャッシ
ュ・メ干り１４０の中に）。１６ビツ１〜転送か使用さ
れるどきは、ＤＴＰマイクロコーローＴｅ１．３２ピッ
１〜内部形式との間でデータをパックまたはアンパック
する。 この部分かＤＭＡコントローラとも呼はれるのは、Ｄ
１’ ｌ’そジュール１２０からの１個の高水準コマン
ドを受りてＦＩＦＯ５７０との間でブロック・データ転
送を行なうことができるからである。しかし、この機能
がもつ機能は商用化されているＤＭＡコントローラ・チ
ップの機能とは同じでない。通常のＤＭＡコントローラ
は、活動時にＤＭＡアクセスで使用するものと同しバス
からデータとアドレス情報を受り取る。しかし、ＤＭＡ
コントローラ６４０はそのアドレス情報をＤＴＰモジュ
ール１２０から受は取り、この情報を使用してＶＭＥハ
スとのア！−レスおＪ：ひデータ・インタフェースを制
御−・ｊ−る。 本好適実施例では、ＤＭＡコン１−ローラ［ｉ４［１は
実１際には４個の八ｍ２９ｉ ＤＭ八へ゛・ン１〜・ス
ライス・チップに実装され、ある種の関連ロジックは下
達するようにＰＡＬに実装されている。 ＤＭＡコン）〜ローラのセラｉ・ア・シフ゛はＤ ’ｒ
Ｐ干シ」−ル１２０によって行なわれ、データはＶＭ
Ｅハス線６００ＢとデータＦＩＦＯ６７０との間で転送
される。 ３つのアドレス指定モートが使用可能である。 これらのどれが使用されるかは、転送の種類またはシス
テム構成によって決まる。 アドレス定数保存。このアドレス指定モートはＤＭＡが
ＶＭＥメモリにアクセスすると籾同じＶＭＥアドレスを
保存しておくもので、これは人出カポ３トをアクセスす
るとき使用される。 アドレスを２ずつ増分（または減分）。このアドレス指
定モードはアクセスされるＶＭＥメモリが１６ビツト幅
だけのとき使用される。この場合は、ＤＴＰはデータを
内部で使用される３２ビット語と外部で使用される１６
ビツト語の間で分割またはマシする。 ア１ヘレスな４ずつ増分（または減分）。このアドレス
指定モートはアクセスされるＶＭＥメ干りが３２ビット
幅であるとき使用される。 勿論、当業者にＪＳ＜知られているように、複数の状況
信号を使用ずれは、ＦＩＦＯに対するデータの扱い方を
制御することがてきる。例えば、この種の状況信号には
、ＦＩＦＯ空、ＦＩＦＯ半満杯などがある。 マイクロコート・ロード制御ロジック６１０このロジッ
クはマイクロアドレス・バス２１１Ｂと３１１１１およ
び直列ループ２２５ とのインタフェースとなるもので
ある。（より正確には、第２８図に示すように、このロ
ジックは１つの直列出力線２２５八を備え、４つの帰還
線２２５Ｂ、２２５Ｇ、２２５Ｄ、２２５Ｅを備えてい
る。）このブロックの構成要素とそれが実行する機能に
ついて、第２７．２８、および２９図を参照して以下説
明する（直列ループ・インタフェースの動作と関連付な
がら）。 このロジックはレジスタ・ブロック６１２にあるＣＰと
ＤＴＰマイクロアＩ−レス・レジスタを）′クセスする
必要がある。さらに、ＷＣ５指定子制御レジスタもアク
セスする。これらのレジスタはＩノジスタ・ブロック６
１２に示されているか、制御ロジックの一部と見ること
も可能である。 このロジックはフリップフロップ２７２０、ステ］・・
マシン２７４０、マルヂブレクヅ２７１０、おＪ：ひＷ
ＣＳデータ・レジスタ２７３０ （これはシフ１へ・レ
ジスタである）から構成されている。 レジスタ・ブロック６１２ 多数の有用なレジスタがレジスタ・ブロック６１２に集
約されて示されている。このブロックに含まれる機能と
信号について以下説明する。 制御レジスタ・ビット ホストは制御レジスタを使用して、サブシステム・ハー
ドウェアの基本的動作を制御する。これらには主にハー
ドウェア・リセット機能とクロック制御が含まれる。制
御ビットは次の通りである。 ＣＰシーケンサ・リセット このビットはセットざよ］
乙と、ＣＩ’シーゲンジ２１０にアト１ノスＯまてシヘ
・ンブさゼ、内部シーケンサ状態をリセッ１−する。 ＤｒＰシーケンヅ・リセッ１− このビットはセットさ
れると、ＤＴＰシーケンサ３１０にアドレス０まてジャ
ンプさせ、内部シーケンサ状態をリセットする。 ＤＴＰ リセット このビットはクリアされると、ＤＴ
Ｉ’を安全状態に置くので、すべてのハスは３状態にな
る。これか主に使用されるのは、違法マイクロコート命
令でハス競合が起こるのを防止するマイクロコートをロ
ー）−するときである。 ＣＰリセット このビットはクリアされると、ＣＰを安
全状態に置くので、すべてのバスは３状態になる。これ
が主に使用されるのは、違法マイクロコート命令でバス
競合か起こるのを防止するマイクロコードをロートする
ときである。 ＦＰリセット、このビットはクリアされると、ＦＰを安
全状態に置くので、すべてのハスは３状態になる。これ
が主に使用されるのは、違法マイクロコート命令−Ｃハ
ス競合か起こるのを１υｊ＋ｌニー４−乙〕′ｌイクロ
ローｌ’をロー１−するとぎである。 ＶＭＥ ＦＩＦＯリセット このビ・ントはクリアさＪ
すると、ＶＭＥデータＦＩＦＯを空の状態にセ・ン卜す
る。 データ・バイブＦＩＦＯこのビットはクリアされると、
データ・バイブＦＩＦＯを空の状態にセ・ン１−する。 ＧＩＰ ＦＩＦＯリセット、このビ・ントはクリアされ
ると、ＧＩＰインタフェースＦＩＦＯを空の状態にセ・
ントして、ＧＩＰインタフェースを初期設定する。 自走クロック：このビットはＣＰとＤＴＰマイクロコー
ド・クロックを制御し、クロックを自走まノこは停止さ
せる。クロックが停止されたとぎは、ホストから１ステ
ツプ進めることが可能である。 クロック・ディスエーブル・このビットはバイブライン
・レジスタに対するクロックを除き、ＣＰとＤＴＰのす
べてのマイクロコード・クロックをディスエーブルする
。これが必要になるのは、例えは中断点を設定するとき
ＣＰまたはＤＴＰの状態を壊さないでマイクロコードが
読み書きされるようにするためである。 自走１゛１）クロック、このヒラ）・はＦＰマイクロコ
１〜・クロックを制御し、クロックを自走または停止さ
ゼる。 ＦＩＦＯアクセス このビットはＶＭｌｉデータＦＩＦ
Ｏへのアクセスを制御する。通常のオプションは内部Ｄ
ＭＡ コントローラに排他的アクセス権と制御権をもた
せるか、診断時またはＶＭＥスレーブのみ環境では、ホ
ストがこのビットをセットすることでこれらのＦＩＦＯ
の制御権を受は取ることができる。 マイクロコ−１−・ループ、このビットはテストをマイ
クロロー１〜・レベルで繰り返すために診断機能だけが
使用する。 ストローブ・バッファ ホストはストローブ・バッファを使用して、サブシステ
ムを縁またはパルス面から制御する。ストローブ・バッ
ファに書き込みが行なわれる場合は、セットされている
すべてのビットについて対応するストローブ線にパルス
が現れる。この自動ス１−ロービングにより、ホストは
ストローブ線のセラｌ−とリセッ［・によるストローブ
線の切（・（λから解放される。この操作は１門：込み
モー１−のときたり使用される。ポス１−かこのバッフ
ァを読み取ると、ある種の代替状況情報がポストに送り
返されることになる。 ストローブ線には、次のものがある。 １ステツプ これは１ザイクルの間にＣＰとＤＴＰマイ
クロコート・クロックを１ステツプ進めるものである。 これは、ハードウェアがＷＯ２を１ステツプを進めてロ
ードしたり、読取りや変更するとき使用される。 ＦＰバイブライン・クロック：ＦＰパイプライン・クロ
ック信号は、ＦＰのＷＯ２の内容を読み戻すときだけ直
列マイクロコード・ループ制御の一部として使用される
。ＦＰ内の実行時パイプライン・クロックは通常ＦＰマ
イクロコート・クロックと同じである。 ｃｐ ｗｃｓ書込みイネーブル：この信号はＣＰマイク
ロアドレス・レジスタに指定されているアドレスから直
列ループに以前にロートされたデータでＦＰのＷＧＳ
４７０ に１μ込みを行なう。ＣＰマイクロアト１ノス
・レジスタか使用されることに注、位されたい。 ＷＧＳ ４７０への書込みはり−ＦＷＣＳマスクによっ
て修飾されるので、選択されたＦＰだけのＷＧＳか更新
される。 ＣＰデバッグ割込み このストローブはＣＰに割込みを
引き起すものである。これは、ＤＴＰをデバッグ・モニ
タに戻すためにマイクロローＩ〜・デバッグ・モニタに
よって使用される。 ＤＴＰ割込み、このス１−ローブはＤＴＰに割込みを引
き起すものである。これは、コマンドがそのコマンド待
ち行列にロードされたことをＤＴＰに通知するために装
置トライバによって使用される。 状況レジスタ 状況レジスタは読取専用であり、主にホストがＶＭＥデ
ータＦＩＦＯをアクセスてきるときにホストにＶＭＥデ
ータＦＩＦＯを判断させるために使用される。 状況ピッ１〜には次のものかある。 ＶＭＥ出力ＦＩＦＯ状況、このＦＩＦＯから出される状
況ピッ１〜には、満杯、半満杯、空の３つがある。これ
らの状況ヒラ［−は、ボス１〜かそこから読取りを行な
うＦＩＦＯに対するものである（そのアクセスか可能で
ある場合）。 ＶＭＥ人力ＦＩＦＯ状況、このＦＩＦＯから出される状
況ビットには、満杯、半満杯、空の３つがある。これら
の状況ビットは、ポストかそこに別込みを行なうＦＩＦ
Ｏに対するものである（そのアクセスか可能である場合
）。 ＩＩＥＲＥ： この状況ビットはＦＰモジュールが存在
するかどう、かをホストに判断させるものである。これ
を行なうには、各モジュールのアドレスなＷＣ５制御レ
ジスタ１に書き込み、この状況ビットをテストする。そ
のアドレスにモジュールがあれは、この状況ビットはク
リアされ、モジュールがなければ、セットされる。 ＷＣＳ制御レジスタ ＷＣＳインタフェースは２つのレジスタを使用して制御
される。最初のレジスタはＣＰ、ＤＴＰ内およびＦＰモ
モジュール上ある各種マイクロコート・メモリの読み書
きを制御する。これらの信号の機能と用７去の１ｉＹｆ
ｉｌｌ ｉＪマイクロコロー−・ローディングの個所で
説明されている。 このレジスタにおける制御信号には次のものかある。 直列ループ出力信号：これは３ビツト・フィールドの最
」二値ピッ１−であり、直列ループの並列通路のどのブ
ランチを戻り路として働かせるかを選択するものである
。このフィールドの他の２ビツトはＷＣ５制御レジスタ
１にある。 ＦＰ ＷＣ５出カイネーブル このビット出力は、通常
のマイクロコート実行とマイクロコード読み戻し時にイ
ネーブルにする必要かあるが、マイクロコードのロード
時にディスエーブルする必要があるデータをイネーブル
してＦＰマイクロコード・メモリから取り出すものであ
る。 ＦＰパイプライン出カイネーブル・本好適実施例では、
ＦＰ ＷＧＳ ４７０はマイクロコート・ローディング
を最適化するために２つのバンクに分割されている（下
達する）。この信号はこれらの２バンクの出力とのイン
タフェースとなるパイプライン・１７シスタ４７６を制
御する。 ｒｐ ｗｃｓモート・これは直列ループ・モートを制御
し、ループを回ってデータをシフトさせるか、ＷＧＳと
の間でデータを転送するかを選択する。 ＣＰとＤＴＰバイブライン・レジスタ出力イネーブル：
これはマイクロツー１〜命令をディスエーブルして、す
べてのピッ１〜を高レベルにするとぎたり使用される。 ｃｐ ｗｃｓ出カイカイネーブルのビット出力は通常の
マイクロコード実行とマイクロコード読み戻し時にイネ
ーブルにする必要があるが、マイクロコードのローディ
ング時にディスエーブルする必要のあるデータをイネー
ブルしてＣＰマイクロコート・メモリから取り出すもの
である。類似の信号はＤＴＰ ＷＣ５３２０の出力イネ
ーブルを制御する。 ｃｐ ｗｃｓモード：これは直列ループを制御し、ルー
プを回ってデータをシフトさせるか、ＷＧＳとの間でデ
ータを転送するかを選択する。 ＤＴＰ ＷＣＳモード：これは直列ループを制御し、ル
ープを回ってデータをシフトさせるか、ＷＧＳとの間て
データを転送するかを選択する。 ＣＰマイクしノコート３ 択 これはＣ［）のシーケン
サにその７１−レス・ハスを３状態にさせて、その代わ
りにＣＰマイクロア１−レス・レジスタをイネーブルし
てハスを駆動さゼるものである。 ＦＰマイクロア１〜レス選択 これはＦＰのＷＯ２のア
ドレス・ソースどしてＣＰマイクロアドレス・バスを使
用さゼるものである。通常、ＣＰマイクロアドレス選択
は、ボス１〜かマイクロコート・アドレスをＣＰに、従
ってＦＴ’に送るようにセットアツプされている。 ＦＰ ＷＣ５選択 ＦＰ ＷＯ２は並列ロート機能では
データ経路指定が必要になるので、読取り時は２半分と
して扱う必要がある。このピッ１−は下位６４ビツトか
上位４０ビツトを選択する。 直列ループ復帰選択（２）：直列ループ戻り路は４つの
ソースの１つから選択できる。（これはＷＯ２の内容が
直列ループを通して読取られるときそのソースを選択す
るようにセットアツプされていなりれはならない。）ソ
ースとなり得るものには、ＣＰ内部（ヘ−ス・ポートた
りにある）、ＣＰ外部（ベース・ボー１−ど１・Ｐモジ
ュールにある） 、 Ｄｉ’ｌｌ、およびＦＰがある。 直列ループ・モート（２）これらのビットはブタがＷＣ
Ｓデータ・レジスタから読み刊キされるどき直列ループ
をどのように振る舞わさせるかを制御する。オプション
には、データ保留、データ・シフト、データ・パルスが
ある。これらの効果については、直列マイクロコード・
ロートのｍ所で説明されている。 他方のレジスタはＦＰモモジュール上マイクロコードを
ロードし、読み取ることを制御するフィールドを保持す
る。これを制御するフィールドには次の２つがある。 ＷＣＳロード・マスク：このマスクの各ビットはマイク
ロコードを対応するモジュールにロートすることをイネ
ーブルする。ビットはいくってもセットできるので、類
似のモジュールに同しマイクロコードを並列にロードす
ることか可能である。 直列ループ出力イネーブル これらの残りのビットはＷ
Ｃ５制御Ｉ／シスタ０にある３番目のピッ１〜と一緒に
使用されて、干ジュールのとれに直列ルフのＣＰ外部戻
り路とＦＰ戻り路を駆動させるかを選択する。 ＷＣＳデータ・レジスタ ＷＣＳデータ・レジスタは直列ループ、従ってマイクロ
コード・メモリをアクセスするときホストが読み書きす
るレジスタである。マイクロコードのローディングを効
率化するために、このレジスタはＷＣ５制御レジスタ０
内の直列ループ・モード・フィールドがどのようにセッ
トアツプされているかに応して異なった振舞い方をする
。 直列ループ・モートが「保持」にセットされている場合
は、このレジスタは他のレジスタと同じように読み書き
される。 直列ループ・モードが「シフト」にセットされている場
合は、ＷＣＳデータ・レジスタに対し読み書き操作が行
なわれるたびに、レジスタは１６桁だけシフトされ、書
籾込まれたデータが直列ループに挿入されると共に、ル
ープ内の「最後の１語がデータ・レジスタにロー１・さ
れる。 直列ループ・干−１−か「パルス」に七ノドされている
場合は、レジスタは他のレジスタと同しように読み書き
されるか、書込み操作か行なわれると、ある種の制御信
号が自動的に発生されて直列ループを制御する。 ＣＰマイクロアドレス・レジスタ このレジスタはＣＰまたはＦＰモジュールのマイクロコ
ード・ロード時にマイクロコート・ｏ −ト制御ロジッ
ク６１０によって駆動されて、ＣＰマイクロコート・ア
ドレス・バス２１１Ｂ上に送出されるデータを保持する
。ＣＰマイクロア］・レス選択ビットがｗＣ８制御レジ
スタ０にセットされている場合は、このレジスタを読み
取ると、そこに最後に告キ込まれたデータが返却される
。そうでない場合は、ＣＰのシーケンサが出力中のアド
レスの非同期スナップショットが返却される。 ＤＴＰマイクロアドレス・レジスタ このレジスタはＤＴＰモジュールのマイクロコド・ロー
ト時にマイクロコート・ロート制御ロジツク６１０に：
よって駆動されて、Ｄ ｉ’ Ｐマイクロコト・アドレ
ス ハス３ ］ Ｉ １１上に送出されるデータを保持
する。ＤＴＩＩマー７クロアＩ〜レス選択ビットがＷＣ
５制御レジスタ０にセットさ才１ている場合は、このレ
ジスタを読み取ると、そこに最後に書き込まれたデータ
か返却される。そうでない場合は、ＤＴＰのシーケンサ
か出力中の７１〜レスの非同期スナップショッｌ−が返
却される。 （以下余白） データ・パイプ・インタフェース・ロジツタｊ５０デー
タ・パイプ概念は複数の個別サブシステムを各種の１〜
ボロシ形状に結合ざ氾るものである。 この結合は「データ・パイプＪと叶ばれる複数の局所ハ
スを使用して行なわれる。また、この結合はバックブレ
ーンから独立しているので、相互に１Ｉｉｌｌシて結合
することが可能である。 本好適実施例では、各データ・パイプ局所ハスは３２ビ
ット幅て毎秒４０ＭＢの転送することをザボトし、受取
側はＦｒＦ（］でバッファリングされる。各サブシステ
ムは２つの入力バイブと１つの出力バイブをもっている
。出力バイブは個別クロックをもっているので、２人カ
バイブにデーシイ接続されているときは、データは各人
力バイブに個別的にも、まとめても送ることができる。 データ・パイプ・インタフェース１５０は第７図に示さ
れている。データ・バイブ出カポ−１へは３２ビット幅
である。このボートは別の高速化ポート４１４０上のデ
ータ・パイプ・インタフェースの入カポ−１−（７１０
または７２０）に（またはある種のタイプの別の”Ａ
！ｉ、’１： 、Ｊ二のデータ・パイプ゛・インタフェ
ースに）接続する・−とか可能である。データ・パイプ
の受取り側はＦ Ｉ ｌ’ Ｏてバッファされている（
ＦＴＦＯ７４０または７５０を使用して）ので、出力側
７３１は電気的にデータをバッファするたりである。２
つのストローブ７６０が用意されているので、一方のデ
ータ・パイプ・インタフェースが他の２つのサブシステ
ムに書き込むことができるようになっている。受取り側
ザブシステムでデータ・オーバランが起こるのを防止す
るために、受取り側システムからのＦＩＦｏｊ１杯フラ
グ７７０を送り側サブシテムか使用してモニタリングが
できる。２つの人力ＦＩＦＯ７４０と７５０が２つの人
力ポードア１０と７２０にあるので、２つのザブシステ
ムは１つのサブシステムにデータを送ることができる。 ＦＩＦＯ出カイ出御イネーブルＰマイクロコード内のＴ
Ｄソース・フィールドによって制御され、出力ストロー
ブはＴＤ宛先フィールドによって！１ｉＩＩ御される。 人力ＦＩＦＯ状況信号７８０は条件コート・ロジッつて
テストすることてきるか、割込みを引き起すこともある
。 このインタフェース構成を使用すると、複数のザブシス
テムを局所ハスて各種］・ボロシ形状に結合することか
できる。このようにザブシステムを柔軟に再構成できる
ことは、アプリケーション向きマイクロスコピック・デ
ータ転送アーギテクヂャを多くのアプリケーションで使
用すると大きな利点が得られるので、第１図に示すザブ
シテムの場合に特に有利である。トポロジ形状のいくつ
かの例が第３４．３５．３６．３７図に示されている。 ある種のアルゴリズムやアプリケーションでは、複数の
サブシステムを並列またはパイプライン構成にすると、
計算作業負荷を分散できる利点が得られる。例えば、高
性能３次元図形ワークステーション構成の１例が第３６
図に示されている。 複数のサブシステムをデーシイ構成で結合すると（第３
７図に図示）、データを共用することかでき、その場合
、「マスタフサブシステム４１５０Ａは例えばホスト・
メモリからデータを人手し、それをデータ・パイプ結合
を通して他のすへてのサブシスデノ、４１５０１１．４
１！ｉ０［；、４１５０１１ と：！１用することかて
ぎる。この結果、各ザブシステムか独自のコピをもつの
ではなく、１つのザブシステムたりがデータを取り出す
ことになるので、ポスト・バス４１１Ｏのパン１−幅か
節約される。 データ・バイブはリングに結合ずれは（第３５図）、ケ
ンブリッジ・リングど同しような設謂構造のトークン・
パッシング・ネットワークを効果的に構築することか可
能である。 データ・バイブ経由で送られるデータの内容と意味はソ
フトウェアで制御されるか、通常はメツセージ・バケツ
１〜にするのが普通である。 データ・パイプはシステム間通信用に設計されているが
、これらは他の周辺装置と結ぶことも可能である。持続
入出力速度は毎秒４０ＭＢであるが、バースト人力速度
はもっと高速である。バースト入力速度は配線の電気的
特性によって制限されるが、データ・パイプ人力が１つ
のときは、毎秒１６０１ＡＢ （両方の人力か並５１
＋化しているときは、適当なバッファ・カートを使用す
れば最高３２０ＭＢまて）にすることか可能である。 このインタフェース機能の主要な利点は、使用できるサ
ブシステム相互接続トポロジが多様化していることであ
る。従って、特に注目すべきことは、図示の構成例は大
幅な柔軟性が得られることを示している。 画像プロセッサ・インタフェース＋７０このインタフェ
ースはアプリケーション向ぎバスとの接続を可能にする
。本好適実施例では、このバスは図形と画像データ向け
に特に最適化されている画像プロセッサと結ばれる。ま
た、本好適実施例では、この画像バスはｒ ＧＩＳバス
」であり、このバスは１６０本のデータ線からなり、デ
ータ・クロック期間が１２０−２００ｎｓて動作する。 （従って、このインタフェース・ロジックは本明細書の
各所でｒＧＩＰインタフェース」と呼ばれている。）し
かし、他の画像データ・バス標準（好ましさの点で劣る
が）を使用することも可能である。別の方法として、デ
ータ転送要求条件（地震測定や実時間システムなど）が
特殊なアプリケシ三】ンの場合には、他のアプリケーシ
ョン向ぎハスを使用することも可能である。 Ｇ Ｉ Ｉ＋ゼインフェースを通して、ＧＩＰとザブシ
ステムはデータとコマン１〜を相互に受渡しすることが
できる。このインタフェースは第８図にブロック図で示
されている。 ＧＩＰ とサブシステム間の連絡はすべて１６ビツト幅
両方向ＰＩＦＯ８１０を通して渡される。ＦＩＦＯの一
方の側はＤＴＰマイクロコートによって、他側はＧＩＰ
マイクロコーローによって制御される。ＧＩＰインタフ
ェースはマイクロコード拡張ボート・インタフェースを
備えているので、ＧＩＰは実際には、ザブシステムに常
駐しているマイクロコード（８ビツト）を実行する。Ｇ
ＩＰマイクロコード拡張バスは前述したＤＴＰマイクロ
コード拡張インタフェースと同じである。 ＧＩＰインタフェースは、ＧＩＰ図形プロセッサがある
種の分散マイクロコードをサブシステムで実行させるた
めに必要なサービスを提供する。これらのサービスには
、ＧＩＰマイクロコート・クロック、ＧＩＰマイクロア
）へ１ノスとデータ・ハス、割込みと状況信号、おＪ：
び拡張ＧＩＰマイクロ二フー１：を直列にロートするた
めの手段かある。 ＧＩＰインタフェース内の周辺構成要素としては、ＷＣ
５８３０、両方向ＦＩＦＯ（片方向ＦＩＦＯから構成）
および状況ロジック８２０と割込みロジック８４０かあ
る。 常駐ＧＩＰマイクロコードにより、ＧＩＰは次のような
機能を実行することができる。 ＰＩＦＯ８１０からデータを読み書きすること。 状況ロジック８２０を通してＦＩＦＯ状況信号をテスト
して、開コレクタ条件コート・インタフェース信号に基
づいて結果を駆動すること。 割込みロジック８４０によりてＧＩＰに割込みを弓き起
す条件をセットアツプすること（例えば、ＦＩＦＯが満
杯または空になったとき）。 ＤＴＰに割込みを引き起すこと。 ＤＴＰ側からは、ＦＩＦＯは３２ビット幅でなく１６ビ
ツト幅である場合を除き、他のＦＩＦＯのいずれかであ
るように見える。 辻絡か行なわＪ］るときの形式と、晶速化すブシスデム
またはＧＩＰがマスタ装置であるかどうかの詳細はずへ
て２プロセッサで駆動するマイクロコ１〜によって決定
される。３次元ワークステジョン環境では、第３６図に
示すように、ポストをマスクに、ザブシステムをスレー
ブに、数値高速化サブシステムをその中間にする階層が
好ましい。 直列ループ・インタフェース 第１図（および他の図）に示す同時並行多重プロセッサ
・システムがもつ利点の１つは、３またはそれ以上のプ
ロセッサの書込み可能制御記憶機構（ＷＣＳ）が直列ル
ープ・インタフェースを介して結ばれていることである
。本好適実施例によるこのループのトポロジ構造は第２
８図に示されている（第２Ａ、３Ａ、４Ｃ２および６図
に２２５で示されている線は、第２８図では中断されて
、１つの出力線２２５Ａと４つの帰還線２２５Ｂ、２２
５Ｃ１２２５Ｄ、２２５Ｅが示されている）。 直列ループと結ぶインタフェースの実装構成は各種プロ
セッサを個別に取り上げて、またＶＭＥインタフェース
と関連つりて１述した通りである。 しかし、これらの機能のいくつかを再びここて検問し直
して、直列ループの高度アーキテクチャな直列ループ・
インタフェースを通してホス）−は制御記憶機構のすべ
てをアクセスしてデータを取り出すことかできる。この
ループの正味ハン］・幅を最大にするために、各個のｗ
ｃｓ （ｗｃｓ拡張部分４９０を含む）は直列／並列シ
ャ１−ウ・レジスタのバンクを通して直列ループとのイ
ンタフェースとなっている。 ＦＰ ＷＣＳ ４７０とのインタフェースとなるシャド
ウ・レジスタは第２９図と第４Ｃ図にレジスタ４８１Ａ
と４８１Ｂで示されている。ＣＰ ＷＣＳ ２２０との
インタフェースとなるシャドウ・レジスタは第２八図に
レジスタ２２２と２２３で示されている。Ｄ、ＴＰ Ｗ
ＣＳ ３２０とのインタフェースとなるシャドウ・レジ
スタは第３八図にレジスタ３２２ と３２３でボされて
いる。ＣＰＷＣ５拡張部分４９０ とのインタフェース
となるレジスタは第４八図に（汁拡張部分の一部として
全体か示されているか、個別には示されていない。 これらのレジスタの各々は命令をそれぞれの制御記憶機
構にローｉ−シたり、命令ス］・リームを小刻みにタロ
ツクをとったり、あるいは単純に命令ストリームを可能
な限り高速にクロックをとったりすることができる。従
って、この線のバント幅は効率よく使用され、最小限の
命令だけで特定プロセッサの制御記憶機構をアクセスす
ることができる。 ループ制御 本好適実施例では、直列ループの制御と経路指定のため
の機能かいくつか追加されているので、幅広い構成と拡
張オプションに適応させることがてきる。 本好適実施例では、各サブシステムはマイクロロー１〜
・サブシステムを最高６つまで（制御プロセッサ１つ、
データ転送プロセッサ１つ、浮動小数点プロセッサまた
はアルゴリズム高速化ブロセッ４１４つまで）をもっこ
とてきる。これらのプロセッサの各々は独自のＷＣＳを
もっている。各ＷＣ８はマイクロロー１−のアップロー
トのと谷は書込みを行い、診断、中断点設定などのとき
は読ゐ取らなりればならない。 この機能を利用できるようにする主な機能には、次のも
のがある。 帰還マルチプレクサ・これは２つの内部ソース（制御プ
ロセッサとデータ転送プロセッサ）からと、２つの外部
「帰還バス」 （制御プロセッサの拡張部分と複数の浮
動小数点プロセッサのマイクロコードに対する）からの
直列ループを収集する。 制御プロセッサと浮動小数点プロセッサのマイクロコー
トが置かれている浮動小数点プロセッサ・モジュールか
らの直列ループを収集する帰還直列バス。帰還ループ・
アドレスはどちらの千ジコールに直列帰還バスを駆動さ
せるかを選択する。 各浮動小数点プロセッサ・モジュールはマイクロコード
・ロード・イネーブル・ビットをもっているので、モジ
ュールを任意に組み合せて同時にロートすることかてき
る。 データ転送ブロセノヅの直列ルーフ拡張部分はジャンパ
とワーｆヤのリンクによって制御される。 この構成によると、直列ループを回ってデータを転送し
て、ＷＣＳにハックロードするプロトコルか非常に複♀
１Ｆに１７る。この種のプロトコルはラフ１−ウェアで
実行されるのか通常である。本好適実施例ては、これら
のプロトコルのうち時間のかかる部分はハードウェアに
実装されているので、マイクロコードのダウンロードが
大幅に高速化する。別の利点として、ソフトウェアのオ
ーバヘットも軽減される。 本好適実施例では、ホストはマイクロコートを１語ずつ
データ・レジスタに書き込む（または読み取る）。（本
実施例では、データ・レジスタは２つの汎用シフト・レ
ジスタから作られている。 直列ループの残り部分はＡＤＭ社製のＡｍ２９８１８な
どの直列シャドウ・レジスタを使用している。）あらか
しめ選択された直列モードによって、次の３つのいずれ
かが行なわれる。 「保持」モー１−が選択された場合は、データ転送はメ
モ゛りへの転送と同しように行なわねる。 「シフト」干−１〜か選択された場合は、読取りまたは
書込みザイクルか終ると直ちに、データか直列ループの
中に（または外から）シフトされる。これが行なわれて
いる間は、使用中信号によって、ポストによるデータ・
レジスタへの追加アクセスが先に延はされることになる
。 「パルス」モートが選択された場合は、書込みアクセス
が終った約５００ｎｓ後に、直列データ・クロック・パ
ルスが発生して、シャドウ・レジスタが必要とするモー
トにセットされる。 ループ・トポロジ 第２８図は直列ループの大規模接続関係を示したもので
ある。 信号出力線２２５八はＶＭＥインタフェース１６０にあ
るマイクロコード・ロード・ロジック６１０によって駆
動される。（これは１本の物理線だけにする必要はなく
、例えば、４ビット幅バスのようなバスにすることも可
能である。）この線は３つの書込み可能制御記ｆｎ機構
２２０．３２０ および４７０の各々の周辺にあるシ
Ａ・１−ウ・レジスタの各々に適用される。（ｃｐ ｗ
ｃｓ拡張部分４９０は出力線２２５八に直結されないで
、−次ＷＣ５２２Ｇの下流側の線２２５Ｇに接続されて
いることに注意されたい。）４木の帰還線か設けられて
いるが、これらはマルチプレクサ２７０１によって選択
か可能である。これらの帰是線は主にデバッグのとき使
用される。 「スネーキングＪ （ｓｎａｋｉｎｇ）か殆どないこと
に注意されたい。つまり、一方のＷＣＳ側の直列シャド
ウ・レジスタの直列出力が他方のＷＣＳのインタフェー
スへの入力として使用されるケースは２つしかない。こ
れらのどちらのケースの場合も、直列ループの下流側に
あるＷＣＳは事実上上流側ＷａＳの拡張部分である。つ
まり、独立プロセッサを直列ループ内に直列接続するこ
とは回避されている。これの利点は、異種プロセッサ・
モジュールに対する独立マイクロコード・プログラムを
１つに結合する必要がないことである。この結果、プロ
グラマは上述したアルゴリズムの分割をフルに利用する
ことかできる。また、これはローディングを高速化する
」二で役立つ。ざらに、幅と奥行か異なるＷＣＳを目（
票とした）゛ログラムをマージするときにも問題が起こ
らない。 ループ・トポロジの並行性の利点は、並行ロトが簡単に
行なえることである。例えは、共通のマイクロコート列
をＦＰモジュール１３０の各々にロドしようとする場合
は、ＦＰモジュールのすへてにあるシャドウ・レジスタ
のすべてを同時にイネプルさせることができるので、各
々は線２２５へ上の直列データとバス２１１Ｂ上のマイ
クロアドレスに従ってロードされることになる。 第２８図から明らかなように、ループ・トポロジは複数
の並列分岐を備えている。 ■分前・出力線２５５はＣＰ−次ＷＣ５２２０側シヤド
ウ・レジスタ・インタフェースへの人力となるものであ
る。シャドウ・レジスタ・インタフェースからＣＰ Ｗ
ＣＳ ２２０ （線２２５Ｃ）への帰還はマルチプレク
サ２７１０にフィードバックされる。 タフｊ−−−スの下（ｆ；こ１ｌｉｌｌに（」、ｃｒ’
ｗｃｓ拡張部分４９０のずへでにあるシャｌ−ウ・レ
ジスタ・インタフニスへの人力どなる帰Ｍ ｋｇ ２２
５ Ｃも設りられている。 シャドウ・レジスタ・インタフェースからＷＣ５拡張部
分４９０への帰還はすへて帰還線２２５Ｄに結ばれてい
るのて、マルチプレクサ２７１Ｏにフィードバックされ
る。（帰還は並列に接続されているので、直列出力コマ
ンドは個々のモジュール・アドレスで修飾すれば、帰還
線２２５Ｄ上の競合が防止される。） ＤＴＰ分岐・出力線２２５はＤＴＰ ＷＯ２３２０にあ
るシャドウ・レジスタ・インタフェースに直列人力を送
るようにも接続されている。シャドウ・レジスタ・イン
タフェースからＷＯ２３２０（線２２５Ｂ）への帰還は
マルヂブレク＋２７１０にフィードバックされる。 ＤＴＰ拡張部分ザブブランチ＋ ＤＴＰ ＷＯ２３２０
とのインタフェースの下流側には、帰還線２２５Ｂがオ
フボート出力として利用て剖るようになっている。 この接続は必要ならばユーザが開発してＤＴＰ拡張ロジ
ックを胃ることかて〜る。かかるＬノシックの動作は以
−トに訂しく説明する。 ■９１％ 出力線２２５は数値ブロセッヅ・モジュー
ル１３０または１３０°の各々にあるＷＯ２＋１７０側
のシャドウ・レジスタ・インタフェースへの直列入力と
しても使用できる。シャドウ・レジスタ・インタフェー
スからの帰還（ＪずへてＰｉ！２２５Ｅに結はれている
ので、マルチプレクサ２７１０にフィードバックされる
。（帰還は並列に接続されているのて、直列出力コマン
ドを個々のモジュール・アドレスて修飾すれば、帰還線
２２５Ｅでの競合が防止される。） 第２７図はマイクロコート・ローディング制御ロジック
６１０の構成要素の詳細図である。重要な構成要素の１
つはフリップフロップ２７２０であり、これは帰還直列
データを再同期化するものである。 ＷＯ２が分散されているときは、シフト・レジスタ・ク
ロックとシャドウ・レジスタのＤクロ２り間のクロック
・スキューを制御することは、直列ループ構成が多種類
であるので、非常に困テ１「である。このフリッフロッ
プか含まれていると、フリップフロップがクロック・ス
キューの制御を担当する（スキューが制御ロジックを駆
動する基本クロツタ期間を越えない限り）。ステー１へ
・マシン２７４０はホストからデコート化信号を受りる
とＤクロック出力を発生する。 ホストとのループ・インタフェース 第６図と第２７図に関連させて上述したように、マイク
ロコート・ローディング制御ロジック６１０は直列ルー
プ２２５上のデータを読み書きできる。 また、ＣＰとＤＴＰマイクロアドレス・バス２１１Ｂと
３１１Ｂに対しても読み書ぎができる。 ＤＴＰマイクロコーロー拡張ループ 本好適実施例によれば、オフポーＦで拡張して別の直列
インタフェース・ループを構築することもできる。この
ループとの接続は第２８図に２８４０でボされている。 任意的に、ＤＴＰモジュール１２０はｃｐ ｗｃｓ拡張
部分４９０と同じようなりＴＰ ＷＣ５拡張部分を追加
の構成要素に組み入れることによって、オフボードで拡
張することか可能である。これらのＷＣ５拡張部分から
は、ＤＴＰマイクロアドレス・ハス３１１ ＩＩで選択
されたマイクロ命令出力か得られる。これらのＤＴＰ拡
張部分の制御は、ＤＴＰ拡張部分か比較的高範囲にわた
る環境で使用されることがあるので、ＣＰ拡張ロジック
よりも若干ゆるくするのが好ましい。ＤＴＰ拡張ロジッ
クは密結合高速入出力装置て利用されることを目的とし
ている。 この拡張オプションが使用される場合は、ＤＴＰ拡張部
分（いずれかが使用される場合）はすべてＤＴＰ自身と
直列になっている。これは競合を防止するためである。 並列マイクロコード・ローディング 上述したように、本好適実施例では、マイクロコードは
２通りの方法で浮動小数点プロセッサにロードされる。 １つはポストの制御の下で直列ループによる方法であり
、もう１つは制御プロセッサの制御の下で並列に行なう
方法である。マイクロコードの並列ローディングは、浮
動小数点プロセッサで使用できる書込み可能制御記憶機
構（”ｗｃｓ”）の数に制限かあるので（４ハまたは１
（ｉＫ命令）、好都合である。７γ動小数、ψプロセッ
サのルヂンか多すぎて、−度にＷＣ３に収まらないとき
は、ある種のす一へレイ手法か必要になる。直列ループ
を使用してオーバ１ノイをロートすることはホストか命
令をロー１−できる速度か遅いので（ディスクへのアク
セスによって、ｌ００ｍ５から３ｍ５）、実用的でない
。 本好適実施例によって提供される並列ロー１−機能は広
幅データ・キャッシュ・メモリを使用してマイクロコー
ト命令全体（現在は＋０４ビット）を保管しておき、そ
れを１サイクルで浮動小数点プロセッサ書込み保持レジ
スタに転送する。そのあと、これは通常の出力ボートを
通って、直列ロディングで使用される診断シスト・レジ
スタ（例ＡＭ０２９８１８）に転送される。これらの装
置には、マイクロコート・ヒラ１〜をパイプライン化す
る出カポ−］・（これは必要ならば、人力ボートとして
も使用できる）を備えている。しかし、本好適実施例で
は、この機能は遅ずきるので使用されない。 デツプの多くＧＪマイクロコロー−をなんらかのソノ法
で内部レジスタに格納している。）このことは、上述し
た並列ロー１〜のルートか直列並列レジスタかもつこの
機能を使用しても、速度や機能か犠牲にならないことを
意味する。並列ロー１・時間は命令当たり約５００ｎｓ
てあり、これは直列ロー１へ時間よりも大幅に向上して
いる。 もう１つの重要な点は、浮動小数点プロセッサでマイク
ロコートをオーバレイすることがボス１−による監視を
必要としてないで、完全に制御プロセッサによって制御
されることである。逆に、マイクロコート・オーバレイ
がまだデータ・キャッシュ・メモリに存在しない場合は
、制御プロセッサはデータ転送プロセッサがボス］・・
メモリに移って、そこからそれを取り出すように指示す
ることができる。 本好適実施例では、各ザブシステムはマイクロコート・
プロセッサを最高６つまでもつことができる（制御プロ
セッサ１つ、データ転送プロセッサ１つ、浮動小数点プ
ロセッサまたはアルゴリズム高速化ブロセッ′ｖ／１つ
まで）。これらのプロセッサの各々は独自のＷＣ５をも
っている。各ＷＣ５はマイクロコートをアップロー１・
するときは、書込みを行ない、診断や中断点を設定する
ときは、そこから読取りを行なう必要がある。 （以下余白） モジュール１広弓長オプション すでに」このいくつかの個所でＪｊ２明した、にうに、
第１図に図示のシステムをモジコール単位で拡張するた
めのオプションがいくつか用意されている。以下では、
これらのオプションのいくつかを要約することにする。 キャッシュ・バス＋４４に接糸売できるモジュールは次
の２種類がある。 算術演算処理型。これの代表例として、浮動小数点プロ
セッサ・モジュール１３０とアルゴリズムまたはアプリ
ケーション高速化機構１３０°がある。 高速データ（ＯＳＯ）モジュール。これはデータ・キャ
ッシュ・メモリまたは高速人出力ヂャネルを拡張するた
めに使用されるのが代表例である。このメモリを拡張す
る方法は、 ＤＴＰマイクロコート拡張バス２８２４を
通して高速化サブシステムとのインタフェースとなる大
容量メモリ・ザブシステムを使用することとは全く異な
る。ｌｌ５Ｄ法はデータ・キャッシュ・メモリ１４０と
同しハント幅をサボ１−するが、大容量メモリ・サブシ
ステムはどの容：ｊｉはマｊ７られノｌい。 多重モジュール構成にすると、浮動小数点プロセッサ・
モジュール＋３０型のモジュールを４っまて、ｌｌ５Ｄ
モジユールを２つまで使用できる。これらの数字はアー
キテクチャに制約要因があるからではなく、機械的およ
び電気的理由から選択されたものである。 ＦＰ １３０千ジユールは千ジュール選択ビットによっ
て選択される。これらは通常制御プロセッサ・モジュー
ル１１０の制御下に置かれるが、ＶＭＥインタフェース
はこれらのビットを無視することができる。これが使用
されるのは、マイクロコードをダウンロードするときゃ
デバッグを行なうときだけである。モジュール選択ビッ
トはリセット・（これはリセット信号で制御される）を
除き、モジュールの動作をすべての面で制御する。 ＋１ＳＤ干ジユールはデータ・キャッシュ・アドレス・
バスをデコートすることによって選択される。 モジュール接続 モジュールどの接続につい”Ｃ以下要約して説明する。 接続を論理図域別に分類して挙げて、２種類のモジュー
ルのどちらかこれらの接続を使用するかを示しである。 接続は６個の９６ウエイＤｒＮコネクタを使用して行な
われる。第４０Ａ図と第４０Ｂ図は本好適実施例の物理
的接続構成を示したものである。 本好適実施例では、モジュール接続には次のようなもの
がある。 データ・キャッシュ転送用：２５６ビツト・ブタ、２３
ビットＤＣＭアドレス、８個の書込みイネーブル、保持
レジスタＯＥビット、遅延アクセス信号（例えば、低速
メモリを受は入れるためのクロック・サイクル延長のた
め）、および保持レジスタＣにビット。 ＣＰインタフェース用＝３ビット・アドレス、１６ビツ
ト・データ、１６ビツトＣＰシーケンサ・アドレス、Ｃ
Ｐマイクロコート・クロック、ＣＰパイプライン・クロ
ック、ＣＰ書込みゲート・クロック、１つの割込み線、
および１つの条件コート。 マイクロコートのローディング用 ｃｐ ＋ｖｃｓ出カ
イネーブル別の線、ＣＩ’パイプライン出カイカイネー
ブルｐ ｗｃｓ刊込みイネーブル、ｃｐモート、ｃｐ直
列データ・アウト、ＣＰ直列データ・イン、ＦＰ ｗｃ
ｓ出カイカイネーブル・１】バイブライン出力イネーブ
ル、ＦＰパイプライン・クロック、ＦＰ ＷＣ５書込み
イネプル、ＦＰモード、ＦＰマイクロアドレス選択、
ＦＰ上位／下位ＷＣＳ選択、ＦＰ直列データ・アウト、
ＦＰ直列イン、６個の直列クロック／ＷＣＳロード・マ
スク信号、および３ビット直列ループ帰還選択。 汎用目的用・モジュール選択の３ビツト、リセッ１−、
シングル・ステップ、自走、Ｆｐ中断点、マイクロコー
ト・ループ、ＦＰリセット、ＨＥＲＥ用の制御信号。 ＤＣ線用・＋５ν電源線２１本、−５Ｖ電源線６木、接
地線１６１木。 どのタイプのモジュールもすべての信号をアクセスする
ことができる。 多重数値処理モジュール 第１Ｏ区に示すように、各種実施例のうちある非割に有
用な実施例では、複数の数値処理モジュル１３０が使用
されている。この実施例では、モジュール１３０はずへ
て制御プロセッサ・モジュール１１０による高度の監視
下に置かれている。ＣＰ干ジュール１１０は高度の監視
タスクを実行するだけでなく、数値プロセッサ・モジュ
ール１３０との間で行なわれるすべてのデータ転送を直
接に制御する。数値プロセッサ・モジュール１３０はす
へてキャッシュ・バス１４４と並列に結ばれている。数
値プロセッサ・モジュール１３０の各々は上述したよう
に、ＣＰ拡張ロジック４１０を備えている。データ転送
プロセッサ・モジュール１２０は上述したように、キャ
ッシュ１４０と外部との間のデータ転送を管理するもの
である。 データ・キャッシュ・メモリ１４０と数値プロセッサ・
モジュール１３０または１３０°間は高メモリ・バンド
幅で結ばれているので、多くの場合、複数のモジュール
を並列に稼動できるので、データ欠乏が起こることはな
い。 数値プロセッサ・モジュールをいくつ使用して稼動さセ
ることかてきるかは、アプリケーションやアルコリズム
かとのよう１Ｊ混成になっているかよる所か大きい。本
好適実施例では、４つまでに制限されている。この制限
を設けたのは、主に電気的および機械的理由によるもの
である。しかし、メモリ・パン１〜幅ずへてか使用され
ていれは、浮動小数点プロセッサ・モジュールの数を増
やしても利点は得られない。 数値プロセッサは独立に稼動するので、モジュール・イ
ンタフェースに、浮動小数点プロセッサ同士の同期また
はデータ交換のためのプロトコルを含める必要はない。 この結果、仲裁の必要がなくなるので、インタフェース
が非常に単純化される。 命令書込みバスは数値またはアプリケーション向きプロ
セッサ（またはその両方）で共用させるのが好ましい。 また、最上位アドレス・ビットは数値またはアプリケー
ション向きプロセッサ（またはその両方）のいずれかが
個別的にアドレス指定されるように、あるいはこれらの
ブロサッサのずへてか一緒にアドレス指定さ４するＪ：
うに、あるいはこれらのプロセッサ群の一部（全部でな
く）が−緒にアドレス指定されるように、ロジックに従
って判断させるのが好ましい。 つまり、複数の浮動小数点プロセッサを制御するには、
アルゴリズムを存在する浮動小数点のいずれかで稼動す
ること、あるいはその一部が存在する浮動小数点プロセ
ッサの一部または全部で稼動することがあり得ることを
考慮に入れる必要かある。このためには、制御プロセッ
サと浮動小数点プロセッサとの長期的または短期的な関
係を明確化する必要がある。制御プロセッサはどの浮動
小数点プロセッサを制御すべきか、あるいはどの浮動小
数点プロセッサとの間でデータを転送すべきかをサイク
ル単位で選択することができる。長期的関係の場合は、
これはもっと大局的に定義することも可能である。 本好適実施例では、これはどの浮動小数点プロセッサを
使用すべきかを定義する制御メカニズムをサイクル単位
で選択するマイクロローＩ〜・ピッ１〜を使用すること
によって達成される。この制御メカニズムは他のマイク
ロコート・ビットを使用することも、レジスタの内容（
これはマイクロコートによって事前にロートされている
）を使用することも可能である。マイクロコート命令フ
ィールド内のピッ１〜を使用して短期（つまり、サイク
ル単位）の定義を行ない、レジスタで長期使用を定義す
ることかできる。 これらの２モートの使用例を示すと、次の通りである。 短期−４つの浮動小数点プロセッサでＦＦＴを行なうと
きは、制御プロセッサは１つの浮動小数点プロセッサに
数サイクルを使用して、次のバタフライのデータをロー
ドし、以前のバタフライの結果を収集してから、別のバ
タフライを扱う次の浮動小数点プロセッサに移ることに
なる。 長期−ベクトル加算を行なうときは、使用すべき浮動小
数点プロセッサはベクトル加算ルーチン（制御プロセッ
サにある）が呼び出される前に選択される。このことは
、制御プロセッサはこの計算にどの浮動小数点プロセッ
サ（またはどのタイプの浮動小数点プロセッサ）を使用
ずへぎかを知らｆｚ ＜でもよいことを意味する。 第２３図はモジュール・アドレスがどのようにデコード
されるかを図式化して示したものである。 このデコードが実際にはどうような方法で行なわれるか
は、 ＦＰモジュール１３０と関連つけて」二連した通
りである。 キャッシュ・メモリ拡張 上述したように、大容量の拡張メモリをキャッシュ・バ
ス１４４に直接接続することか可能である。このことは
、物理的構成と使用されるデータ転送プロトコルの別の
利点となっている。この種の構造例は第４３図に示され
ている。 物理的および電気的 装ボード 第３８八図と第３８Ｂ図は本好適実施例の物理的レイア
ウトの主要特徴を示したものである。第３８Ｂ図は子ボ
ートであり、第３８八図の主ボードより小さくなってい
る。第３８Ｂ図は浮動小数点ブロツセサ・千ジュール１
３０のバーＩ・ウェア（（−Ｊ属制御ブロセッザ拡張ロ
ジックを含む）である。第３８Ａ図はデータ転送プロセ
ッサ１２０、制御プロセッサ１１０の主要部分、データ
・キャッシュ・メモリ１４０、コマン１−・メモリ１９
０、およびインタフェース１５０、ｉ６０．１７０．１
８０からなる構成を示している。２つのポー１へか一緒
になって、第１図に示すような完全なシステムか得られ
る。 ２つのホードは６個のコネクタ３８１０が同じパターン
になっている。これらのコネクタは雄型と雌型になって
いるので、追加のボードを積層することができる。例え
は、第９図と第１θ図に示している構成は複数の浮動小
数点モジュール＋３０またはアルゴリズム高速化モジュ
ール１３０°（またはその両方）を−緒に積層すること
によって得たものである（しかし、将来の改良に備えて
、これらの接続にバックブレーンを使用するとさらに利
点が得られる）。そうすれは、さらに都合のよい機械的
構成が得られる。 コネクタ３８１０はそれぞれ９６ピン幅にするのが好ま
しい。そうすれは、キャッシュ・バス１４４の全幅がこ
れらのコネクタを通る場合でありてｂ、−１分なビン数
を予備として残しておくことかできる。 データ・キャッシュ・メモリ１４０を拡張するための拡
張メモリも、このパターンのコネクタを使用して積層す
ることが可能である。上述したように、キャッシュ・バ
ス１４４−トに追加の拡張メモリを接続すると、高バン
ト幅チャネルを利用する非常に短時間のアクセス遅延の
間に比較的大ぎなメモリ空間が得られる。本好適実施例
では、１００ｎｓ以内に２４０ＭＢ／秒の速度で最高１
２ＭＢまでアクセスができる。 第３８Ａ図は最大の個別構成要素の位置を示すと共に、
他の区域における一部の機能の全体的割振りを示してい
る。本実施例で使用されているボートは３段高さのＥｕ
ｒｏｃａｒｄである。ＶＭＥインタフェース・ロジック
１６０は全体がボードの縁に置かれ、バックブレーンの
スタブ長さを最小にしている。（ＶＭＥインタフェース
規格は短長のスタブを規定している。） メモリ・バンク５１０は全体が図面の−に方の左隅と右
隅にコネクタ３８１Ｏの近くに置かれている。コマン１
〜・メモリ１９０とＶＭＥインタフェース・メ干り６６
０もこの区域に置かれている。 ボート中央部の大部分はＣＰ保持レジスタ５６０ＡとＤ
ＴＰ保持レジスタ５６０Ｂが占有している。 ＤＴＰ とＣＰ ＩＰＵ ３４０と２４０、ＤＴＰとＣ
Ｐシーケンサ３１０と２１０、およびＣＰアドレス生成
機構２３０はすべて別々に示されている。 ＤＴＰモジュールの書込み制御記憶機構３２０は全体が
図面の左下付近のコネクタ３８１Ｏの下方に示されてお
り、ＣＰモジュールの書込み可能制御記憶機構２２０は
全体が右下付近のコネクタ３８１０の下方に示されてい
る。ＧＩＰインタフェース１７０、およびＤＴＰマイク
ロコート拡張インタフェース１８０は全体が左下隅に示
されている。（この区域には、部のＤＩＮコネクタ（図
示せず）が置かれており、このロジックを使用してサポ
ートできる物理的接続を提供している。）同様に、右下
隅には、データ・バイブ・インタフェース１５０だりで
なく、その関連コネクタが搭載されている。 第３８１１図に示ず子ホー１〜はもっと小形である。 （第３８八図と第３８ｎ図は同し縮尺て作図されていな
い。） 保持レジスタ４２０は右」二と左上に示されているコネ
クタ３８１０間に置かれている。これらのレジスタの間
には、ＥＣ１周辺３８２０があり、ここにＥＣＬ部品（
これらの部品は大量の発熱を放出する傾向がある）が置
かれている。（本好適実施例では、ＥＣＬ部品としては
、転送りロック発生機構４１２とＦＰマイクロコード・
クロック発生機構４８０がある。）これらの部品は隔離
されているので、ＴＴＬの雑音が雑音の少ないＥＣＬ部
品に入り込むのを防止している。） 以上の説明から理解されるように、レジスタ・ファイル
４３０を作るために使用されるチップは、ＡＬＩＩ ４
５０および乗算機構４４０と同様に大形である（本好適
実施例では、これらのチップの各々はピン格子パッケー
ジに納められている。）ＦＰモジュールのＷ［：Ｓ ４
７０は全体が図面の左中間部にｉｉｒ？かｈ−Ｃいる。 そのすく下に、「Ｐモジュールの次アドレス・ロジック
４７７か置かれている。ＦＰモジュールの制御ロジック
かスタックとしても使用できるスクラッチパット・メモ
リ１６０は物理的に次アト１ノス・ロジック４７７ に
近接している。 ＣＰ拡張ロジックは子ボート１３０または１３０′の各
々の制御のためにＣＰマイクロコードを拡張するとき使
用されるものであるか、その大部分が図示のようにボー
１〜の下縁に置かれている。特に、ＷＣ５拡張メモリ４
９０は左下に示されている。 浮動小数点プロセッサ・モジュールを別々のサブボード
に分散して搭載させると特に好都合である。（また、複
数の浮動小数点プロセッサ・モジュールが使用される場
合は、各プロセッサ・モジュール１３０をそれぞれの独
自のサブボード上に置いて隔離するとよい。）数値プロ
セッサ・モジュール１３０は、高速ロジックがそこに含
まれているので雑音を発生しやすく、また、これらの線
と構成要素はＥｆ：１．レベルを使用するので、雑音の
影響を非常に受けやすい。 さらに、保持レジスタ４２０、局所転送ハス４２２、レ
ジスタ・ファイル４３０、φ云ｉＸクロック４１２かず
へてサブポート上に搭載されている。こうすると、最高
周波数轢かすべて共通サブポート」二で隔離されるので
、利点が得られる。高速ロジックの各部分をある程度隔
離て剖るので、これは特に複数の数値プロセッサ・モジ
ュールを使用する実施例では有利である。 ＰＡＬ実装 本好適実施例では、以下に挙げるＦＡｌ、（プログラマ
ブル・ロジック・アレイ）が使用されている。 現在使用されているＰＡＬはすべてＴＴＩ、である。大
部分は１６および３２シリーズからのものであるが、他
にもいくつかが使用されている。 しかし、当業者なら容易に理解されるように、他のＰＡ
Ｌ実装を幅広く使用することも可能である。機能をハー
ドウェア・ブロックに分割することは変更可能であり、
ハードウェアで実装したある機能群を変更することも可
能である。ＰＡＬに現在実装されている機能の多くはＭ
Ｓ１０シック部品を使用して実装することも、ΔＳＩＣ
またはセミカスタム集積回路にブロックとして実装する
ことも、ＩｓＩロジック・チップをプログラミングする
ことによって実装することも可能である。しかし、この
実装をここで詳細に示したのは、米国特許法の規定に従
うように、本好適実施例の内容をすへて開示するためで
ある。 ＣＰ ＰＡＬ 以下は、制御プロセッサ・モジュール＋１０に使用され
ている最も重要なＰＡＬのいくつかを簡単に説明したも
のである。 クロック波形生成ＰＡＬ ２５０ このＰＡＬはＣＰとＤＴＰによって使用されるタイミン
グ波形を生成する。上述したように、４つのクロックが
発生される。これらは各々４つの事前定義波形列の１つ
に従っている。４つの波形列は異なる期間、つまり、人
力クロック期間の４．５．６および７倍になっているこ
とが特徴である。これは、本好適実施例のように４０Ｍ
ｔｌｚオシレータが使用されるときは、１００．１２５
．１５０および１７５ｎｓに変換される。マイクロロー
１− クロックとバイブライン・クロックは同し波形を
もつか、マイクロコート・クロックはマイクロコートを
ロートするとぎは、バイブライン・クロックを動作させ
たままにして禁止することが可能である。マイクロコー
ド・クロックは常に２サイクル（オシレータの）の間高
であり、そのあど２．３．４またはサイクルの間低にな
る（これらの選択はサイクル長入力によって行なわれる
）。サイクル長はＣＰから要求された最大長さ（２ビツ
ト）とＤＴＰから要求された最大長さ（２ピッｌ−）か
ら選択される。サイクル長はバイブライン・レジスタか
ら駆動されるので（非レジスタ設計にした方がよいが）
、サイクル長は可能な限り最後の瞬時にサンプリングさ
れて、ループを回って伝播する最大時間が得られる。こ
のタイミングは出力クロックが生成されたサイクルの直
後のサイクルで活動化するので、最初に現れるときより
も重要である。 タイム２クロツクはマイクロコート・クロックが動作す
る周波数の２倍で動作し、その立上がり縁はマイクロロ
ーｉ〜・クロックの縁と同し時間に現れる。 書込みイネーブル・ゲート信号が低のときＶＭＥインタ
フェース・メモリ６６０からの人力がサンプリングされ
る。この人力がメモリ使用中を示していた場合は、サイ
クル長はこの入力が変わるまで延長される。これにより
、メモリ・アクセス時間に余裕ができるので、アクセス
衝突、オフボード通信などによってアクセス時間を遅く
することができる。（この使用中信号は、ＦＡｌ側から
見たときは、書込みゲートが低のとき余分のサイクルを
挿入したように見えるたりである。） クロックを自走させるか、１ステツプ進めるかの選択は
別の人力によって行なわれる。 ＣＤバス・ソースＰＡＬ このＰＡＬはどのソースにＣＤバス１１２を駆動させ、
該当装置の出力イネーブル線を駆動させるかを選択する
ＣＰマイクロコード・ビットをデコードするものである
。いずれかの１６ビツト・ソースが選択されると（ア）
・１ノス生成機構２３０など）、このＰΔ１．は符号／
セロ拡張ＰＡＬ ２１［ｉを活動化さｌる信号も出力す
る。リセツ１−信−号が活動しているときは、どのソー
スも選択されない。 ＴＤババス２２のデータ・ソース・フィール１−のデコ
ートも同し種類のＰＡＬを使用して行なわれる。 ＴＤババスソースを選択するＰＡＬも、それぞれの対応
するＦＩＦＯ空状況信号でＦＩＦＯ読取りをゲート操作
するロジックを備えているので、空のＦＩＦＯが読み取
られるのを防止する（ＦＩＦＯ内にエラーを起す原因に
なる） ＣＤバス宛先ＰＡＬ このＦＡｌ、はＣＤバス＋１２上のデータの宛先を選択
するＣＰマイクロコートをデコードして、該当装置の読
取りイネーブル線を駆動するものである。 ＴＤババス２２のデータ宛先ビットのデコートも同じ種
類のＰＡＬを用いて行なわれる。 ソースまたは宛先装置が駆動する必要のあるチップ・イ
ネーブル線をもっていると（例えは、ＶＭＥインタフェ
ース１６０やコマンド・メモリ１９０におけるメモリ）
、それぞれのチップ・イネーブル線が駆動される。 符号／ゼロ拡張ＰＡＬ ２１に のＰＡＬはイネーブル信号およびソース・データの高ビ
ットに応じて、符号またはセロ拡張機能を実行する。使
用するのが好ましいＰＡＬは８ビツト幅だけであるので
、ずへての符号／ゼロ拡張操作にはこれらが対で使用さ
れる。このＰＡＬは２個所で使用されている。一方の対
（第２八図にブロック２１６で図示）はＣＤバス１１２
に、もう一方の対（第３Ａ図にブロック３１６で図示）
はＴＯババス２２につながっている。 バス・ソース・ロジックは、１６ビツト・ソースがアク
セスされるとき、イネーブル・ビットを符号／ゼロ拡張
ロジック２１Ｂに送るものである。 第１４Ａ図と第１４Ｂ図はこのＰＡＬの構成と動作を示
している。さらに詳しくは、第１４八図は若干具なる実
施例を示している。つまり、各符号／ゼロ拡張操作で３
個の８ビツト・マルチプレクサが使用されている。これ
により、本好適実施例では不可能である単一バイトの使
用が可能になった。第１４Ｂ図は第１４Δ図のバーｉ・
ウェアで使用されるコマンド構造を示している。 マルチウェイ分岐アドレス指定ＰＡＬ ２１７このＰＡ
Ｌはシーケンサ３１０のマルチウェイ１機能を実装する
ために使用される。このＰＡＬは３ビット条件コードを
受り取り、それをマイクロコート定数フィールドの最下
位３ビツトに挿入する。修飾された定数フィールドはシ
ーケンサ３１５上にフィードバックされる。シフト・フ
ィールド人力は結果を左に０．１または２桁シフトする
かどうか（つまり、１．２または４をかけるかどうか）
、あるいは入力定数フィールドを未変更のまま送るかど
うかを制御する。別の人力はこのＰＡＬの３状態出力ド
ライバをイネーブルする。 第ｎ図に示すように、このＰＡＬは３状態バツフア３１
８と並列に接続するのが好ましい。定数フィールドの最
下位８ビツトだけがＰＡＬ ３１７に送られる。最上位
８ビツトはバッファ３１８に送られる。 （好ましくは、修飾された定数フィールドは相対シーケ
ンサ命令で使用されるが、その使用に注意ずれは、絶対
または間接命令で使用することも可能である。）マルチ
ウェイ分岐操作は、第３０図を参照して以下に詳しく説
明する。 データ人力条件ローＩへ選択ＰＡＩ。 このＰＡＬ（ＤＴＰモジュール１２０に置かれており、
第３図にマルヂブレクザ３１２で示されている）はＤＴ
Ｉ’マイクロコート・シーケンサ３１０でテストできる
１組のＦＩＦＯ状況コードを選択する。選択された組の
条件コートはデコードされ、シーケンサ３１０に送られ
て、これらの条件に基づくマルチウェイ分岐が行なわれ
る。これらの条件信号のソースは、４つのハス人力イン
タフェース、つまり、ＧＩＰインタフェース１７０、デ
ータ・パイプ・インタフェース＋５０の２つの人力ボー
ト、およびＶＭＥインタフェース１６０の１つの中にあ
るものが選択される。 ＤＴＰ とＩ／Ｆ Ｐ八り 以下は、データ転送プロセッサ・モジュール１２０ と
インタフェース機構１６０．１７０．１８０で使用され
ている最も重要な機能のいくつかを簡単に説明したもの
である。 ＶＭＥ ７ Ｆ Ｌ／ス・デ：’ −Ｆ ＰＡＬ１つの
ＰＡＬはＶＭＥア］・レスの最下位ビットと５アドレス
修飾ビツトをデロー１〜する。その出力はＶＭＥアドレ
スとアドレス修飾子か以前に選択されたビットと一致す
ると活動化する。（アドレスと７１−レス修飾子の組合
わせは最高１６までプログラミングでき、そのうちの１
つは４ビット切替え信号によって選択される。） ＶＭ
Ｅ割込みＰＡＬからの人力もあり、これは割込み承認サ
イクルがいつ進行中であるかを示している。これは出力
を駆動するようにデコートされたアドレスとＯＲがとら
れる。 ＶＭＥアドレス・バスの最上位アドレス・ビット（１８
−３１）も同じようなＰＡＬを使用してデコードされる
。このＰＡＬでは、アドレスの」ニイ立８ヒ゛ットを使
用するか無視するかが別の人力で選択される。 ＤＭＡ ＦＩＦＯ状況とクロック制御ＰＡＬこのＰ八り
はＤＭＡ ＦＩＦＯ６７０からのクロックと状況信号の
経路を制御する。また、このＰへ１、はこれらのＦＴＦ
Ｏのり℃７ンクをＤＭ八へンＩ−ローラ６４０の制御下
に置くか、ＶＭＥインタフェースからデコートするかを
制御する。 ＶＭＥ Ｈ先取りと書込みデコードＰへＬ６１１読取り
デコートＰΔ１．はＶＭＥバスからの８つの読取りソー
スをデコードする。内部ＶＭＥアドレスはデータ・ス１
〜ローブ、書込みイネーブル、およびポー１〜選択信号
によってデコートされ、修飾される。 書込みデコードＰＡＬはＶＭＥバスからの９つの書込み
ソースをデコートする。内部ＶＭＥアドレスはブタ・ス
トローブ、書込みイネーブル、ボード選択、およびＶＭ
Ｅ書込みイネーブル信号によってデコートさね、修飾さ
れる。νＭＥ書込みイネーブル信号は各種書込みイネー
ブルまたはクロックのセットアツプと保持条件をＶＭＥ
バスのタイミングから独立して制御するために使用でき
る。 ＶＭＥスレーブ・アクセス・タイミングＰＡＬこのＰへ
！、はバス・コントローラ６５０におし）てブタ転送確
認通知のタイミングを発生する。このタイミングは、デ
コーダ６１１が受り取るのとほぼ同しアドレスと修飾子
もこのＰ Ａ １．への人力となるので、読み書きされ
るレジスタまたはメモリに合わせて調整することか可能
である。２重ボートＶＭＥメモリ６５０が使用中であれ
ば、このタイミングは別の入力によって遅延される。（
これが行なわれると、使用中信号が終了したあとで追加
サイクルが挿入される。） 直列ループがデータのシフトに使用中であれば、タイミ
ングは別の人力によって遅延される。 データが直列ループ・レジスタ６８０に書き込まれると
き、ＶＭＥ書込み信号が高になったあとで３サイクルの
遅延が挿入されるので、直列ループ・ステート・マシン
（別のＰＡＬにある）は余裕をもってデータをラッチ・
インすることができる。 このＰＡＬはＶＭＥインタフェース・メモリ６６０がア
クセスされるときは、イネーブル信号も発生ずる。 信号ループ制御ＰＡＬ このＰ八りはマルヂブレクサ２７１０とステート・マシ
ン２７４０を実装している。ステート・マシン機能は直
列ループ内の刊込み可能制御記憶機構の各々とのインタ
フェースで８１８個の直列／並列レジスタを制御するよ
うに接続されている。（これらには、ＣＩ’ ＷＧＳ
２２０とＤＴＰ ＷＧＳ ３２０ （Ｄ ＬＦ カニ、
プロセッサ・モジュール１３０の各々にあるＦＰ ＷＧ
Ｓ ４７０とＦＰ ＷＣ５拡張部分４９０か含まれる。 ）ステー１−・マシンはシフト・レジスタと直列データ
・クロックを制御する。シフト・レジスタとの間でデー
タ転送が行なわれているときは、シフト・レジスタと直
列データ・クロックはアクセスのタイプ（つまり、読取
りか書込み）に応じて、またモード信号に従って制御さ
れる。直列ループ・モード信号は次の３モードの１つを
指定している。 ＤＡＴＡ ｌｌ０ＬＤ （ｏｏ） ： 通常のレジス
タと同じように読み書きを行なう。 ＤＡＴＡＳｔ（ＩＦＴ（１０） ：通常のレジスタと同
じように読み書きを行なうが、直列データ・クロックを
切り替えている間に直列ループを回って１６ビツトだり
データをシフ１〜する。 ＤＡＴＡＰＵｌ、５Ｅ（１１）・通常のレジスタと同し
ように読み書きを行ない、直列データ・クロック・パル
スを１回発生ずる。 ＤＡＴＡ ５ＩＩＩＦＴモートでは、ステート・マシン
はあるサイクルでシフトし、次のサイクルで保持するよ
うにシフ１〜・レジスタを制御する。この２サイクル・
パターンは１６回繰り返され、その結果、シフト・レジ
スタの内容か直列ループ内に挿入される。保留サイクル
では、直列データ・クロックが主張される。データがシ
フトされている間、使用中信号は活動しており、そのシ
フトが終るまでシフト・レジスタへの以降のＶＭＥアク
セスを保留にする。 ＤＡＴＡ ＰＵＬＳＥモートでは、書込み操作の３００
−４００ｎｓ後に、直列クロックは一度だけ高パルスに
なる。このパルスは”８１８”シャドウ・レジスタ内部
の内部フリップフロップをアップロードする。 （これらのシャトつ・レジスタの各々は内部フリップフ
ロップを備えており、これはデータをそれそれに対応す
るＷＧＳにハックロー１へするときその動作モー１’を
制御する。このＤクロックかパルスを発生ずるとぎは、
直列ループを回ってデータはシフ１〜されない。（この
遅延により、データは安定化する。つまり、ループを回
って伝わっていく。）この操作時は、使用中信号は活動
化されて直列ループへのＶＭＥアクセスを禁止する。 このＰＡＬは４個の直列ループ帰還路２２５Ｂ、２２５
Ｃ１２２５０，２２５Ｅ、および再同期化フリップフロ
ップ２７２０を収集するマルチプレクサ２７１０も備え
ている。 ＤＣＭ とＤＣＭ Ｉ／Ｆ Ｉ’ＡＬ 以下は、キャッシュ・メモリ１４０ と、ＦＰモジュル
１３０」二に置かれているが、キヤ・ンシュ・メ干す１
４０とのデータ・インタフェースを取り扱うＣＰ拡張ロ
ジックで使用される最も重要なＰＡＬのいくつかを簡単
に説明したものである。 ＤＣＭアドレス・デコートＰへり このＰＡＬはマルチプレクサと一緒に第５図にプロ・ツ
タ５６０でパされてし）る。このＰＡＬ、はデータ・キ
ャッシュ・メモリ・７１−レスをデコートする。 ２つのアドレス人力が用意されている。人力５］６はＣ
ババス１１１のピッ１〜１９−２５に対応しており、人
力５１７はＴ＾ババス２１のビット１９−２５に対応し
ている。仲裁ロジック５３５によって生成される制御線
５２１はどちらのアドレスをデコートするかを選択する
。 ＤＣＭ保持レジスタ制御ＰＡＬ このＰＡＬ（ＣＰとＤＴＰマイクロコート・ストリーム
によって制御される）はデータ保持レジスタ５６０Ａ、
５６０Ｂ、および４２０の３つのバンクを制御するため
に使用される各種制御信号を発生する。マイクロコード
・ビットはクロックと出力イネーブル信号を駆動するよ
うにデコードされる。バンク５６〇八を制御する信号は
ＣＰアクセス信号５３６によって制御される。バンク５
６０Ｂを制御する信号は、ＤＴＰボートの方が優先度が
低いので、ＣＰアクセス信号５３６とＤＴＰアクセス信
号５３７の両方によって制御される。 レジスタ・バンク４２０（浮動小数点モジュール上のＦ
Ｐ保持１ノシスタ）を制御する信号は該当の干シコール
選択信号とＡＮＤかどられる。クロック信号はずへて正
のクロック縁のタイミングを制御するために、書込みイ
ネーブル・ゲート・クロック信号によって修飾される。 別の組の信号はアクセス・サイクルでメモリ出力をディ
スエーブルすることがてきる。これにより、保持レジス
タはデータ・キャッシュ・メモリに書き込まなくても読
み戻すことができる。（これらの信号は書込みマスク情
報をアクセスするために別のＰＡＬでも同しように使用
される。）（以 下 余 白） ＤＣＭ書込みフラグ・レジスタＴ’ＡＬ書込みマスク・
ロジック５３０（８ヒツトｊｉ）込みマスク信号５１２
をメモリ・バンク５１０に送る）は複数のＰＡＬを使用
して実装されている。ＤＴＩＩインタフェース・レジス
タ５６０Ｂに対応するＰＡｌ、を最初に説明する。ＣＰ
モジュール１１０によってアクセスされる他のレジスタ
・セット５６０Ａの状況の追跡は、同しようなＰＡＬを
使用して行なわれる。 このＰＡＬの目的は、保持レジスタ５６０Ｂ内の８Ｆ語
のどれにＤＴＰによフて書き込まれたかを覚えているこ
とである。データ・キャッシュ・メモリ書込みが必要で
あるときは、このＰＡＩ、の出力はＤＴＰ保持レジスタ
からの並列書込みにマスクをかりる。更新されているＦ
語だりが実際にはデータ・キャッシュ・メモリ・バンク
５１０に書キ込まれる。保持レジスタに対する書込みが
行なわれると、対応するフラグ・ビットがＰＡＬ内にセ
ットされる。セットされるフラグ・ビットはこれらの条
件の下でＤＴＰアドレスからデコードされる。フラグ・
ビットはデータ・キャッシュ書込みか行なわれるどクリ
アされる。しかし、操作はパイプライン化されているの
で、ＤＴＩ”は同しサイクルで保持レジスタ５６０Ｂに
省き込むことかできる。その場合には、フラグ・ビット
はセソ１−されたままになる。 さらに、８フラグ・ビットずへてを同時にセットするこ
とも可能である（マイクロコート・コマン１−を受りて
）。これにより、ブロックで書込みを行なうことができ
る。リセット信号はフラグをクリアする。ロジックは完
全に同期しており、クロック発生機構２５０によって発
生したマイクロコト・クロックによってクロックがとら
れる。 別の人力信号は読み戻しモートをイネーブルする。この
モードでは、フラグ・レジスタの状態を下位２ビツトを
使用して直列に出力することができる。マイクロコート
はこの下位２ビツトにあるフラグ・ビットを読み取るこ
とができ、他のフラグ・ビットと入れ替えることにより
、マイクロロー）・はすへてのフラグ・ビットを読み取
ることができる。ＤＴＰアドレスは、３フラグ・ビット
のどれを偶数フラグ・ビットと入れ替え、どれをも）数
フラグ・ビットと入れ替えるかを選択する。 ＦＰ書込みマスクＰへＩ。 このＰＡＬはＦＰ保持レジスタとデータ・キャッシュ・
メモリ間の転送に対して書込みマスクを生成する。マス
ク生成を制御するパラメータには、書き込むべｅＦ語の
個数と先頭のＦ語がある。 ＦＰ Ｐ八り 以下は、本好適実施例においてＦＰモジュール１３０に
使用されているプログラマブル・アレイ・ロジック機構
（ＰＡＬ）を簡単に説明したものである。 ＷＣＳロード・イネーブルＰへし このＰ八りはマイクロコートをＦＰモジュール自身のＷ
ＣＳ ４７０に、およびｃｐモジュールの拡張ＷＣ５４
９０（つまり、ＦＰモジュールに置かれているＷＣ８部
分）またはそのどちらかに、モジュール選択信号でロー
ドするとき使用される一部を修飾する。 ホスト−ソース・モジュール選択ＰＡＬこのＰＡＬはポ
ストからのモジュール・アトレス人力を局所スイノヂ設
定値と比較して、そのモジュールか選択されているかど
うかを確かめるものである。１組の人力てＷＣＳロート
かイネーブルされて行なわれる。 モジュール当たり１ビツト・アドレスが用意されている
ので、ＷＣＳ 書込みをモジュール１３０のすへてに対
して独立して制御することができる。 （これと対照的に、上述したように、データ・アクセス
は最大モジュール数より少ないビットをもつモジュール
・ア１−レスを使用するので、モジュルのあらゆる組合
わぜを選択することができない。） 第２８図に示すように、直列コマンド・ループの好まし
いトポロジは、２つのループ部分２８４０が各数値処理
モジュール１３０に入るようになっている。一方の部分
２２５Ａは人力をそのモジュール自身のＷＣＳ ４７０
に送り、もう一方の部分２２５Ｇは入力をそのモジュー
ル上のＷＣ５拡張部分４９０に送るようになっている。 従って、２つの別個の出力コマンドが与えられるので（
しかもモジュール・アドレスニＪ： ッテｎ１ｌｉｉｌ
ｉすｈ ”Ｃ） 、 ＷＣＳ ｎｏ トＷＣＳ 拡張ｒ
ｆｌ（分４９０はそれぞれの出力を共通帰＋ｆｆｌハス
２２５１・と２２５Ｄ （それぞれ）に送り出し、モジ
コーールのどれかが選択されたときに、そのモジュール
によって駆動させることができる。 ＣＰモジュール選択１’ＡＬ このＰＡＬはＣＰによって選択されたモジコーール・ア
ドレスを、局所保管値と突き合せて比較するものである
。一致するものが見付かると、４つの出力が主調される
。これらの出力のうちの２つは制御信号がクロックをと
るようにイネーブルするか、保持レジスタ４２０を出力
イネーブルする。もう１つの出力信号はＬＥＤを駆動し
て、とのＦＰモジュールが選択されたかをビジュアルで
表示する。 最後の出力は主ボードに返される条件コート・ビット（
選択済み）をイネーブルする。この最後の出力はＣＰ拡
張マイクロコードで制御されるロジックに対する修飾信
号であり、マイクロコード・フィールド（またはレジス
タ格納値）で定義された処置が行なわれるようにイネー
ブルするものである。 Ｆ Ｐ−Ｗ ＣＳ制御ｐＡＩ。 ２つのＰＡＬかＷＣＳ ４７０を制御するために使用さ
れる。これらの２つのＦＡｌ、は別々の区域に置かれて
いるが、両方ともＷＣＳに影響を与えるので、相互にイ
ンタロックするようになっている。一般的には、最初の
ＰＡＬは命令レジスタ（これは上述したようにマイクロ
コード短縮のために使用される）を制御するために使用
される。もう１つは並列マイクロコード・ローディング
を制御するために使用される。 最初のＰＡＬはＷＣＳ ４７０にある２つのＲＡＭチッ
プの出力イネーブルを制御する。本好適実施例では、Ｗ
ＣＳ ４７０は２つのＲＡＭチップを使用して構成され
、インタフェース・レジスタ・セット４２０ とマツチ
して並列ローディングが行なわれるようにしている。（
本好適実施例では）キャッシュ・バス１４４は６４ビツ
ト・データ通路までに多重化されてＦＰ千ジュール１３
０に送り込まれるので、ＷＣ５４７０を２つの部分に分
割すると、マイクロ命令（本実施例て６Ｊ、１０４ビツ
ト長）の並列ローディングにマツチすることになる。 ポストかマイクロ命令ｉ〜をロートするとぎは、命令レ
ジスタはディスエーブルされる。その場合には、命令レ
ジスタの出力は必ずディスエーブルされるので、 ＲＡ
Ｍ出力はホストによって生成された信号によって制御さ
れる。 ２番目のＰＡＬは２つの個別機能を実行する。これらは
ハードウェアによる短縮を実現するときだけ結合される
。 最初の機能はホストによるＷＣＳの読取り時にパイプラ
イン・レジスタ４７６のどちらのバンクをイネーブルさ
せるかを制御するものである。 ２番目の機能は転送の長さ、つまり、保持レジスタとレ
ジスタ・ファイル間で転送すべき語の数を調整するもの
である。 パイプライン・レジスタの出力イネーブル信号は２つあ
り、これらは同時に活動することはない。（これらの信
号はレジスタ４７６の２つのバンクをイネーブルするた
めに使用される。他の個所て説明したように、この構成
はＩ’ｌＧＳ １０の２バンクに苅ＩＬ（Ｌ、でいる。 ）パイプライン・レジスタのどちらかを出力イネーブル
させるためには、使用申分４じか非活動に、干ジュール
選択どＦＰバイブライン・レジスタ出力制御（ポストか
らの）が活動していなければならない。 転送長さフィール１〜は、１か転送ずへき１語を、２が
２語を（以下間し）を表すようにコーディングされる。 ８語を転送することを指定するときは、０か使用される
。転送りロック発生機構（キャッシュ・バス・インタフ
ェース４６０の一部）は、転送サイクルの回数を知って
いる必要があり、これはマイカ・サイクルに１を加えた
数である（バイブラインをセットアツプする場合）。 マイカ・サイクルの数は転送長さとその開始位置と共に
変化する。 ハントシェイク・ロジックＰＡＬ ２つのＰＡｌ、がハンドシェイク・ロジックを制御する
ために使用される。最初のＰＡＬは２つの独立機能を実
行する。最初の機能はＣＰとＦＰ千ジュール１３０間の
ハントシェイギングを制御する。（この機能では、第２
２図に状態図を示す、Ｊ：うなステー １・・マシンに
この機能をもたせている。）もう１つの機能（最初の機
能と独立して）はレジスタ・ファイル４２０が２重バッ
ファ・モートで使用されるときバンク選択を制御する。 （このモートの動作原理は第２０図に示されており、上
述した通りである。） ハントシェイキング・ステー１・・マシンはＣＰがＦＰ
待ちにあることを、ＣＰＷＡＩＴ出力旧、を駆動するこ
とによって通知する。ＦＰが待ちにある場合は、ハンド
シェイキング・ステート・マシンはＦＰＷＡＩＴｌｌｌ
、を駆動することによってこれを知らせる。 ＣＰＷＡＩＴとＦＰＷＡＩＴが共に）ＩＩであり、ｃｐ
がその完了信号を主張した最初のプロセッサである場合
は、次のような手順で行なわれる。 １、ＣＰＤＯＮＥがＩＩであることが見付かったときは
、ＦＰＷＡＩＴはＬＯに駆動される。 ２゜ＣＰＤＯＮＥがＩＨになるまでＣＰＷＡＩＴはＩＩ
Ｉのままで、制御はその状態のままである。 ３．１：ＯＤ［］１１［かＩＩＩになると、ＣＰＷＡＩ
Ｔは１０に！駆動される。 ４、ＣＰＷＡＩＴとＦＰＷＡＩＴ信号は、対応ずルＤＯ
ＮＥ信号か否定されるまで共にＬＯのままである。 上記手順は、ＦＰかＦＰＤＯＮＥを最初に主張した場合
にも行なわれるか、その役割は反対になる。 ＣＰＤＯＮＥとＦＰＤＯＮＥか共に同時に到来した場合
（つまり、共に同じクロック縁で最初にＩｌｌでサンプ
リングされる場合）は、ＣＰＷＡＩＴとＦＰＷＡＩＴが
共ニＬＯｋｍなる。 このＰＡＬのバンク・スワップ側は上述したＣＰ／ＦＰ
ハンドシェイキングが切り離されている。このステート
・マシンを制御する２人力信号は５ＣＰＢＡＮＫＳＥＬ
とＦＰＳＷＡＰである。Ｓｌｌ：ＰＢ八へＫＳＥＬはＦ
Ｐがスワップ点まできたときＣＰにバンクをどのように
割振らせるかを指定している。ＦＰかスワップ点までく
ると、そのスワップ点を通り過ぎるまでＦＰＳＷＡＰを
活動状態に駆動する。スワップ点はＣＰ／ＦＰハンドシ
ェイキング・ロジックによって同期化される。ＦＰＳＷ
ＡＰ点ては、５ＣＰＢＡＮＫＳＥＬ（７）状態はＢＡＮ
ＫＳＥＬ出力の新しい状態であり、スワップｊｌｉの夕
１ては、ＢＡＮＫＳＥＬ状態は未変更のままである。 最初のＰＡＬはＦｌ’と同期し°Ｃ動作するので、もう
方のＰＡＬはＣＰモジュール１１０か終了したこと、ま
たはバンクの交換を望んでいることを示すＣＰ同期信号
を捕捉するために使用される。 この第２のＰ八りは３つのハントシェイク・モート・ビ
ットによって制御される（モジュール選択信号による）
。３ハンドシエイク・モート・ビットは次のように割り
振られている。ビットＯと１は００がノー・オペレーシ
ョン、ＯｌがＣＰＤＯＮＥをセット、１０が［：ＰＤＯ
ＮＥをクリア、１１がテスト・モードの処置がとられる
ようにコート化されている。これとは独立して、ビット
２はレジスタ・バンクを交換することを要求する。 ＣＰＤＯＮＥ状態は命令がセットまたはクリア操作であ
る場合を除き、マイクロコード・サイクルにまたがって
未変更のままである。 このＰＡＬはモード・フィールドのビット２の正の縁を
、新しい人力を以前にレジスタ格納されたものど比較す
ることによって検出する。縁が検出されると、これによ
りバンク選択出力の状態が切り替えらねる。 割込み捕捉ＰＡＬ ＣＰＷ、ｌＴ、ＦＰＷＡＪＴ 、およびいくつかの割込
み信号でクロック縁を捕捉するために別のＰＡＬが使用
される。エラー割込みは中断点割込みと同し割込み出力
を共用するか、独自のマスク・ビットをもっている。出
力は対応するマスク・ビットが１，０に駆動されるとリ
セットされるが、このマスク・ビットは以後の割込み縁
を検出するためにＨＴに戻しておかなければならない。 マイクロアドレスとクロック制御ＰＡＬこのＰＡＬはＦ
Ｐマイクロアドレス・ソースの制御とＦＩ’クロックの
制御の２つの独立機能を実行する。 マイクロアドレス・ソースは２ビツトの人力によって選
択され、次のようになっている。（ｏｏ）ｐｐ次アドレ
ス・ロジック４７７、（０１） ＣＰマイクロアドレス
２１１八：（１０）開始アドレス・レジスタ４７９（
連Ｎｔ）：（１１）スタック４７８の出力。別の人力で
２ピン１〜選択コマン１−を無視することも可能である
。その場合には、 ＣＰマイクロアドレスはモジュール
かイネーブルされるとイネーブルされる。この人力を使
用するど、ポストはセットアツプやデバッグ時にＷＣ５
４７０をアクセスすることができる。 ＦＰツタック生成機構４８０（これは本好適実施例では
ＥＣＬが使用されている）を制御する出力は次ように選
択ができる。（［１１］）ＦＰマイクロコート・クロッ
クを自、走させる。 （０１）ＦＰマイクロコート・ク
ロックを停止させる。別の論理条件はＦＰツタックを別
の入力によって制御させ、クロックがその主張があった
とき自走するようにする。 直列／並列ロード選択 このＰＡＬはマイクロコードをホス１〜またはＣＰから
ＦＰモジュールのＷＣ５４７０にロートすることを制御
する。ホストによってロードされるマイクロコドは直列
ループを使用する必要があるが、ＣＰはマイクロコート
を並列にロートすることができる。注目すべき点をいく
つか挙げると、次の通りである。 １、Ｗｃｓ ４７０に使用されているバイブライン・レ
ジスタミニｌ：個別の出力イネーブルをもっていないの
で、これらはデータ・バスでの競合を防止するために別
々に使用される。 ２２つの直列データ・クロック信号の依存性はホストま
たはＣＰが選択されたかに応して切り替えられる。 ３、ポストか直列ループを制御する場合は、モード信号
は両方のデータ・クロックを一緒に駆動させるか（通常
データ・シフト）、一方だけを駆動させるか（別の信号
で選択されたもの）を選択する。直列データ・クロック
はＷＣ５４７０からデータを読み戻すときもこれと同じ
ように制御される。 ＣＰ書込みデコードＰＡＬ このＰＡＬはＷＣ５拡張部分４９０にあるマイクロコー
ド・フィールドをデコードして、レジスタ４２０のどち
らをアクセスするかを選択するものである。選択された
レジスタには、ＲＣＲＥＧＤＩＲがＬＯのときたり書き
出される。ＸＦｎＥＧ、Ｔ’ＰＲＥＧ、 ＩＩＡＲＥＧ
またはＭＴＩＥＧの中から１つ選んでそこに；ｌｊ各込
むことのほかに、実行される機能には他に２つある。 １ 、にＤババストランシーバ４４４に対する方向と出
力イネーブル制御が生成される。 ２、中断点をクリアするマイクロコート・ビットは書込
みゲート・クロックで書込みイネーブル・ゲートがとら
れる。ここで短パルスが使用されているのは、再始動直
後に現れる中断点を見失うのを防止するためである。（
これは、新しい中断点が現れたときＣＰがまだ前の中断
点をクリアする信号を低に維持していると問題を起すこ
とおそれがある。）従って、この信号はそれを短時間に
保つクロックでＯＲをとるようにしている（活動−低Ａ
ＮＤ）。 クロック／ストローブはずへてＣＰＭＣＧにおよびＣＰ
ＭＣＣＫＷＧによって修飾されて、マイクロコード・サ
イクル内でタイミングを設定するが、モジュールが選択
されていなければディスエーブルされる。 この１〕八１．はＣＰマイクロコー１−・フィール１へ
をデコーＦ Ｌ、て、レジスタ４８０のどちらをアクセ
スするかを選択するものである。選択されたレジスタは
ＩＩＣＲＥＧＤＩＲがＩＩ＋のときたり読み取られる。 保持レジスタ制御ＰＡＬ ４５１ ２つのＰＡＬが保持レジスタ４２０からの出力を制御す
るために使用される。 最初のＰＡＬは多対のレジスタ４２０に対するクロック
をイネーブルするために使用される転送シーケンス波形
を発生するものである。各転送サイクルは転送長さで指
定された通りに、１〜４マイナ・サイクルの間持続する
。（「マイカ・サイクル」期間は上述したように、転送
りロック４１２によって発生ずる。）各マイカ・サイク
ルで対のＦ語が転送されるが、そのうちの１語は別のＰ
ＡＬによって禁止されることがある。転送シーケンス波
形は４つの線上に「遊歩１，０」として現れる。 循環列内で最初に主張される線はＸＦＩＩＲ５Ｔ＜１
： ２＞によって制御され、ＸＦＩＮＩＴが１−１１の
ときだけ現れる。ＸＦｒＮＩＴは最初のサイクル時だけ
活動し、後続のサイクルでは現在のシーケンス波形か次
の島−を制御するために使用される。ＬＩＣＸＦＤＩｌ
ｌは転送方向が保持レジスタ４２０からレジスタ・ファ
イル４３０へのとき、ＬＯＯＰＢ八ＣＫモへトが働し１
てい１１ければ、１１ＲＣＫＥＮＰ＊＜０：３＞をディ
スエーブルする。ＩＩＲにに八１，１４は通常の開始お
よび長さ制御を無視して、すへてのクロック・イネーブ
ルを同時に活動化させるので、１回のサイクルでデータ
を４コピーしてずへてのレジスタ対に入れることができ
る。 ＸＦＴＹＰＥ人力は波形列が通常の転送サイクルに対す
るものか、並列マイクロコード・ロート・サイクルに対
するものかを選択する。後者の場合には、常に２つのマ
イカ転送サイクルがあり、そのタイミングが若干異なる
ことがある。この人力は保持レジスタに対するすべての
クロックを禁止することができる。 第２のＰＡＬは各レジスタ対を出力イネーブルするため
に使用される転送シーケンス波形を生成するものである
。これらの２つのＰＡＬは相反する転送方向で使用され
る。 「クロック・マスク」ＰΔ１．は、保持レジスタ４２０
を構成する８個の３２ピツｉ〜・ｌ／レジスタＦレジス
タ）に書き込みを行なうことを制御するために使用され
る８個のクロック・イネーブルを生成するものである。 １回の主転送サイクルて、８個までのＦ語をレジスタ・
バンク４２０の８個の別々のレジスタに送り込むことが
できる。人力は更新する必要のある最初のレジスタ（０
，、，７） と更新すべきＦレジスタ（１，、，８）の
個数を示している。 ＰＡＬはそれに応じて、更新すべきすべてのレジスタに
対してビットがセットされたマスクを生成する（主転送
サイクル内で）。転送方向が保持レジスタ４２０からレ
ジスタ・ファイル４３０へのとぎは、ずへてのマスク・
ビットはＨＩにセットされるので、保持レジスタへの書
込みは一切防止される。同様に、マイクロコート・ロー
ト・サイクルが現れている場合は、クロックはディスエ
ーブルされる。すべての保持レジスタがクリアされる場
合（もう１つの信号によって指示された通りに）は、イ
ネーブルは低にセットされるので、すへての保持レジス
タか更新される。 保持レジスタ開始アＩ〜レスｌ’へ１ このＰへ１．は４：１マルヂフ゛レクサとそのあとに１
７ａくレジスタからなっている。マルチプレクサへの人
力となるものには、レジスタからの保持レジスタ（ＨＲ
）開始アドレス、マイクロコート命令からのＨＲ開始ア
ドレス、ＣＰアドレス・バスからのＦＲ開始アドレス、
前のＨＲ開始アドレスの４つかある。 モジュールが選択されない場合は、前のＩＩｎ開始アド
レスが残される。 レジスタ・ファイルＷＥ制御 このＰＡＬはレジスタ・ファイル４３０に対する書込み
イネーブルを制御する。マイカ・サイクルで１個または
２個のＦ語がレジスタ・ファイルに書込むことができる
。開始位置と長さの６ビツトはクロック・イネーブル・
マスクが生成されるとき同じ方法で書込みイネーブル・
マスクを生成するために使用される。マスクからの該当
２ビツトはどちらのマイカ・サイクルが進行中であるか
に応じて、下半分書込み信号または上半分書込み信号か
ら順序イ」りられる。ループバック・モートか活動して
いるとぎは、書込みイネーブル・マスクはディスエーブ
ルされる。別の信号はずへてのマイナ・サイクルで両方
の話を強制的に書ぎ込むために使用できる。 下半分書込み信号と上手分書込み信号は転送方向か正し
くないか、転送タイプがマイクロコード・ロー１〜機能
であると、ディスエーブルされる。 人力信号はレジスタ・ファイルの読取りまたは書込みモ
ートを選択するためにもコート化される。 使用中信号線は保持レジスタ・データ・バス４２２が使
用中であることを指示するものである。 レジスタ・ファイル・アドレス修飾ＰＡＬこのＰＡＬは
モジュールが選択されたときレジスタ・ファイル・アド
レスをレジスタに格納する。 そうでない場合は、前のア１−レスが保持される。 アドレスの最上位ビットはソフト２重バッファリングが
行なわれるように修飾される。２ビット信号はどのタイ
プの修飾を最上位ビットに対して行なうかを選択する。 オプションには次のものがあ１人カヒットの使用。これ
は物理アＩ・１／ス指定モートである。 ２．８ＡＮＫＳＥＬの使用。これは２重バッファ・モー
トである。 ３．８ＡＮにＳＥＬの反転値の使用。これはブレビュ・
モートであり、ＣＰまたはＦＰはバンクを交換し合わな
くても２重バッファの反対側にあるデータかアクセスで
きる。 レジス・ファイル・アクセス増分機構 このＰＡＬ （イネーブルされているとぎ）はレジス
タ・ファイルのポインタを増分する。従って、アドレス
は各マイナ・サイクル（転送りロックの）ごとに増分し
て、レジスタ・ファイル４３０から次の対の番号を取り
出したり、次の対を書き込んだりすることができる。制
御入力は、保持レジスタ４２０からレジスタ・ファイル
４３０への転送の最初のマイナ・サイクル期間アドレス
定数を保持することを可能にする。これが必要なのは、
データ通路がバイブライン化されているからである。 データ有効性制御１’ＡＬ このＰΔ１幻レジスタ・ファイル４３０の偶数側と奇数
側に刻するデータ有効性信号を制御する。マイナ・サイ
クルで、１個または２個のＦ語をレジスタ・ファイルに
書き込むことができる。開始アドレスと長さに応じて、
データの１話または２語かこのマイナ・サイクルで有効
になる。２つの出力（ＥＶＥＮＶＡＩＩＤ＊ とｏＤｏ
ｖＡｌ、ＩＤｉはどちらの語が有効であるかを示してい
る。この機能はレジスタ・ファイルからの転送ではディ
スエーブルされる。 マイクロ命令アドレス選択ＰＡＬ ごのＰＡＬは次のマイクロ命令アドレスが真アドレス・
フィールドからのものか（つまり、レジスタ４７４の出
力）、偽アドレス・フィールドからのものか（つまり、
レジスタ４７５の出力）を選択する。内部の「常に真」
状況は無条件ジャンプのとき選択てぎる。両方共開始ア
ドレス・レジスタ４７９がマイクロアドレス・バス４７
３を駆動できるように、あるいは５ＴＡＣＫＰＯＰまた
はＲＥＡＤＳＴＡＣＫ＊信号かスタック操作進行中を示
しているときディスニブルさせること力）できる。（Ｓ
［へＣ旧）０１）はｌ’ ｌ’マイクロコートかう得ら
れるか、１（１・へｏｓ’ｒへＣＫはＣ１）にＪ：って
制御される。） 上述したように、ＦＰモジュール１３０はＣＰ千ジュー
ル１１０とＤＴＰモジュール＋２０で言うような個別の
シーケンサをもっていない。事実、このモジュルは個別
のプログラム・カウンタでさえもっていない。その代わ
りに、レジスタ４７４の真と偽の出力がこの機能を果し
ている。 ＡＬＵ問題状況ＰＡＩ。 このＦＡＩ、は浮動小数点状況ビットの１つがいつ「問
題状況ｊ状態を示したかを記憶している。 （本好適実施例で「問題」状況が使用されているのは、
基本的エラー処理メカニズムから切り離しである種の障
害状態をモニタするためである。）例えば、オーバフロ
ーのテストは各要素の引算のたびでなく、ベクトル演算
の終了時に行なうことができる。乗算機構４４０とＡＬ
Ｕ ４４０は各々問題状況を表すビットをいくつかもっ
ている（オーバフロー、アンダフロー、 ｊｊｊｌ：効
演算、その他の類似工ラ−を示ずヒノ１−）。２つのマ
イクロコート・ピッ）−は問題状況１ノシスタの更新と
クリアをサイクルｉＩｔ位で制御する。 類似の１）計はＦＭＯＹ状況に刻してこの機能を実行す
る。これらのＰへ１、にあるロシ・ツタもコート化され
た出力で各種問題状況状態を示すようになっている。ク
ロック・タイミングの使用により、問題状況ビットが存
在するかどうかが１サイクルで検査される。 スタック制御ＦＡＩ、３９１Ｏ このＦＡＩ４は、サブルーチン・スタック・アドレス指
定の制御とテーブル・アドレス・カウンタの制御の２つ
の別個の機能を実行する。 第３９図は浮動小数点プロセッサ・モジュール１３０内
のスタック・レジスタ４７８の好適実施例を示している
。Ｉ’ＡＬ ３９１０は多重レベル・バイブライン・レ
ジスタ３９２０を制御する。（本好適実施例では、これ
はＡＭＤ ２９５２０が使用されている。）この多重レ
ベル・レジスタ３９２０は４つのパイプライン化レジス
タ３９２１を含んでいる。しかし、出力マルチプレクサ
３９２２にこれらのレジスタのいずれかを選択させて、
直接出力を得ることも可能である。 このマルチプレクサの出力はＦ１１モジコ−−ル１３０
のマイクロ命令アＩ・レス・バス４７３ に結はれてい
る。 ＦＡＩ、３９１０は制御人力を多重レベル・レジスタ３
９２０に提供して、このレジスタを１、ＩＦＯ（後入れ
先出し）メモリとして機能させる。これにより、メモリ
はスタックとして動作する。ＰＡＬ ３９１０はバイブ
ライン化レジスタ３９２１に対して転送信号３９１２（
これはマイクロコード・クロックとＡＮＤがとられる）
を供給する。また、選択信号３９１３をマルチプレクサ
３９２２に供給する。 ＰＡＬは通常のブツシュとポツプ機能を備えているほか
に、コマンドを受けて読取りスタック・モードに入って
、スタック状況を壊すことなくどのスタック・レベルで
も読み取ることができる。 レジスタ・ファイル・アドレス修飾子ＰＡＬこのＰＡＬ
はＦＰレジスタ・ファイル・アドレス・フィールドの最
上位ビットを、アドレス修飾コトと２重バッファの現在
選択されているバンクに応して修飾する。修ｆｉｉｌｉ
ずへぎア］・レス・フィール１〜は３つあり（Ｘ、Ｙ、
Ｔ）（これらは第１オペランド・ハス４３１、第２オペ
ランド・ハス４３２、おＪ：び結実用バス４３３に対応
している）、ロジックはこれらの各々に対して同じであ
る。これらのアドレスの１つについてそのロジックを以
下説明する。 修飾最」三位アドレス・ビットは人力アトレスの最上位
ビット、２ビツト修飾コード、およびバンク選択信号か
ら求められる。アドレス・ビットに対する修飾は次の通
りである。 １、修飾なし−これは物理アドレス指定モードである。 ２、バンク選択信号の反転−これは２重バッファ構成で
通常のアクセスに使用される「論理」モートである。バ
ンク選択は、データがレジスタ・ファイルと保持レジス
タの間で転送されるとぎ使用されるものと反対であるこ
とに注意されたい。 ３バンク選択信号と同等−これはプレビュモー１’であ
る。−ト述したように、このモートにあるときは、ＦＰ
はバンクを交換し合わなくても２重バッファの反対側に
あるデータをアクセスできる。この機能は浮動小数点パ
イプラインを一杯に保つことができる。 ３つの修飾アドレス・ビットは外部レジスタに格納され
、「旧人６」ビット（各アドレスに１ビツト）としてフ
ィードバックされる。これらは、「旧八６使用」コマン
ドが主張されたとぎこれらのビットの「計算で求めた値
」を置き換えるために使用される。この機能は、アドレ
ス・モードが数サイクルの間未変更のままであるときア
ドレス・セットアツプ時間を短縮する。 結実用バス制御ＰＡＬ このＰＡＬは結実用ソース・マイクロコート・フィール
ドをデコードして、必要とする装置（例えば、第１図の
構成では、ＦＭＰＹ ４４０． ＦＡｌ、Ｕ ４５０、
またはスクラッチパッド・メモリ１６１０）を出力イネ
プルする。このＰＡＬは必要時にスクラッチパッド・メ
モリにチップ・イネーブル信号も送る。 ＶＭｌｉ割込ミＰ Ａ １ このＰΔ１． ｌ：ｌ：ＶＭＥ割込みプロトコルをステ
ー１−・マシンの形で実現している。ＧＥＮＶＭＥＩＮ
Ｔか活動状態（高）になると、ＩＩＩＱＥＮは次の正の
ｖｃＫ縁で高に駆動される。ＩＲＱＥＮは割込みか受は
イ」のられるまて活動状態のままであるので、割込みの
原因はＣＬＲＩＲＱＦＦ＊を低に駆動することによって
除かれる。ＶＩ八へＫ＊とＶＩＡ［：ＫＩＮ＊信号かモ
ニタされ、割込み受イ」けサイクルが引き起された割込
みで検出されると、内部割込み受（−１０サイクルが開
始される。 正しいＶＭＥ割込み受付番プザイクルはこれらの信号が
活動状態になり（ＶＩ八へＫＩＮ＊はデイジ一連鎖の部
である） 、 ＶＭＥＩＡ＜０１＋０３＞が割込みが引
き起されたときと同じレベルにセットされることによっ
て識別される。内部割込み受付はサイクルはＶＭＥＩＤ
Ｓが主張されるまで待ったあとで、数サイクルの間に割
込みベクトルをイネーブルしてデータ・バス（ＩＶＯＥ
＊）上に送出し、ＩＶＤＴＡＣＨをセットし、１１１Ｑ
ＥＮを取り除く。しばらくしたあと、ＶＭＥＩＤＳは非
活動状態になり、割込みベクトルとＩＶＤＴ八Ｃにへ除
かれる。割込み受イτ」リサイクルか現れると、ＶＩＮ
ＴＡ（：Ｋか主張され、そのあと割込みベクトルをハス
上に送り出すスレーブ・サイクルで旧ｌ５ＣＯＮを始動
する（アドレス・デコーＦＰＡＬを通して）。 割込み受イ」けデイジ一連鎖は、未処理の制込み要求が
ないときこのＰＡＬに支障なく渡される。 ＤＭＡ／ＶＭＥステート・マシン このＰＡＬはＶＭＥバスとデータＦＩＦＯ間のデータ転
送だけを取り扱う。転送の方向はステート・マシンから
は見えないので、クロックと状況は外部で切り替えられ
る。ＤＭＡＲＳＴＡＲＴが活動状態になると、ステート
・マシンはＤＭＡ転送を開始する。まず、同期ＦＩＦＯ
状況（ＳＤＭＡＦＳＴＡＴ中）がＦＩＦＯに１回の転送
分のデータまたは余地があることを示し、ＳＤＭＡＤＯ
ＮＥ／Ｊ＜ ＤＭＡカウンタが準備状態にあることを示
すまで待っている。ＤＭＡＧＫは低に駆動されて、デー
タがある場合にＦＩＦＯを出力イネーブルする。 ステート・マシンはバス要求（ＬＩＩＵＳＲＥＱりを出
して、その要求が許可（ＳＬＢＧＲＡＮＴ＋）されるま
で待ってし＼る。バスが許可されると、ＤＭ八へへ＊と
ＤＭ八へｓ＊がＶＭＥハス・セットアツプ時間に従って
主張される。これらの２信号はＶＭＥスレーブ装置がデ
ータ転送受付け（ＳＬＤＴＡＣＫｋ）を返してくるまで
保留され、そのあとＤＭＡＧＫは高に駆動される。１サ
イクルのあと、ＤＭ八へへ＊とＤＭＡＤＳＩは除かれ、
正の縁がＤＭＡＣ０ＩＩＮＴテ駆動さレル。転送モード
（ＤＭＡＲＢＬＯＣＫ）が単一転送である場合は、ＬＢ
ＬＩＳＲＥＬが主張されてバスが解放され、上で述へた
手順が繰り返される。転送モードがブロック（順次）転
送である場合は、バスは、ブロックの終りまできている
か（ＢＬＯＣＫＥＮＤて示される） 、 １４ＦＯが満
杯／空であるか（ＳＤＭＡＦＳＴＡＴ串）、ＤＭＡカウ
ントが尽きたか（ＳＤＭＡＤＯＮＥ）、あるし１はＤＭ
ＡがＤＭＡＲＳＴＡＲＴ ノ否定によフて途中で打ち切
られた場合以外は、解散されなし１゜ブロック転送のと
きは、ＤＭ八へへ中はＢＬＯＣＫＥＮＤによって解放さ
れるまで保留されている。 ５ＬＢＵＳＥＲ旧人力は、ＤＭＡアクセスの結果バスに
エラーが起こると、活動状態になる。このエラーが起こ
ると、現在の転送は打ち切られ、ＤＭＡＢＥＲＲが駆動
される。ステー１・・マシンはＤＭＡＴＳＴＡＲＴか否
定されてＤＭＡＩＩＥ旧（がクリアされるまでこの私！
占のままである。最後の人力ＤＭＡＴｌ１ＳＴはとのＶ
Ｍｌｉサイクルが現れなくてもＤＭＡが行なわれること
を可能にする。これは、ステート・マシンの基本動作を
テストするとぎに便利であり、またバス・エラが起こっ
たときにＦＩＦＯの人力を停止させる手段として利用で
きる。 リセ・ント状態はＤＭＡＲＳＴＡＲＴ、 ＤＭＡＲＢＬ
ＯＣＫおよびＤＭ八へＴＥＳＴの未使用の組合わせを使
用することによって強行させることができる。 （以 下 余 白） ＤＭＡアドレス制御 ７ Ｆ １／ ス・ヒｙ ｈ （ＶＭＥＩ八＜０１：０
７＞は、２５６バイト境界まてにいつ達する直前にある
かを検出するためにモニタされるのて、ブロックＤＭＡ
転送を瞬時に中断させて、ＶＭＥ仲裁を可能にする。（
これにより、ＶＭＥ規格におりる最大ブロック転送長さ
の制約に準拠することがてきる。）このことはＢＬＯＣ
ＫＥＮＤて示される。ＰＡＬの残り部分はＤＭＡアドレ
ス増分の処理を担当する。転送サイズ（１６または３２
ヒ゛・ント）に応じて、ＤＭＡアドレスはＤＭ八へＮＧ
が高になると、それぞれ１か２だけ増分される。 ＤＭＡアドレスの増分は、ＤＭ八へＮＴＥｌｕがマイク
ロコート・クロックの１または２サイクルの間活動して
いるかどうかを選択するＤＭＡＲＬＯＮＧＩＮＣによっ
て制御される。ＣＬＲＥＦ＊は、ＤＭＡＣ０ＵＮＴの縁
を捕捉したフリップフロップをリセットする。ＶＭＥＩ
Ｒ５Ｔ＊は必要ならばＰＡＬをリセッ１−するために使
用できる。 割込み縁捕捉 コ（１’）ＰＡＬ ハＧＩＰＩＥＭＰＴＹ＊、ＶＭＥＩ
ＦＥＭＰＴＹ＊、ＤＰＩＩＥＭＰＴＹＶＴＰ ＩＮＴＤ
およびＶＴＰＩＮＴテ正（７１を捕捉し、Ｇ ｌ １１
０１ｉ Ｍ Ｐ Ｔ Ｙ ＊とＶＭ１１旧・ＥｖＰ１ｙ
＊て負の縁を捕捉する。 これにより、割込・、７１信号を縁でトリガさ（、その
あとマイクロコート・クロックと同期させることかでき
る。縁か検出されると、夕４応する出力は低に駆動され
る。縁捕捉フリップフロップは対てリセットされる。つ
まり、ＴＰＩＮＴＧＩＰ中は２つのＧｌｌ＋縁をリセッ
］・シ、ＴＴＩＶＭＥＦ＊は２ ツノＶＭ［ｉ １＆を
リセットし、ＴＰＩＮＴＶＭ巨は２つのｖｒｐ縁をリセ
ットし、ＴＰＩＮＴＤＰＩＰ［ｌ＊は２つのＤＰ縁をリ
セッ１−する。 ＧＩＰマイクロコード・デコー１〜 このＰＡＬは３つのマイクロコート信号ｕＧＩＰｌＩＤ
両ＵＧＩＰＷ１１４およびＵＧＩＰＦＩＩをデコードし
て、出力イネーブル、ＦＩＦＯ読取りおよび書込みクロ
ックおよびレジスタ・クロックを発生ずる。ＦＩＦＯ読
取りクロツタはＦＩＦＯの空の状況（ＧＩＰＯＥ＊）に
よってゲートされて、ＦＩＦＯ内の誤りを生じる空のＦ
ＩＦＯの読取りを期止する。クロックタイプの信号はＧ
ＩＰＣＩまたはＧＩＰＦＲＤＧＫで資格づりされる。 ４ ｒ＋ ２ ５３Ａ ＧＩＰ割込みマスク このＩ“八ｌ は２つの機能を実行する。ます第１に７
つの割込み発生源となり得るものの中から４つを選択し
、必要な場合には選択的に反転して割込み処置か正の縁
になるようにする。４割込み発生源は２組か８！Ｉされ
、ＧＩＰＳＥＬＩはそのどちらかを選択する。第２の機
能は選択した組に４マスク・ビット（ＧＩＴ’１Ｍ ＜
０：３＞）てマスクをかけてから、結果を駆動してＧＩ
Ｉ’ＩＮＴ ＜Ｏ：３＞とじて出力するものである。Ｇ
ｌｌ”ＩＡＣＫ＊信号は単純に反転されるだけて、ＧＩ
ｆ’Ｉ八ＧＫかへられる。 （以下余白） Ｇｌｌ’割込みステート・マシン このＰＡＬは訓込み人力（ＧＩＰＩＮＴ＜０：３＞）の
正の縁を探し、１つまたは２つ以上か現れると、ＧＩＰ
ＩＮＴか駆動される。特定の割込みはマイクロコート・
フィールドＬＩＧＩＰＣＣ５＜０・ｌ〉でそれを選択し
て、１１１、ＩＰＣｌ、ＡＩを主張することによってク
リアされる。 すべてのフリップフロップはＧＩＰＲＳＴ＊によるリセ
ットでクリアされる。縁は割込みを１サイクルだけ遅ら
せ、遅延されたものと遅延されなかったものを比較する
ことにより検出される。遅延されなかりたものは、この
ステート・マシンがラン・オフしているＧＩＰＣＩクロ
ックとすでに同期がとられている。 ホスト・コンピュータ 第１図に示すようなシステムは広範囲にわたるコンピュ
ータ・アーキテクチャで使用できる。本好適実施例では
、第１図のシステムは数値高速化サブシステムとして使
用されている。ポスト・コンピュータはＶＡＸ ８８０
０を使用し、ＶＭＥオペレーティング・システムが稼動
して、ＶＭＥインタフエスとＶＭＦハス４１１Ｏを通し
て第１図のシステムと通信するようになっている。しか
し、他の４１１６成も幅広く使用することも可能である
。例えば、使用てきるｌ］旧Ｘマシンは、Ｓｕｎ Ｍｉ
ｃｒｏｓｙｓｔｃｍｓ社提供の装置を含む扛々なものか
ある。 さらに、他のシステム・ハス構造を使用することも可能
である。例えは、第１図のザブシステムをＶＭＳが稼動
するＶＡＸて使用し、インタフェース・ボックスを経由
してリンクで結ぶことができる。このザブシステムはＭ
Ｓ−ＤＯ５が稼動するパーソナル・コンピュータで使用
し、イーサネット（例えば）を経由して単純なＶＭＥバ
ス・インタフニス・ボックスと通信させることさえ可能
である。 さらに注目すべきことは、第１図のサブシステムは３２
ビツト・アーキテクチャが中心になっているが、このザ
ブシステムを６４ビツト語や４８ビツト語で使用できる
という利点があることである。この機能を得る１つの要
因は、わずか２サイクルで６４ビツト演算が行なえる浮
動小数点プロセッサ・モジュール１３０に内部データ通
路を使用したことである。もう１つの要１λ１は、キャ
ッシコ・ハス１４４を広幅にして、複数の６４ピッＩ−
語を数値プロセッサ・モジュール１３０と並行して転送
てぎるようにしたことである。従って、６４ピッ１−計
算は語のほぼ半分の速度て（つまり、はぼ同しビット速
度）３２ビツト演算として実行することかできる。 さらに、本明細書に開示されている多数の新規事項を様
々なシステムに適応させることも可能である。これらの
新規事項は本好適実施例のバス標準と全く異なるバス標
準をもつシステムに適応させることも可能である。実際
には、ＶＭＥバス・インタフェースは特別には利点がな
いので（総バンド幅を妥当なものにすることとは別に）
、発明者の開示義務に従うために開示したにすぎない。 ホストとのバス・インタフェース 上述したように、本好適実施例では、ホストと結ぶ主要
インタフェースとしてＶＭＥバスを使用している。この
バスは上述したようによく知られている。 他のバス構成を幅広く使用することも可能である。例え
は、Ｖ ｅ ｒ ｓ ａＩｔ ｕ ｓ 、Ｆ ｕ ｔ
ｕ ｒ ｅ Ｂ ｕ ｓ、またｉ：ｌｊすｕｌｌｕｓを
必要ならば、システムに組み入れる段別が簡単に実現て
きる。超高速計算システムの場合は、光学バスを使用し
、光ファイバに変調固体素子レーザを使用すると利点が
得られる。 画像プロセッサ・サブシステム １つの実施例によるシステムは第１図（または９Ａカ）
１０）に図示のような１または２以上のサブシステムと
通信するポストを使用しているだけでなく、特殊な図形
プロセッサである追加サブシステムを使用している。こ
こで使用されている好適画像プロセッサは”ＧＴＰ”プ
ロセッサとも呼ばれ、英国Ｋｉｎｇｓｔｏｎ−ｕｐｏｎ
−Ｔｈａｍｅｓ在のｂｅｎｃｈＭａｒｋ Ｔｅｃｈｎｏ
ｌ。 ｇｉａｓ Ｌｔｄ 社から提供されているものである
。 第４１図は１つの構成例であるが、勿論、広範囲にわた
る他のトポロジやシステム・アーキテクチャを使用する
ことも可能である。ホスト・コンピュータ４１００は画
像プロセッサ・サブシステム４１４０および少なくとも
２つの数値高速化サブシステム４１５０ （これは例え
は、第１．９．１０図に示すものと同しにすることがて
きる）と、ＶＭｌｉハス４＋７０を経由して通信する。 ＶＭＥバス４１１Ｏを経由して、主メモリ４１６０、大
容量記憶装置４１７０ （例 バー１〜・ディスク）、
および任意的に、１つまたは２以上の装置インタフェー
ス４＋８０（これは出力装置、ゲートウェイ、他の記憶
装置などにすることができる）をアクセスすることも可
能である。 本実施例では、追加バスが２つ使用されている。画像デ
ータ・バス４１３０は図形プロセッサと結ぶアプリケー
ション仕様インタフェースとなる。 （これは広幅であり、画像または図形伝送で使用すると
特に便利である。）この実施例の構成例では、これはｒ
ＧＩＰバスＪ （ｂｅｎｃｈＭａｒｋ Ｔｅｃｈｎｏｌ
ｏｇｉｅｓ社提供）が使用されている。このアプリケー
ション向きバスは画像処理サブシステムの広バンド幅大
出力要求に非常にマツチしている。これは広幅バスであ
り、１６０データ線からなっている。 もう一方のバックブレーン・バスはデータ・パイプ・バ
ス４１２０である。このバスを使用すると、複数の数値
高速化サブシステムを第３４．３５．３６、３７図に示
ずようなトポＤジ構成で結ぶことかてぎる。この実施例
の構成例では、このハスは３２デタ線からなっている。 システムの動作 本発明を色々な角度から見たいくつかの重要な使い方と
、開示されているシステム・アーキテクチャのいくつか
の使い方について以下説明する。 以下で説明するいくつかの方法はそれぞれ個別発明を構
成するものである。 サンプル動作の実現 アーキテクチャの簡単な使用例について以下説明する。 この例では、ホスト・プロセッサ４１００は数値高速化
サブシステム４１５０ （第１．９または１０図に示す
ものと同じ）に対してコマンドを出して２つの配列を一
緒に乗算して（配列要素単位で）その結果を第３の配列
に入れておくものである。 ３つの配列はずへてＶＭＥメモリ空間（例えば、主メモ
リ４１６０）に置かれている。コマンドが出される前は
、ザブシステムは遊休状態にあり、コマンドが実行され
ると、再び遊休状態になる。これは図式化して第４２図
に示されている。 コマンド・シナリオは２かト類か示されている。 最初のシナリオは使用されるメそり空間か物理空間だけ
のシステムを詳しく説明している。（この種のアーキテ
クチャは、ボス１〜か可能な限りの作業量を高速化サブ
システムにオフロー１−することが望ましい場合に使用
できる。）第２のシナリオはＶＭＳが稼動するＶへＸや
ＵＮＩＸコンピュータに見られるような仮想メモリをも
つシステムに対するものである。この第２シナリオでは
、動的メ干り割振りとディスクとのデータのページ・イ
ンとベジーアウトがどのように処理操作で取り入れられ
ているかが示されている。 第１５図はコマンド・メモリ１９０がどのような構成に
なっているかを示している。また、やりとりされるコマ
ンドと割込みタイプのいくつかも示されている。注目す
べき重要点は、２つのコマンドＦＩＦＯが含まれるよう
にコマンド・メモリ＋９０をソフトウェアで分割すると
好ましいことである。ＣＰコマンドＦＩＦＯ１５２０は
ＣＰ−１１−ジュール１１０ ニア Ｆしス指定された
ロマン１〜をバッファするものてあり、ＤＴ’Ｐコマン
１ｊＦＩＦ０１５１０はＤＴＰモジュール＋２０にアド
レス指定されたコマンドをバッファするものである。 コマンド・インタフェース、やりとり、および作業のス
ケジューリングはラフ１〜ウエアによって制御されるが
、必要に応して変更することが可能である。従って、以
下の例はシステムをどのように使用する必要かあるかを
明確化していない。システムか使用できる態様を示した
にすぎない。 物理メモリ・モデル（ＣＰ／ＤＴＰ間のやりとり）この
例では、ポスト・プロセッサは高速化ザブシステムに対
してコマンドを出して、２つの配列を一緒に乗算して（
配列要素単位で）、その結果を第３の配列に入れておく
ためのものである。３つの配列はすへてＶＭＥメモリ空
間に５置かれている。コマンドが出される前は、高速化
サブシステムは遊休状態にあり、コマンドが実行される
と、再び遊休状態になる。これは図式化して第４２図に
ボされている。 コマン１〜の実行時には、吹のようなスデップで行なわ
れる。 （１）ボス１〜はヘクトル乗算コマン）・を高速化ザブ
システムのコマン１〜待ち行列（これはＶＭｌｉインタ
フェース・メモリに置かれている）に入れる。 その際、コマンドで配列内の要素の数、２つのソス配列
のアドレス、および結果配列のアドレスを指定しおく。 コマンドとそのパラメータか待ち行列に追加されると、
ホストはデータ転送プロセッサ・モジュール１２０に割
込みを引き起す。これにより、ポストは解放されるのて
、他の仕事を行なうために使用できる。 （２）ホストから割込みを受り取ると、データ転送プロ
セッサ・モジュール１２０はコマンドとそのパラメータ
のコピーをとって、コマンド・メモリにあるソフトウェ
ア管理のＣＰコマンドＦＩＦＯに入れておく。割込みが
制御プロセッサ・モジュール＋１０で引き起されて、コ
マンドが存在するとの通知を受ける。データ転送プロセ
ッサ・モジュール１２０は遊休状態に戻る。 （１）割込のを受けると、それに応えて制御プロセッサ
・モジュール１１０は遊休状態から出で、コマンドとそ
のパラメータをコマンド・メモリ１９０内のＣＰコマン
ドＰＩＦＯ１５２０から読み取る。コマンドで指定され
たアドレスが検査され、オフボート（つまり、データ・
キャッシュ・メ干り１４０にではなく）に置かれている
ことが判明する。従って、この例では、２つのデータ取
出しコマンドと”ＩＮＴＥＲＲＩＩＰＴ ＣＰ ＷＩＩ
ＥＮ ＤＯＮＥ＋コマンドがコマンド・メモリ１９０内
のＤＴＰコマンドＦＩＦＯ１５］０に書き出される。各
データ取出しコマンドは配列のソース・アドレス、その
長さ、データ・キャッシュ・メモリ内のその宛先アドレ
スを記述している。ブタ転送プロセッサ・モジュール１
２０に割込みが起こり、制御プロセッサ・モジュール１
１０は遊休状態に戻る。 （４）割込みを受けると、それに応えてデータ転送プロ
セッサ・モジュール１２０は遊休状態から出て、最初の
コマンド（とそのパラメータ）をＤＴＰコマンドＰＩＦ
Ｏ１５１０から読み取る。データ転送プロセッサ・モジ
ュール１２０はデータを取り出すべきア１−レスをチエ
ツクして、それかＶλ）ドア１〜レス空間に置かれてい
ることを確認する。次に、ブタ転送プロセッサ・モジュ
ール１２０はＶＭ［インタフェース１６０内のＤＭＡコ
ントローラが配列を取り出して、それをＶＭＥインタフ
ェース１６０内のブタＦＩＦＯ６７０を書き込むように
セラ１−アップする。 （これは実際にはコマンド待ち行列ＦＩＦＯ１５１０’
Ｊ’ｒよび１５２０と異なり、ハードウェアＦＩＦＯで
あり、先入れ先出し機能はソフトウェアにもたせている
ことに注意されたい。）このデータか到着すると、デー
タ転送プロセッサ・モジュール＋２０はデータＦＩＦＯ
６７０からデータを読み取り、それをデータ・キャッシ
ュ・メモリ１４０に書ぎ込む。転送が完了すると、ＤＴ
ＰコマンドＦＩＦＯが検査されて、次のコマンドはなに
か（もしあれば）が確かめられる。 この場合、別のデータ取出しコマンドが見イ」かると、
最初の取出しコマンドと同じ方法で実行される。これが
終ると、次のコマンドが読み取られ、実行される。この
コマンｌ〜は制御プロセッサ・モジュール１１０に割込
みを引き起ず。ＤＴＰ ：Ｊマン１−ＦＩＦＯ１５］０
はこれて空になり、データ転送プロセッサ・モジュール
は遊休状、態に戻る。 （５）この訓込みにより、制御プロセッサ・モジュール
１１０は、要求した２つの配列がデータ・キャッシュ・
メモリに格納されたことを知る。結果配列の宛先アドレ
スはオフホードにあるので、制御プロセッサ・モジュー
ル１１０は結果を人れておく一時的配列をデータ・キャ
ッシュ・メモリ１４０内に割り振る。ＣＰモジュール＋
１０は割算処理を開始する。計算処理のとき、中間デー
タ・セットがキャッシュ・メモリ１４０から取り出され
て、ＦＰモジュール１３０（ＣＰモジュール１１０の制
御下にある）のレジスタ・ファイルに移される。ＦＰモ
ジュール１３０は独自のマイクロコードを稼動させ、同
期点でＣＰ千ジュール１１０とインタフェースになって
、数値演算を実行する。中間データ・セットはＦＰモジ
ュールのレジスタ・ファイルからキャッシュ・メモリ１
４０（ＣＰモジュール１１０の制御下にある）に移され
る。従って、ベクトル乗算が完了したときは、Ｋ？ｉ
果１．１．ＣＰモジュール＋１０によって以前に割り振
られたキャッシュ１４０内の配列に残っている。 （６）次に、制御プロセッサ・モジュール＋１０はデー
タ保管コマンドと＋ＩＮＴＥＲＲＵＰＴ ｌｌ０５Ｔ
ＷＩＩＥＮＤＯＮＥ＋コマンドをＤＴＩ’コマンドＦＩ
ＦＯ１５１０に書き出す。データ保管コマンドは、デー
タ・キャッシュ・メモリ内の結果配列のソース・アドレ
ス、宛先アドレス（下のコマンドで指定されたもの）、
および配列長さを指定している。データ転送プロセッサ
・モジュール！２０に割込みが起こる。ＣＰコマンドＦ
ＩＦＯが空ならば、制御プロセッサ・モジュール１１０
は遊休状態に戻る。 （７）割込みを受けると、それに応えてデータ転送プロ
セッサ・モジュール１２０はその遊休状態から出て、最
初のコマンド（とそのパラメータ）をＤＴＰコマンドＦ
ＩＦＯから読み取る。データ転送プロセッサ・モジュー
ル１２０はデータを保管すべきアドレスを調べて、それ
がＶＭＥアドレス空間に置かれていることを確認する。 次に、データ転送ブロセッヅ・モジュール１２０は、Ｖ
Ｍｌｉインタフェース１■内のＤＭ八へンｉ〜ローラ６
１１０か正しい個数のＦ語をデータＦＩＦＯ６７０から
ＶＭＥ主メモリに転送するようにセットアツプする。デ
ータ転送プロセッサ・干ジュール１２０はデータをデー
タ・キャッシュ・メモリから読み取り、それをデータＦ
ＩＦＯ６７０に書き込む。結果配列がデータＦＩＦＯに
転送されると、データ転送プロセッサ・モジュール＋２
０はＤＭＡコン１〜ローラにそのことを通知し、 ＤＭ
ＡコントローラがＶＭＥメモリへの転送を終えるまで待
っている。 （８） ＤＴＰコマンドＦＩＦＯが空でなければ、次の
コマンドが読み取られ、実行される。これは”ＩＮＴＥ
ＲＲＩＩＰＴ−１１０ｓＴ−ＷＨＥＮ−ＦＩＮＩＳＨＥ
Ｄ”コマ：／ドである。このコマンドを受けると、完了
したばかりのコマンドの状況がＶＭＥインタフェース・
メモリ内のコマンド待ち行列に書き出され、ホスト割込
みが引き起される。この割込み通知を受けて、ポストは
そのヘクＩ・ル乗算コマンドが終了し、その状況をＶＭ
Ｅインタフェース１６０内の状況レジスタから読み取る
ことかできることを知る。そのあど、データ転送プロセ
ッサ・モジ；ノール１２０ハ遊休状態に戻り、こねて操
作を終了する。 上記処理の途中のいっても、ホストは新しいコマンドと
そのパラメータをコマンド待ち行列に招ぎ込んで、デー
タ転送プロセッサ・モジュール１２０に割り込むことか
可能である。そうすると、ＤＴＰモジュールは割込み要
求を制御プロセッサ・モジュール１１０に対して出して
、新しいコマンドを通知する。可能ならば、その実行は
上述したように開始されることが好ましい。これを行な
うと、制御プロセッサ・モジュール１１０とデータ転送
プロセッサ・モジュール１２０はコマンドの処理に専念
できるが、望ましくないやりとりがコマンド間で行なわ
れないようにする配慮が必要である。 データ・アドレス割当てはかなり柔軟性をもたせている
。インタフェース１５０．１６０．１７０（と局所デー
タ・キャッシュ・メモリ１４０）の各々には、そこを通
してアクセスできるアドレスが範囲で割り当てらねでい
る。これにより、データ転送プロセッサ・モジュール１
２０は異なるデータ・ソースや宛先の場所ごとに別コマ
ンド定義をしなくても、コマン！・のデータ要件を満足
するにうに正しいインタフェースを制御することかでき
る。 上述の例では、コマンドはＶＭＥバスを経由してホス１
−から送られてきたが、これらのコマンドは前述の説明
内容に殆んど変更を加えないで、インタフェースのどれ
からでも簡単に出すことができる（あるいはコマンド・
リストの一部として保管しておくことができる） ＶＭ
Ｅボス１−は１つの例として選ばれたものである。 コマンドに必要な総記列サイズがデータ・キャッシュ・
メモリ内の空き記憶域を越えるときは、制御プロセッサ
・モジュール１１０はコマンドをいくつかの小さな演算
に分割することによって、使用可能な記憶スペース内で
コマンドを処理することを試みる。しかし、ある種のコ
マンドの場合は、これは不可能であるので、ポストにコ
マンドが失敗したことが通知される。 ポストかコマンドを送るのが早ずきる場合は、内部ラフ
１−ウェアＦ Ｉ Ｆ Ｏか一杯にノ、＜ることかある
。 これが全体の演算に影響するのを防止するために次のよ
うな配慮がなされている。第１は、ＤＴＩ＋コマンドＦ
ＩＦ０１５１０がＣＰコマンドＦＩＦＯ１５２０の奥行
の少なくとも３倍になっていることである。１つのポス
ト・コマンドは３つ以上のデータ転送コマンドになるこ
とは稀にしかないので、口ＴＰコマンＦ ＦＩＦＯがホ
スト・コマンドの結果として一杯になることはない。 ＣＰコマンドＦＩＦＯはほぼ満杯マークまでくると、Ｖ
ＭＥインタフェース内の状況ビットがセットされる。 仮想メモリ・モデル 仮想メモリを採用する場合は、ホスト側の作業量が増加
するというやっかいな問題がいくつか生じる。これらの
問題が起こるのは、アプリケーションが物理メモリより
はるかに大きい仮想アドレス空間をアクセスできるから
である。仮想アドレス空間全体はディスク上にだけ存在
し、活動中のソントウエ】′かそのとき必要とするアド
レス空間部分は実行時に必要に応して主メモリにベージ
・インされる。このことは、次のような種類の問題をい
くつか起こす原因になっている。 配列、または配列の部分がディスク上にたり存在し、物
理メモリに存在しないことがある。さらに、高速化サブ
システムか必要とする配列部分かシステムで稼動中の他
のタスク用のスペースを作るために、スワップ・アウト
されることかある。 配列に割り当てられる物理アドレスは、コンピュータ始
動以後のすべての処理活動記録と共に変化するので、予
測ができない。 各仮想メモリ・アドレスは変換処理を受けて、特定のデ
ータ項目をアクセスするための物理アドレスが決まる。 この結果、配列がメモリ内で非連続になったり、分散し
たりする。 これらの問題を回避するには、データ転送プロセッサ・
モジュール１２０が配列をデータ・キャッシュ・メモリ
との間で転送している間、配列を物理メモリにロックし
ておく必要がある。理想的には、配列か連続しているの
か望ましい。配列を連続にてきない場合は、データ転送
ブロセッヅ・モジコール１２０は転送の過程で分散／収
集操作を行なう必要かある。しかし、データが物理メモ
リのどこに分布しているかを知るには、分散／収集テブ
ルが必要になる。 高速化サブシステムとの間のデータ転送を組織化し、そ
れに伴なうメモリ管理機能を扱う仕事をアプリケーショ
ン・ソフトウェア（ホスト上で稼動する）にもたせるの
が好ましい。（実際には、アプリケーション・ソフトウ
ェアは、ＭへＴｌ＋ライブラリ・ルーチンと装置ドライ
バがこれらの問題を扱うので、その大部分から解放され
ている。業界標準配列プロセッサ・ライブラリ・ルーチ
ンはデータを配列プロセッサとの間で受は渡しすること
（ライブラリ・ルーチンを使用して）をユーザ側に任せ
ている。）ソフトウェア階層について以下説明するが、
ここではその違いについては触れないことにする。 上述した配列乗算例では、アプリケーション・ソフトウ
ェアは次の７スデソブを受り持っている。 １）配列Ａを正速化ヅブシステムに転送し、それをア１
−レス昌に保管する（高速化機構にＪ：って実行）。 ２）配列Ｂを高速化サブシステムに転送し、それをアド
レスＢＢに保管する（高速化機構によって実行）。 ３）高速化サブシステムが転送を終えるまで待っている
（高速化機構によって実行）。 ４）アドレス昌とＢＢにある配列を一緒に乗算してその
結果をＣＣに保管する（高速化機構によって実行）。 ５）高速化サブシステムが乗算コマンドを終えるまで待
っている（ポストによって実行）。 ６）アドレスＣＣにある配列をポスト・アドレス空間に
転送する（高速化機構によって実行）。 ７）高速化サブシステムが転送を終えるまで待っている
（ポスｌ−によって実行）。 この処理順序に関して注目すべき点をいくつか挙げると
、次の通りである。 １１３のコマン］−を高速化ジブシステムに送ることが
できる。これらのコマン１〜は待ち行列に置かれてから
、処理される。 ホストは転送と乗算との間の同期点を出して、すへての
データがデータ・キャッシュ・メモリに存在するまで乗
算が開始されないように配慮する。 高速化サブシステムを待たなくても、ポストが解放され
ているので他の仕事ができる。しかし、ホストのオペレ
ーティング・システムは、高速化サブシステムとの同期
をとるためには明示の待ち操作が必要になるのが普通で
ある。 ステップＣとｅは、転送と計算操作の同期化がオプショ
ンとして高速化サブシステム内で簡単に行なえるので、
省略してもよい。しかし、そうすると、業界の事実上の
標準と互換性を失うことになる。 データ・キャッシュ・メモリのメモリ割振りはＣＰマイ
クロコード監監視ルーシンりも高いレベル（扱ねれる。 配列はメモリ内でロックされ、データ断片化の問題はア
プリケーションど高速化サブシステム間のインタフェー
ス・ラフ１〜ウエアによフて取り扱われる。同期（待ち
）点か頻繁に現れると、メ干り・ブロックは短期間ロッ
クされるので、多重ユーザや多重タスク処理環境に与え
るストレスが軽減される。 コマンドの実行は次のようなステップで行なわれる。 （１）ホストは、コマンド・タイプと対応する数のパラ
メータを指定して、コマンド（転送または泪算）を高速
化ザブシステムのコマンド待ち行列（ＶＭＥインタフェ
ース・メモリに置かれている）に入れる。コマンドとそ
のパラメータが待ち行列に追加されると、ホストはデー
タ転送プロセッサ・モジュール１２０に割込みを引き起
す。これでホストは解放されるので、他の仕事に使用で
きる。 （２）ホス］・から割込みを受けると、データ転送プロ
セッサ・モジュール１２０は現在の活動（遊体中かある
種の転送）を−時中止して、コマンｌ−のタイプを調へ
る。コマン１−には次のようなタイプがある。 コマンドが制御プロセッサ・モジコール＋１０に対する
ものならば（つまり、計算）、コマン１〜どそのパラメ
ータはコピーされて、コマン１〜・メモリ１９０内のＣ
ＰコマンドＦＩＦＯ１５２０に人れられる。 制御プロセッサ・モジュール１１０で制込みが起こり、
そのコマンドが通知される。データ転送プロセッサ・モ
ジュール１２０は前の活動に復帰する。 コマンドが同期化コマンドならば、未処理のコマンドす
べてが完了するまで以後のコマンドは待ち行列から取り
出されない。これは、”ＷＡＩＴ ＦＯＲＡＬＬ ＡＮ
Ｄ Ｎ０ＴＩＦＹ ）ＩＯ５Ｔ”コマンドをＤＴＰコマ
ンド待ち行列に挿入することによりて行なわれる。 （３）遊休状態にある間、データ転送プロセッサ・モジ
ュール１２０は絶えずＣＰコマンドＦＩＦＯを調べてい
る。この待ち行列が「空でない」状態になると、コマン
ドはそこから取り出され、操作が行なわれる。例えば、
ホストからデータ・キャッシュ・メモリへの転送の場合
には、データ転送プロセッサ・モジ、−ル１２０はＶＭ
Ｅインタフェース内のＤＭ八へントローラか配列を取り
出し、それをデータＦＩＦＯに書き込むようにセットア
ツプする。転送か終ると、ＤＴＰ千ジュール１２０はコ
マンドをＤＴＰコマン１〜待ち行列から取り除く。別の
コマンドがＦＩＦＯにあれは、そのコマンドが実行され
、ＤＴＰコマンド待ち行列が空ならば、データ転送プロ
セッサ・モジュール１２０は遊休状態に戻る。 （４）割込みを受けると、それに応して制御プロセッサ
・モジュール１１０は遊休状態から出て、コマンドとそ
のパラメータをコマンド・メモリ内のソフトウェアＣＰ
コマンドＦＩＦＯから読み取る。アドレス静とＢＢにあ
る配列のベクトル乗算が完了すると、その結果の配列は
データ・キャッシュ・メモリ内のアドレスＣＧに残され
ている。コマンドの実行が終ると、そのコマンドはＣＰ
コマンドＦＩＦＯ１５２０から除かれる。他にコマンド
がなければ、制御プロセッサ・モジュール１１０は遊休
状態に戻る。 」二記説明において／ｊ：ＩＪすべき点をいくつか挙げ
るど、次の通りである。 制御ブロセッヅ・モジュール１１０とデータ転送プロセ
ッサ・モジュール１２０間の内部制御と同期化が物理メ
モリ・モデルに比へて大幅に減少する。データ転送プロ
セッサ・モジュール１２０は制御プロセッサ・モジュー
ル１１０よりも制御機能（またはコマンド経路指定機能
）が強化されている。 待ち行列はホスト連絡用に１つ、ＤＴＰの作業用に１つ
、ＣＰの作業用に１つの３つが活動している。 高速化サブシステム側でデータ・キャッシュ・メモリに
残っている以上の記憶域が必要になる計算の場合には、
その計算を小さな部分に分割する仕事はホストが行なう
。 ｃｐとＦＰ間のやりとり 制御プロセッサ・モジュール１１０と浮動小数点プロセ
ッサ・モジュール１３０はアルゴリズムを実行するため
に、非常に緊密な関係でやりとりする。制御フロセッサ
・千ジュール１１０はアＩ・レスを５１算し、データ・
Ａ−＝ヤッシュ・メモリと浮動小数点プロセッサ・モジ
コール１３０間のデータ転送を取り扱うのに対し、浮動
小数点プロセッサ・モジュール１３０はデータ割算を行
なう。このやりとりは制御プロセッサ・干ジュール１１
０、データ転送プロセッサ・モジュール１２０およびホ
スト・コンピュータ間のインタフェースのタイプから独
立している。 ベクトル乗算コマンドでは、浮動小数点プロセッサ・モ
ジュール１３０はベクトル乗算を一度に８個の要素ずつ
行なう。従って、配列が大きいときは、制御プロセッサ
・モジュール＋１０と浮動小数点プロセッサ・モジュー
ル１３０との間でやりとり（同期点とも呼ばれる）が数
千回行なわれることもあり得る。同期点は、この例では
、４００ｎｓごとに現れるので、これらを効率よくする
ことは非常に重要である。 大抵の場合、制御プロセッサ・モジ：ノール１１０は浮
動小数点プロセッサ・モジコール１３０かブタ削算を行
なうよりも、アドレス甜算とデータ転送を高速に行なう
能力をもっている。その逆の場合には、待たされる方が
反対になる。 ２つのフラグ（ｃｐｗ八ＩへとＦＰＷ八Ｉへ）が両ブロ
セ・フサ間の同期を制御することは上述した。ＦＰＷＡ
ＩＴフラグは次の組のデータを浮動小数点プロセッサ・
モジュール１３０との間で転送すると、制御プロセッサ
・千ジュール１１０によってクリアされる。このフラグ
をテストすることにより、浮動小数点プロセッサ・モジ
ュール１３０は同期点まで進むことができるか、制御プ
ロセッサ・モジュール１１０を待つ必要があるかを知る
ことができる。ＣＰＷＡＩＴフラグはデータ計算を終え
ると、浮動小数点プロセッサ・モジュール１３０によっ
てクリアされ、制御プロセッサ・モジュール１１０によ
ってモニタされる。ハードウェアは、フラグがクリアさ
れてプロセッサが同期点まで進むことが可能になると、
同期点を通過した直後にフラグが自動的にセットされる
構成に／７っている。 第２２図はｌ・Ｐ Ｗ 八ｌ ’ｒ、ＣＰＷ八Ｉへ、Ｆ
ＰＤＯＮＥ、おＪ：びＣＰＤＯＮＥフラグかｃｐ干ジュ
ール１１０とＦＰモジュール１３０間のデータ・インタ
フェースを調整するためにとのように使用されるかを状
態図で示したものである。 プロセッサ間のハントシエイキング・ロジックどセマフ
詞は多種類のものが実現されているが、第２２図に示す
状態図か非常に利点があり、新規なものである。 制御プロセッサ・千ジュール１１０と浮動小数点プロセ
ッサ・モジュール１３０間のデータ転送は２重バッファ
になっているので、浮動小数点プロセッサ・モジュール
１３０がある組のデータを処理している間、制御プロセ
ッサ・モジ：１−−ル１１０は別の組のデータを処理す
ることができる。２重バッファリングは上述したように
ソフトウェアで行なわれる。両プロセッサはバッファの
交換を制御する信号をもっており、これらは”ＡＮＤ”
がとられて両プロセッサか活動しているときたけ交換が
行なねれるようにしている。 ベクトル乗算は以下のステップで行なわれる。 （同し番号をもつステップは並列に行なわれるものであ
る。）これらのステップを図式化してフローヂャートで
示したのが第３３図である。 （１）制御プロセッサ・モジュール１１０はＦＰＷ八Ｉ
へフラグをセットして、ベクトル乗算マイクロコートが
実行される浮動小数点プロセッサ・モジュル１３０を始
動する。浮動小数点プロセッサ・モジュール１３０はＦ
ＰＷＡＩＴフラグがクリアされるまで待たされる。 （２）制御プロセッサ・モジュール１１０は最初の８要
素を両配列から２重バッファ（これは物理的には上述し
たように、レジスタ・ファイル４３０の２バンクから構
成されている）に転送する。ＣＰモジュールは次に、２
重バッファを交換して、浮動小数点プロセッサ・モジュ
ール１３０がデータをアクセスできるようにして、ＦＰ
ＷＡＩＴフラグをクリアする。 （３）制御プロセッサ・モジュール１１０は次の８要素
を両配列から２重バッファに転送して、１・ＰＷΔＩＴ
フラグをクリアする。そのあと、ＣＰＷ八Ｉへフラグが
クリアされるまで（浮動小数点プロセッサ・千ジュール
１３０によって）待たされる。 （３ｂ）浮動小数点プロセッサ・モジュール１３０はＦ
ｌ”ＷへＩＴフラグがクリアされていることを見つける
と、２重バッファの浮動小数点プロセッサ・モジュール
１３０側に保管されている８対の要素に対するベクトル
乗算の８１算を開始する。８個の結果は２重バッファに
書き戻され、ＦＰＷＡＩＴフラグがクリアされる。この
例では、制御プロセッサ・モジュル１１０はすてに終え
て、ＦＰＷＡＩＴフラグをクリアしているのて、浮動小
数点プロセッサ・モジュル１３０はバッファを交換して
、即時に次の組の計算を開始することができる。 （４ａ）制御プロセッサ・モジュール１１０は８個の結
果を２重バッファからデータ・キャッシュ・メモリに転
送し、そのあと次の８個の要素を両配列から２重バッフ
ァに転送して、ＦＰＷＡＩＴフラグをクリアする。その
あと、ＣＰＷＡＩＴフラグがクリアされるまて（浮動小
数点プロセッサ・モジ：＋、 ）ｌ刈：）０にＪ：フ
て）待たされる。 （４ｂ）浮動小数点プロセッサ・モシコ、−ル１；）０
はＦｌ’Ｗ八ＩＴへラグがクリアされているのを見つり
るど、２重バッファの自分側に保管されている８対の要
素に対するヘクＩ〜ル乗算の割算を開始する。 ８個の結果は２重バッファに招き戻され、ＣＰＷＡＩＴ
フラグかクリアさねる。この例では、制御ブロモ・ンサ
・モジュール１１０はすてに終えて、ＦＰＷ八Ｉへフラ
グをクリアしているのて、浮動小数点プロセッサ・モジ
ュール１３０はバッファを交換して、次の組の割算を開
始することができる。 （５）ステップ（４ａ）と（４ｂ）がベクｉ−ル菖１算
全体か完了するまで繰り返される。 （６）ステップ（５）か終わったとき、最後の組の結果
はまだ２重バッファのＦＰ側に残っているのて、制御プ
ロセッサ・モジュール１１０はバッファを交換して、最
後の結果をデータ・キャッジＪ９・メモリに転送する。 ／Ｉ ８３ 第１図に示すようノよシステムを動作させるときは、実
行時ラフ１〜ウエア環境全体をいくつかのレベルに分割
することか好ましい。これらのレベルのうちあるものは
、異なるプロセッサで実行される個々のコーＩ〜・モジ
ュールとして存在し、他のレベルは必要とされるインタ
フェースをいくつかのレベルに分割する形て存在してい
る。これらのレベルずへてとレベル間インタフェースは
ソフトウェア制御下に置かれ、アプリケーション要件に
合っていなければ、変更が可能である。 このソフ］・ウェア構成は一般的に従来からあるもので
ある。しかし、本明細書に記載の新規事項の望ましい使
い方を分かりやずくするために、以下で説明しておくこ
とにする。 第４４Ａ、４４Ｂ、および４４Ｃ図は第１図に示すよう
なシステムのプログラミング環境を示したものである。 図示の機能別ブロックの多くは他の図に示されているハ
ードウェア要素のそれと同じ番号で示されているが、第
４４Ａ、４４Ｂ、および４４Ｃ図はプログラマから見た
機能別ブロック間の関係を示すことを目的としている。 従フて、これらの図は必ずしも現実の電気的おＪ：び論
理的接続に止も１「に対応していないことに？主意され
たい。 アプリケーションとライブラリ・ラフ１−ウェア以下の
説明では、アプリケーション・ソフトウェアか例えば、
ＦＯＲＴＲＡＮや°Ｃ°のような高水準言語で書かれて
おり、標準ライブラリ・ルーチンを呼び出して、高速化
サブシステムを使用するものと想定している。これらの
呼出しは業界の事実上の標準に準拠している（つまり、
全体的に浮動小数点システムからのプロダクト命令セッ
トと互換性がある）。これらには、アプリケーション・
データ区域と高速化サブシステムのデータ・キャッシュ
・メモリ間でデータを転送するルーチン、広範囲にわた
る計算、ある種の同期化ルーチンが含まれている。 このレベルでのソフトウェアはホスト・コンピュータ・
システム上で稼動し、必要とするアプリケーションを実
施する機能をもっている。これはライブラリとリンクさ
れて、高速化サブシステムをアクセスする。 ライブラリＯＪアプリケーション・ソフトウェアから見
て、訪速化サブシステムと結ぶインタフニスの働きをす
る。ライブラリは数百に及ぶ共通算術演算／アルゴリズ
ム・ルーチン群と、高速化サブシステムを初期設定し、
アプリケーションの配列やデータ・セラ）・のデータ転
送を開始するルチン群から構成されている。大部分のラ
イブラリ・ルーチンは人力パラメータと機能番号を装置
）−ライムに渡ずだりの機能しかないが、ある種のパラ
メータ有効性検査が必要ならば組み入れることも可能で
ある。本好適実施例では、装置トライバとのインタフェ
ースはシステム呼出しくＳｙｓｔｅｍＣａｌｌｓ）を経
由する。しかし、ある種のオペレーティング・システム
では、呼出しタスクが再スケジューリングのために受渡
しされるので、呼出しに大きなオーバヘットがかかって
いる。 装置トライバ 装置トライバはオペレーティング・システムの部と考え
ることかてぎ、アプリケーション・ラフｌ−ウェアより
も高度の特村ルベルで実行される。装置１〜ライバの主
な役割ｉｌ１次の通りである。 １）コマンドとパラメータをライブラリ・ルーチンから
高速化サブシステムのＶＭＥインタフェース・メモリに
置かねているコマンド待ち行列に転送すること。 ２）転送すべきデータ（仮想メモリ・システムにある）
がメモリにロックされていることを確かめること。この
ためには、転送が連続ブロックに分割されて・いて、小
さく分割した複数の転送が実際に行なわれているか、分
散／収集テーブルが作られていて、高速化サブシステム
に渡されていることが必要である。 ３）マイクロコートを複数のプロセッサにロードし、一
般的にはハードウェアとマイクロコートを既知の状態に
まですること（電源投入後か、新しいアプリケーション
がそれを使用する準備状態に置くため） ライブラリと装置ドライバを新しいポスト上に移植する
最も困難な問題の１つは、装置ドライバである。こＪ］
ら！Ｊ非’＋’ｌ’＋にオペレーティング・システムに
依右する傾向かあるので、ポスト・システムの詳しいグ
［Ｊ識か要求される。任意的には、この種の問題を避り
るために、物理メモリへのアクセスか許される場合には
、ライブラリを直接にハトウェアとのインタフェースに
することが可能である。こうずれは、トライバの必要性
が回避される。この方法で高速化サブシステムをアクセ
スすると、装置トライバを使用する場合よりも高速化さ
れる。しかし、特に複数ユーザ環境では、安全保護が低
下することになる。 マイクロコード監視ルーチン マイクロコード監視ルーチンは、高速化サブシステムに
おける転送と計算以外の残りのタスクを取り扱うもので
ある。その主なタスクは、ホストとの連絡、制御プロセ
ッサ・プロセッサ・モジュル１１０とデータ転送プロセ
ッサ・モジュール１２０間の作業分担、および内部と外
部の同期化である。 監視ルーチンは装置ドライバとは反対側の待ち行列の最
後に置かれており、作業を待ち行列から取り出す。（こ
れを行なうには、作業か空の？ｔ’ｊち行列から取り出
されないようにするためのある種の待ち行列管理が必要
になる。） どの程度複雑になるかは、どのプロセッサが使用される
かによって決まり、また、ホストにどれだりの仕事をさ
せるか、あるいは高速化サブシステムに負担させるかに
大きく左右される。物理メモリと仮想メモリ・モデルの
個所で行なったベクトル乗算コマンドの説明から明らか
なように、監視ルーチンはいろいろな手法を採用するこ
とができる。 物理メモリ・アーキテクチャでは、監視ルーチンはデー
タ転送プロセッサ・モジュール１２０と制御プロセッサ
・モジュール１１０の間で分割される。データ転送プロ
セッサ・モジュール１２０の部分は、ホストと制御プロ
セッサ・モジュール＋１０は直接にデータをやりとりで
きないので、コマンドの経路指定を行なうだけである。 制御プロセッサ・モジュール１１０は作業の分散化とハ
ンドシェイキングを組織化−・］−る。 この分割ｉｌｌ任意的である。別の（好ましさの点て劣
るか）アーキテクチヤでは、制御プロセッサ・干ジュー
ル＋１０をデータ転送プロセッサ・干ジューＪ１月２０
のスレーブ・プロセッサ（その反対でなく）として働か
せることも可能である。 仮想メモリ・モデルでは、データ転送プロセッサ・モジ
ュール１２０がマスクであり、制御プロセッサ・モジュ
ール１１０がスレーブになっていた。 制御はその殆どかポスト側で取り扱われるので、監視ル
ーチンのＤＰＴ部分はコマンドの経路指定だのを扱えば
よい。制御プロセッサ・モジュール１１０が待ち行列管
理に関与するのはわずかである。 マイクロコード転送ルーチン（ＤＴＰＩこれらのルーチ
ンは外部インタフェースの１つとデータ・キャッシュ・
メモリ間のデータ転送を取り扱う。インタフェースは主
にＶＭＥバス（とホスト・メモリ）に対するものである
。 ホス１〜・メモリとデータ・キャッシュ・メモリ間の転
送の大部分は、連続ブロック転送、分散／収集転送、ｎ
番目の詰こと、行／列２次元配列アクセスといったよう
に、転送の種類か狭い範囲に限られている。 上記種類のいずれにも属さないタイプの転送はいずれも
、必要時に追加することかできる。ここで注目すべき重
要な点は、ムク１〜ル加算かベクトル乗算と同し転送ル
ーチンを使用することである。これが便利なのは、上述
したように、データ転送ルーチン（計算ルーチンと異な
り）はベクトル加算とベクトル乗算を区別する必要がな
いからである。 マイクロコート転送ルーチン（ｃｐ） これらのルーチンはデータ・キャッシュ・メモリの１つ
と浮動小数点プロセッサ・モジュール１３０の高速レジ
スタ・ファイル間のデータの転送を取り扱う。 この場合も、データ・キャッシュ・メモリとレジスタ・
ファイル間の転送の大部分は、１ベクトル・インと１ベ
クトル・アウト、２ヘクトル・インと１ヘク［−ル・ア
ラ１〜．１ベクトル・インとスカシ・アウトといったよ
うに、転送の種類か狭い範囲に限られている。これらの
転送タイプはデータ型（タイプ）に応してさらに分類す
ることがてきる。ベクトルは単純または複素数データ型
に分けることかてぎ、もっと特殊化された転送タイプも
いくつかある（ ＦＦＴ、 畳み込みなど）。これらは
汎用ルーチンが使用されない場合に効率が向上する。 ここで注目すべき重要な点は、異なる演算で同じルーチ
ンが使用できることである。つまり、ベクトル加算は、
例えばベクトル乗算と同じ転送ルチンを使用する。 マイクロコード言］算ルーチン（ＦＰ）各計算タイプご
とに、（例えば）８つの加算、減算または必要な演算を
行なうルーチンが用意されている。この種のルーチンに
よって制御されるデータ転送は、高速レジスタ・ファイ
ル４３０、乗算機構４５０、加算機構４４０、およびス
クラッチバラＦ１６１０を含む密結合データ通路内で行
なわれるものたけである。（このデータ通路には、いく
つかの局所バスもあり、その中には第１オペラン］・局
所バス４３１．第２オペランド局所ハス４３２、結実用
局所バス４３１、ループバック接続４３１が含まれる。 ）この場合も、必要となるルーチンの多くはいくつかの
標準データ形式別に分類される。この分類の１例として
、ダイアシック・ベクトル演算（２ベクトル・インと１
ベクトル・アウト、例：ベクトル加算またはベクトル乗
算）がある。従って、標準テンプレートをあるカテゴリ
内の各引算タイプごとにセットアツプすることが可能で
ある。これにより、ＦＰマイクロコートを高速に生成し
て、基本ベクトル演算の多くを取り入れることができる
。 上述したように、レジスタ格納演算指定子はマイクロコ
ード演算コマンドを補強するために使用できる。これに
より、ある計算タイプのカテゴリ内の個々のルーチンす
べてを、１つのルーチンとして書くことができる。その
場合は、制御プロセッサ・モジュール１１０は計算タイ
プを指定するために演ｉｔレジスタをロー１〜しなり旧
はならない。 短縮マイクロコート・ 上述したシステトは短縮マイクロコードを使用する機能
を備えているのて、レジスタに格納されている演算指定
子をマイクロコード命令の残り部分と結合することかで
きる。これは実際には、本好適実施例では、上述したよ
うにＦＰモジコ、−ル１３０て使用されている。 この種の短縮マイクロコートは多重プロセッサ・システ
ムの数値処理部分で使用すると、特に利点が得られる。 その場合には、演算指定子短縮マイクロコードを使用す
ると、演算をオーバレイさせる必要がなくなる。 従って、例えば、２つの配列を３個目の配列上にマツピ
ングする演算の場合（例： Ｃｉ−八ｉ ＋ Ｂｉ）に
は、命令レジスタに演算指定子（例：”ＡＤＤ”）をロ
ー１へしてから、この種の演算列を開始させることかで
きる。この演算列は、演算を直接に指定しなかったコー
ドで記述されることになる。 従って、この機能を実時間拡張マイクロコードて使用す
ると、多重プロセッサ・システムにおｔ、−する２つの
マイクロロー１〜・プロセッサ間のインタフェースにさ
らに高度の柔軟性をもたゼることかてきる。 また、命令を数値処理部分にロー１〜するとき要求され
るパン１〜幅を単純化することも可能になる。従って、
アルゴリズム切替えやタスクの再分割がもりと効率よく
なる。 マルチウェイ分岐 第３八図および第３Ｂ図を参照して上述したように、本
発明はマイクロコード・システムのマルチウェイ分岐に
全く新しい機能をもたせている。第３０図は、本好適実
施例においてアドレス境界の制約のないマルチウェイ分
岐を可能にするマイクロコート操作を示した概略図であ
る。 上述したように、本発明はマルチウェイ分岐をアドレス
境界の制約なしで行なうマイクロコート・コンピュータ
・システムのアーキテクチャを１是供するものである。 さらに、代替宛先間の増分を可変にしている。相対アド
レス指定機能をもつシケンザか使用されている。 本好適実施例では、プログラム・カウンタがジャンプ宛
先の人力として使用されている。これはマルチウェイ分
岐を取り入れて、ベース宛先アドレスか異なるソースか
ら求められる多くの公知システムとは異なるものである
。 離散フーリエ変換実装（Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ
）第３１図は、新規な方法で実現した離散フーリエ変換
の主要機能のいくつかを示す概略図である。 この例では、実現しようとする変換は高速フーリエ変換
（ＦＦＴ）である。 図示の例は１６点基数２複素数ＦＦＴである。勿論実世
界のＦＦＴはより多くのデータ点を使用して実現されて
いるが、この例では、いくつかの重要な点を示している
。ｎ点ＦＦＴには、 １．ｏｇ ２ｎステージが必要で
あるので、１０２４点ＦＦＴには１０ステージが必要に
なる。各ステージでは、ｎ／２バタフライ計算を行なう
必要がある。 バタフライ計算は次式で与えられる。 ｒＯ−ｒ４ ＋ ［（ｆ６＊ｒ８）］ ＋ （ｒ７＊ｒ
９）］ｒｌ−ｒ５＋［（ｆ７＊ｒ８）］−（ｒ６中ｒ！
１１］ｒ２ − ｒ４ − ［（ｆ６＊ｒ８）１
＋ （ｒ７＋ｒ９）］ｒ３ − ｒ５ − ［
（ｆＤｒ８）］ −（ｒ６＊ｒ９）］ただし、 ｒＯとｒ】は結果Ｃの実数部と虚数部である。 ｒ２とｒ３は結果りの実数部と虚数部である。 ｒ４とｒ５は人力Ａの実数部と虚数部である。 ｒ６と「７は入力Ｂの実数部と虚数部である。 ｒ８とｒ９は係数にの実数部と虚数部である。 （角かっこ［］内の式は形式的には同じであり、大かっ
こ（）内の式も形式的には同じであることに注意された
い、） 第３１図は４ステージＦＦＴ演算を図式化して示してお
り、各々の円は１つのバタフライ計算を表している。各
日の左側と結ばれている線はバタフライ計算に対する複
素数入力サンプル（ＡとＢ）がどこから得たものかを示
し、右側と結ばれている線は複素数の結果（ＣとＤ）が
どこに書き出されるかを示している。円内の数は複素数
フェーズ係数”ｋ”である。 木刀法の好適実施例では、ＦＦＴアルゴリズムは第１図
に示すようなアーキテクチャにおいて、制御プロセッサ
・モジコール１１０と浮動小数点プロセッサ・モジュー
ル１３０間で分割することによって実現されている。第
３１図に示すように、アドレス割算は、特に非箔に多数
のデータ点が必要になる場合は、意味かない。制御プロ
セッサ・モジュル１１０はアドレス計算を実行して、バ
タフライ計算のための正しいデータ・サンプルとフェー
ズ係数の流れを作り出す。バタフライ計算は実際には浮
動小数点プロセッサ・モジュール１３０によって実行さ
れる。 各ステージでデータ点のいくつかに付いている陰影バー
は、この実施例で得られる新規なデータ処理を示してい
る。各ステージで示されている陰影バーは１つの中間デ
ータ転送のセットを示している。従って、例えば、プロ
セスの開始時には、人力データの８複素数語（０語）が
ロード・インされている。このデータ量だけでも、４つ
のバタフライ計算を実行するのに十分な人力となる。 （係数も与える必要かある。） １ｉ’ｒ Ｉ；ｔ”バ
ーは最初の組の４つのバタフライに対して、Ｃ語ｘＯ１
ＸＩ、Ｘ２、×３、Ｘ４、Ｘ８、Ｘ９．Ｘ１０、Ｘｌｌ
がｏ−ｌｊ ・インされることを示している。４つのバ
タフライ計算か実行され、８個の０語からなる結果か転
送される。さらに、正しい組のフェーズ係数をロートす
るには、追加の転送がいくつか必要である。（最初のス
テラでは１つだののフェーズ係数が使用されているが、
異なるフェーズ係数の個数は各ステージごとに２倍にな
ることに注意されたい。従って、各組の４バタフライに
は少なくともパス１４４の４サイクルが必要になる。２
サイクルは８個の０語の人力を持ち込むためのものであ
り、２サイクルは０語の結果を再移動するためのもので
ある。（さらに、係数を転送するために５番目の主サイ
クルが必要になる。） ８個の０語は５１２ビツト、つまり、１６個のＦ語に相
当するので、これは意味のあるデータ・ブロックとなる
。しかし、この方法は本好適実施例で提供される高バン
ド幅を利用できるという利点がある。 ざらに、データをこのサイズのブロック単位で転送する
と、同期点で使用されるＣＰ／ＦＰハンｉ・シェイキン
グ・ロジックにとって好都合であることが実証されてい
る。 従って、ＦＦＴは次の２つの部分に分割されている。 制御プロセッサ・千ジュール１１０は複素数データのア
ドレスとテーブル・シーケンス内のフェーズ係数位置を
、ステージとバタフライ数を関数として計算するソフト
ウェアを実行させる。アドレスが計算されると、制御プ
ロセッサ・モジュールで稼動中のプロセスは浮動小数点
プロセッサ・モジュール１３０に送り込まれるデータの
転送も制御する。浮動小数点プロセッサ・モジュール１
３０がバタフライ計算を完了すると（そして同期点にあ
ることを示すようにフラグをセットすると）、制御プロ
セッサ・モジュール１１０は結果を読み取って、それを
保管する。制御プロセッサ・モジュール１１０はバタフ
ライ泪算が行なわれていることを知らない。同期点て浮
動小数点ブロセツヅ・十ジュール１３０とデータをやり
とりするノごりである。 ＦＰ干ジュール１３０は、式が上で定義したようにコー
ディングされている単純なリニア命令列によってバタフ
ライを計算するソフトウェアを実行する。このルーチン
は正しい人力データと係数を得るために必要な複雑なア
ドレス計算を知らなくてもよい。従って、このルーチン
はＣＰモジュール１１０で稼動するソフ］・ウェアから
完全に切り陣して書くことができる。 この分割が利点としてもつ特徴は、各ステージのＦＰプ
ロシージャが最後の２つのステージまでそっくり同しに
できることである。（最後の２ステージで実行されるバ
タフライ計算はより密に結合した０語人力を使用するの
で、ある種の中間結果を、レジスタ４３０に保持されて
いるデータとしてＦＰ内で前送りできる。） この例は、プロセッサ間を独立にできることも示してい
る。ＦＰモジュール１３０によって実行されるプロシー
シャは非凡に単純に定義されているので、浮動小数点ブ
ロセッザ・モジコール１３０が異なる割算機構チップ・
セット上に再設用された場合は、この単純なバタフライ
・ルーチンた番プな変更すれはよいことになる。このこ
とは再アセンブルする場合も同しである。 ＣＰとＦＰのソフトウェアの実行は並列に行なわれ、ア
ルゴリズムが実行される速度が最も遅い部分て決まるよ
うにパイプライン化されている。 ＦＰ命令列はこのバタフライ計算を実行するに当たり、
ＦＦＴにおける最後の２つのバタフライを除くすべてに
ついて同しままである。従って、例えは、１０２４点の
複素数ＦＦＴては、ＦＰモジュールは最初の８ステージ
の割算を行なうために、同じ命令列５１２を実行するこ
とになる。そのあと、ＦＦＴが最後の２ステージに対し
て異なる命令列の実行を開始する。 多重ＦＰモジュールイ」きＦＦＴ もう１つの特に魅力のある構成は、４個のＦＰ干ジュー
ル１３０を備えた第１０図に示すようなシステムである
。 性能に影響を与える主要要因は、バタフライ；１１算時
間と「バタフライ・カルキコ、レータＪ （例えば、Ｆ
Ｐモジュール１３０）に対するデータ転送ハン１〜幅の
２つがある。得られる性能はこれらのパラメータのどち
らが満足されなかったかによって決まる。以下の計算例
はＩＫ複素数ＦＦＴ、基数２に関するものである。 バタフライ計算スルーブツト 基数２のＦＦＴバタフライ計算式は、部分結果が再使用
可能であるとき１０回の演算（４回の乗算と６回の加算
／減算）からなっている。第１図（または第１θ図）に
示すようなシステムでは、この計算は、式がＡＬＵと乗
算機構を並列に使用することに役立たないので、１０サ
イクルを要する。４２ｎｓサイクル時間を使用すると、
バタフライ計算には４２０ｎｓが必要になる。実際のサ
イクル時間は６回のＡＬＵ演算では５２ｎｓ、４回の乗
算では４２ｎｓ （総語３３０ｎｓ ）を必要とするが
、同期化、バイブライン始動、などのオーバヘッドを含
めると、４００ｎｓになる。従って、Ｆｌ”モジュール
は４０ Ｄ ｎ ｓてバタフライを演算することかでき
る。 転送ハン］・幅 各基数２のバタフライ割算には、２個の複素数サンプル
と複素数係数（または反復係数）が必要である。この割
算からは、２個の複素数結果が得られる。総泪では、５
個の複素数または１０個の浮動小数煮詰をバタフライご
とにデータ・キャッシュ・メモリ１１１０とＦ Ｐ １
１の間で転送する必要がある。キャッシュ・メモリのバ
ンド幅は毎秒３２０ＭＢつまり、８０Ｍ浮動小数点語で
ある。このデータ速度は８個の連続する語が１つのメモ
リ・サイクル（１００ｎｓ ）で転送できるときだけ達
成される。しかし、ＦＦＴを実行させるときは、これは
常に可能である。メモリのバンド幅を最も効率よく使用
する方法は、メモリ・サイクル当たりに４バタフライの
データを転送することである。従って、４回のバタフラ
イ割算には５回のメ干す転送サイクルか必要になる。 １に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなっている。このＦＦＴにヌ４してデータ転送速度
て許容される最小時間は、従って、（５１２０／’ｌｌ
÷５÷１００ｎｓ−６４０マイクロ秒によって与えられ
る。 しかし、このスルーグツ１〜見積値は、最後の２ステー
ジの効果を考慮に入れると、修正する必要がある。ステ
ージロー２で４個のバタフライ割算の組から得た結果の
各データ・セット（８個の０語）は、中間結果をメモリ
に戻さなくても、ステジｎ−２の４バタフライとステー
ジｎ＋１の４バタフライを計算するのに十分である。し
かし、追加の組の係数が第２ステージで必要になる。こ
の正味の結果は６メモリ・サイクルだけで８バタフライ
を計算することができる。（この手法は１．。 ＲａｂｉｎｅｒとＢ、Ｇｏｌｄ共著［デジタル信号処理
の理論と応用」のｐ、５７７〜ｐ５９９ に詳しく説明
されている。） １に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなるので、この２ステージＦＦＴアルゴリズムでデ
ータ転送速度によって規制される最小時間は次の通りで
ある。 （５１２０／８） ＊６＋ｌ００ｎｓ＝３８４マイクロ
秒この時間は見積転送時間である４００マイクロ秒以下
である。従フ゛Ｃ１使用可能なメモリのバンド幅は４つ
のＦＰ千ジュールを組として一緒に稼動させるのに適し
ており、４００マイクロ秒でＦＦＴが達成される。 必要どされるハント幅を更に減少するために使用できる
手法は次のようにいくつかある。 （１）あるステージ内で使用される異なる係数の個数は
変化する。例えば、ステージ１はすべてのバタフライで
１つの係数値を使用し、ステージ２は２係数を使用し、
ステージ３は４係数を使用しく以下同じ）、ステージ１
０は５１２係数を使用する。 それより前のステージでは、ステージの開始時に（すべ
てのバタフライででなく）係数を初期設定するので、メ
モリ幅が大幅に節約される。 （２）４つのＦＦＴが並列に実行される場合は（その結
果、１つの高速化サブシステムにおける４つのＦＰモジ
ュール１３０の各々は、１つのＦＦＴの１／４ではなく
個々の１ント１を割算するために使用される）、係数を
４つのＦＰずへてに同報通信することかできる。これに
より、転送の係数部分て使用されるメモリのバント幅が
節約される。 （３）２ステージ・バタフライ割算は３または４ステー
ジに拡張することが可能であるが、制約要因として、新
しいデータ、現在のデータ、および中間記憶域を保存す
るＦＰのレジスタ・ファイルのサイズがある。例えば、
４ステージ・アルゴリズムには１６個のサンプルと８個
の係数が必要であり、３２回のバタフライ計算後１６個
の結果が得られる。 この結果、比率は３２バタフライ当たりｌＯメそり・サ
イクルとなり、キャッシュ・メモリのバンド幅で１６０
マイクロ秒ごとにＦＦＴ計算をサポートできる。 これらの考え方はすべて、必要ならば基数４または基数
８のＦＦＴで採用可能である。実際には、広幅キャッシ
ュ・バス・アーキテクチャは基数がもっと大きいアルゴ
リズムで採用すると特に利点が得られる。 さらに？１目すべきことは、バタフライ定義とステージ
の関係が異なるどしても、他の整数変換も同し方法で複
数のバタフライ計算ステージに分割することかてぎるこ
とである。従って、データ操作に関して」二連した事柄
は他の離散整数変換にも応用が可能である。 ヒストグラム・アルゴリズム実装 第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示したもので
ある。 第１６図に示すように、数値プロセッサ・サブシステム
の割算部分におけるデータ通路は乗算機構４４０と加算
機構４５０だけでなく、データ通路のこの部分と密結合
しているスクラッチパッド・メモリ１５１０も含んでい
ることが好ましい。（このメモリはアドレス・ロジック
１６１１を備えている。）このスクラッチバット・メモ
リ１６１１があると、モジュール１１０はアドレスを計
算して、データを局所的に取り出すことができる。この
メモリ１６１Ｏがない場合は、ＦＰモジュール１３０は
ＣＰモジュール＋１０にアドレスを与える必要かあり、
（：１）モジ；ｌル１１０の方は参照機能を実行して、
その結果を１・１）モジュール１３０に返してやる必要
かある。このためには、追加のハンドシエイキングが必
要になるので、効率が非常に低下することになる。従っ
て、この小規模のデータ通路部分のアーキテクチャを、
上述したように数値処理モジュールとのインタフェース
で使用される大規模のデータ処理アキテクヂャと協働さ
せると、利点が得られる。 本好適実施例では、スクラッチバット・メモリ１６１０
は３通りの使い方が可能である。超関数の計算などのア
ルゴリズムの場合にテーブル・メモリとして使用する方
法、局所スタックとして使用する方法、結果を収集する
ためにヒストグラム・アルゴリズムで使用する方法であ
る。 このスクラッチパッド・メモリをスタックとして使用で
きることは、サブシステムの計算部分の縁にあるデータ
・インタフェースをアーキテクチャ全体にとって非常に
有利な方法で定義でき、そのインタフェースにあるレジ
スタ・ファイルにスタックとして使用できる機能をもた
ゼる必要かなくなるのて、昇路に有利である。 共通高木！ｌＬ言語（ＦＯＲＴＲＡＮなど）で書いたル
ヂンをマイクロロー１−にコンパイルすることは、マイ
クロコート・プログラムを生成する重要な手段である。 ヘクトル演算を効率のよいマイクロコードにコンパイル
することは比較的容易である。 しかし、スカシ演算もかなりの部分が常にあるので、こ
れらをコンパイルすることは非常に厄介である。 スカシ・ルーチンをマイクロコードにコンパイルする作
業は、スタック・ベースのアーキテクチャが仮想計算機
として使用できる場合には特に行ないやすいことが明ら
かにされている。（従来のこれを行なうには、逆ボーラ
ンド・ロジックに変換する必要がある。） このスクラッチパッド・メモリを使用して結果を累積す
ることは、ヒストグラム・アルゴリズムにとっては好都
合である。ヒストグラム・アルゴリズムを実行させるど
ぎば、ヒストグラム・データをテーブル・メモリに累積
することかでとる。 これにより、データ・キャッシュ・ハスへの】′クセス
・ロートを追加することから避りられる。 密結合局所メモリを使用してヒストグラム・データを収
集することは、画像処理アルゴリズムで特に利点がある
。多くの公知画像処理アルゴリズムはヒストグラム計算
を使用しているか、大量のデータを扱う必要があるので
、キャッシュのバント幅に対する需要が非常に大きくな
る。本発明によれば、ヒストグラム・アルゴリズムを効
率よく使用することが可能になる。 第３２図は、多数の画像処理問題に応用できる比較的代
表的なヒストグラム・プロシージャの簡単な例を示した
ものである。同図から明らかなように、ヒストグラム・
テーブルはこのプロシージャの内側ループが繰り返えさ
れるたびにアクセスされる。従って、ヒストグラム・テ
ーブル用に密結合記憶域を用意すると、この種のプロシ
ージャで要求されるバンド幅を大幅に節約することがで
きる。 フレビュー・モー１−のパイプライン方式アルゴリズム 本明細書に記載されている重要な開示事項は、プレビュ
ー・モートでソフトウェア制御の２重バッファを使用し
てバイブライン方式アルゴリズムを実行させて、同期点
を通過する平均スルーブツトを維持する方法である。 第３３図は第２０図に示すようなソフトウェア制御２重
バッファを備えたへ−１−ウェアでパイプライン方式ア
ルゴリズムを実行させる方法を示したものである。 上述したように、ソフトウェア制御の２重バッファを使
用すると、高速計算機構と高度の制御間のクロック境界
を越えるときに非常に好都合である。しかし、注目すべ
きことは、ソフトウェア制御の２重バッファの利点を広
範囲にわたるバイブライン方式のアルゴリズムにも生か
すことができることである。 ２重バッファリング用の好ましいサブシステムはソフト
ウェアて分割された２重ボート・メモリを使用している
ので、メモリの上半分を一方のプロセッサに割り振り、
下半分を他方のブロセソザに割り振ることができる。（
この割振りは良友（Ｄプロセッサが切替え準備状態にあ
ることを示すそれぞれのフラグをセットすると、切り替
えられる。） このメモリをアクセスすると、追加ピッＩ〜はそのアク
セスに「物理」、「論理」または「プレビュー」のタグ
を付ける。物理アクセスは全メモリ内のリテラル・アク
セスと解釈され、２重バッファリングは無視される。論
理アクセスは２重バッフアイリング切替え状態によって
判断される追加アドレス・ビットによって補充されてい
る。 プレビュー・アクセスは読取りだけに使用され論理アク
セスでアクセスされる側とはｉ ｚ＝＋ （７）メモリ
・バンクに移る。プレビュー・アクセスを使用すると、
パイプライン方式アルゴリズムにおける同期点でのデー
タ流れの非効率が避けられるので非常に有利である。 例えば、標準２重バッファリング方式が第１図に示すよ
う／Ｊシスデムで使用される場合は、スワップを行なう
たひに、そねか空になる前にデータ・パイプラインを再
ひ一杯にする必要かある。この実施例ては、ヅンブルの
ベクトル演算は浮動小数点プロセッサか各バッファ分の
データに対して８回の割算を行なう必要かある。このこ
とは、３サイクル分のオーバヘットか使用されて、８語
のデータことにバイブラインを一杯にし、空にすること
を意味する。その結果、全体の平均処理時間に付加され
る割合か高くなることは明らかである。 本明細書に記載されている新規事項の１つは、「ソフト
」２重バッファリングを使用してこの問題を解決したこ
とである。プレビュー・モードを使用すると、一方のボ
ートが他方の半分側にあるデータを調へてから、それを
交換することができる。このモー１〜によると、制御プ
ロセッサがその作業を終えて、続行前にバッファ交換を
待っているとき、浮動小数点プロセッサのバイブライン
を常に一杯にしておくことができる。 ２重バッファリングは、多重プロセッサ・システムにお
いて数値プロセッサと大容量−” ｖ ・ンシコ・メモ
リ間のインタフェースにあるレジスタ・ファイルで使用
するのか好ましい。レジスタ・ファイルを分割すると、
キャッシュ・メモリ１４０てブタ衝突が起こるのを回避
できる。 この実施例では、５ボート付きレジスタ・ファイル４３
０が２重バッファのメモリとなるように使用されている
。しかし、他の実現方法の使用も可能である。 本発明によれば、ハードウェアで２重バッファリングを
行なう従来のシステムよりも柔軟性に冨んだシステムが
速度を損なうことなく得られる。 特に、「プレビュー」モードを使用すると、この２重バ
ッファリングを取り入れたシステムを多数のパイプライ
ン環境で汎用インタフェース・アーキテクチャとして使
用することができる。 性１１■宏」丙 性能最大化の基本的制約要因となるものを挙げると、次
の６つがある。 人出カバン１−幅（これは本好適実施例ては４０Ｍ１ｌ
／秒になっている）。 データ・キャッシュ・メモリ・ハント幅（これは本好適
実施例ては３２０ＭＢ／秒に１２っている）。 浮動小数点プロセッサ・モジュール１３０の保持レジス
タとレジスタ・ファイル間のデータ転送速度。これは現
在はデータ・キャッシュ・メモリ・パン１〜幅以下にな
っている。 アドレス計算速度（これは本好適実施例では、毎秒１０
０万回が代表例であるが、実行されるアルゴリズムに非
常に左右されやすい）。 持続浮動小数点引算速度。本好適実施例では、単精度「
加算」の場合、これは２８ｎｓサイクル時間以下である
（より高速の構成要素が利用可能になれば、向上の余地
がある）。単精度乗算の場合は４２ｎｓサイクル時間以
下である。 並列に使用される数値処理モジュールの数。 性能の評価 特定のアルゴリズムでその性能を決める要因は以下に挙
げる条件のどれが該当するかによって非常に左右される
。 ソース・データと結果かとこに保管されるか性能はデー
タがデータ・キャッシュ・メモリに保管されるとき最大
化される。データかオフホードに保管される場合は、デ
ータ入出力転送が制約要因となる可能性が大きい。達成
可能な入出力速度は通常、関与する周辺装置とサボー１
−される転送の種類（単一かブロックか）によって決ま
る。入出力速度が毎秒４０ＭＢであると、割算速度は３
個の数がすべての計算に関係するような計算では、３．
３ＭＦ１．ＯＰＳまでである。 データと算術演算との比率：浮動小数点計算速度または
データ転送速度がホトルネックとなるかどうかは、これ
によって決まる。計算量の割にデータが少ないアルゴリ
ズム（例： ＦＦＴ ）は浮動小数点プロセッサ・千ジ
ュール１３０の速度が制約要因となる。データ転送に制
限されるアルゴリズムの例としては、１回の算術演算に
３個のデータ値を必要とするベクトル加算がある。 データ・キャッシュ・メモリ内のデータのレイ）−′つ
］・ データ・Ａ−ヤノシコ ノ干りと７Ｙ動小数、壱
ブロセソザ・モジュール１３０間の最大転送速度か得ら
れるのは、８個の連続するＦ語（つまり、各々が３２ヒ
ツトからなる浮動小数煮詰）が−緒に転送されるときた
りである。あるアルゴリズムでのデータかこのブロック
転送機能を利用できない場合は、正味データ転送速度は
低下することになる。これを表にまとめると、次の通り
である。 Ｆ話の個数 転送速度 ８ ８０ ＭＦ詰／秒 大部分のアルゴリズムはより高速の転送速度を利用する
ことができる（実際には、ＦＦＴでさえも上述したよう
に高速の転送速度を利用できる）。 操作の並行・これにより、オフボート人出力転送を浮動
小数点割算と並行に行なうことができる。アルゴリズム
（またはアルゴリズムの列）がこの機能を使用できる場
合は、入出力転送速度が相対的に近くても、全体の割算
速度は１．）ニ臂を受ｉ−Ｉることはない。 複数のＦＰ アルコリズムか割算ハウンＩ〜（束縛）
であり、メモリや人出力のパン１−幅に制限されないと
きは、ＦＰを複数にすると、メモリ・ハント幅を越えな
い限り、１つの浮動小数点ブロモ・ンサ・モジュール１
３０の性能は倍になる。例えは、ＦＰが４つのとぎは、
ヘクｉ・ル加算性能は向上しないが、ＦＦＴは４倍の速
度で割算される。 以上説明したことから理解されるように、本明細書中に
開示した新規事項は広範囲にわたって応用することがで
きると共に、広範囲にわたって改良または変形が可能で
ある。従って、特許請求の範囲に記載された内容は上述
した各種実施例に制約されるものではなく、またこれら
の実施例に関する記載に制約されるものでもなく、特許
請求の範囲に明確化された請求事項のみに制約されるも
のである。 ４．１メ１面のｉｓ車な説明 第１図は新規の３プロセッサ・アーキテクチャをもつ数
値高速化サブシステムの概要を示すブロック図である。 第２八図は本発明の好適実施例におりる制御プロセッサ
・モジュール１１０のいくつかの主要部分の構成を示す
ブロック図てあり、第２Ｂ図は本発明の好適実施例にお
りる制御プロセッサ・モジュール１１０で使用されてい
るマイクロ命令形式のフィールド割振りを示す概略図で
ある。 第３八図は本発明の好適実施例におけるデータ転送プロ
セッサ・モジュールのいくつかの主要部分の構成を示す
ブロック図であり、第３Ｂ図はデータ転送プロセッサ・
モジュールにおいて定数アドレスを選択的に駆動してシ
ーケンサ・バス３１５上に送出するために使用されるロ
ジックの詳細を示すブロック図であり、第３Ｃ図は本発
明の好適実施例におけるデータ転送プロセッサ・モジュ
ール１２０で使用されているマイクロ命令形式のフィー
ルド割振りを示す概略図である。 第４八、 Ｎ１．１１０おｊ；び４Ｄ図は本発明の好適
実ｈλ例において浮動小砂点プロセッサとして使用され
る数値処理モジュール１３０のいくつかの主要部分の構
成を示す図であり、第４八図は制御プロセッサ・モジュ
ール１１０とのインタフェースのいくつかの主要部分を
示すブロック図、第４Ｂ図は本発明の好適実施例におけ
る浮動小数点プロセッサ内のデータ通路のいくつかの主
要部分を示すブロック図、第４Ｃ図は本発明の好適実施
例における浮動小数点プロセッサ内の制御ロジックのい
くつかの主要部分を示すブロック図、第４Ｄ図は本発明
の好適実施例における数値プロセッサ・千ジュール１３
０に使用されているマイクロ命令形式のフィールド割振
りを示す概略図である。 第５図は本発明の好適実施例におけるデータ・キャッシ
ュ・メモリのいくつかの主要部分の構成を示すブロック
図である。 第６図は本発明の好適実施例におけるホスト・インタフ
ェース・ロジックの構成を示すブロック図である。 第７図は本発明の好適実施例におりるデータ・バイブ・
インタフェース・ロジックの４１か成を示すブロック図
である。 第８図は本発明の好適実施例におけるＧＩＰインタフェ
ース・ロジックの構成を示すブロック図である。 第９八図はアブイケーション向き数値処理モジュル（「
アルゴリズム高速化機構Ｊ ） ＋３ｏ゛を含む数値高
速化ザブシステムの概要図であり、第９Ｂ図はアルゴリ
ズム高速化機構＋３０°のアーキテクチャか汎用浮動小
数点モジュール１３０のそれとどのような違いかあるか
を示す概略図である。 第１０図は複数の数値プロセッシング・サブ・サブシス
テムを含むザブシステムを示すブロック図である。 第１１図は本発明の好適実施例における制御プロセッサ
・モジュール（どデータ転送プロセッサ）の一部である
整数プロセッサ機構（ユニット）のいくつかの主要部分
の構成を示すブロック図てあ第１２図は本発明の好適実
施例におりる制御プロセッサの一部であるアドレス生成
機構のいくつかの主要部分を示すブロック図である。 第１３図は本発明の好適実施例におりる制御プロセッサ
（とデータ転送プロセッサ）の一部であるシーケンサの
いくつかの主要部分の構成を示すブロック図である。 第１４Ａ図は１６ヒツト・アドレス生成機構（または他
の低解像度ヅブブロセッヅ）が３２ピツ１〜・システム
で使用されるようにするために、本発明の好適°実施例
で使用されているハードウェアを示す概略図であり、第
１４Ｂ図は低解像度データ・ソースを高速システムて使
用するために、本発明の好適実施例で使用されているハ
ードウェアの各種動作モードで使用される入力を示す表
口である。 第１５図は本発明の好適実施例における制御プロセッサ
・モジュールとデータ転送プロセッサ・千ジュール間の
インタフェースを示す概略図てあ第１６図は本発明の好
適実施例におりる浮動小数点ブロセソザ内の数値７ｉ１
算用の一部データ通路のいくつかの主要部分の構成を示
すブロック図である。 第１７図は非レジスタ格納マイクロコート・ピッＩ・の
セラ１−アップ時間を短縮するために、本発明の好適実
施例において浮動小数点プロセッサ内で使用さねるロジ
ックを示すブロック図である。 第１８図は慣例の二重バッファのハードウェア構成およ
び制御の形態を示すブロック図である。 第１９図は外部で制御されるピッ１〜の１つで２重ボー
ト・レジスタ・ファイルが使用される別の公知２重バッ
ファリング手法を示すブロック図である。 第２０図は本発明の好適実施例の新規２重バッファリン
グがどのように構成され、どのようにラフ１〜ウエアで
制御されて、複数の任意選択アクセス・干−１〜か得ら
れるかを示す概略図である。 第２１図は２５６ ビット幅のキャッシュ・バスとのイ
ンタフェースとなる保持レジスタと６４ヒツト幅である
レジスタ・ファイル間をクロック視界にＪたかって行な
われるデータ転送のために、本発明の好適実施例て使用
されるロジックを示す概略図である。 第２２図はｃｐモジュール１１０ とＦＰモジュール１
３０間をインタフェースで結ぶために、本発明の好適実
施例で使用されるハントシェイキング・ロジックの状態
図である。 第２３図は第９図または第１０図に示すようなシステム
において複数のＦＰまたは複数のアルゴリズム高速化機
構（またはその両方）から１つを選択するために、本発
明の好適実施例で使用される制御定義を示す概略図であ
る。 第２４．２５および２６図はキャッシュ・メ干りどのデ
ータ・インタフェースのアーキテクチャを示すブロック
図である。 第２７図は複数の装置の書込み可能制御記憶機構とのイ
ンタフェースとなる直列ループにおいてマイクロコート
の転送とローディングの制御を効率化するために、本発
明の好適実施例で使用されるバー１−ウェア構成を示す
概略図である。 第２８図は複数のプロセッサのいずれかに、あるいはあ
る特定のプロセッサ群にマイクロロー１〜をロー１−す
ることを可能にするために、本発明の好適実施例で使用
される直列ループ構成を示す概略図である。 第２９図は多重プロセッサ・システムにおける数値プロ
セッサの制御記憶機構に直列にまたは並列に書き込むこ
とを可能にするために、本発明の好適実施例で使用され
るロジックを示す概略図である。 第３０図はアＩ・レス境界の制約なしでマルチウェイ分
岐を可能にするために、本発明の好適実施例で使用され
るマイクロコード動作を示す概略図である。 第３１図はＩ！！１１散フーリエ変換アルゴリズムを実
行させる方法を示す概略図である。 第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示すフローチ
ャートである。 第３３図は第２０図に示したようなラフ１−ウェア制御
２重バッファを含むハードウェアてハイブライン・アル
ゴリズムを実行させる方法を示すフロチャートである。 第３４．３５．３６および３７図は、そねぞれか第７図
に示すようなデータ・バイブ・インタフェースを備えて
いる第１図に示すような複数のサブシステムの構成を示
す概略図である。 第３８八図は主ホードの好ましい物理的レイアウトを示
す配置図であり、第３８Ｂ図は第３８八図の主ボード上
にネストされた子ボードの好ましい物理的レイアウトを
示す配置図であり、第３８Ｂ図のボドはＦＰモジュール
１３０の主要構成要素が搭載されており、これらの２ボ
ートが一緒になって、第１図に示すような完全なシステ
ムが得られることを示している。 第３９図は浮動小数点プロセッサ・モジローール内のス
タック・レジスタの好適実施例を示すブロック図である
。 第４０八図は制御プロセッサ・干ジコ、−ル１１口（ど
データ転送モジュール１２０）内のシーケンサと共に本
発明の好適実施例で使用される一部の支援ロジックを示
すブロック図であり、第４００図はマルチウェイ分岐操
作時に割込みを引き起こすマイクロ命令列を示す概略図
である。 第４１図はボス１〜・コンピュータと、画像処理サブシ
ステムと、少なくとも２つの数値高速化サブシステムと
を備え、これらが主ハスと２つの高パン］・幅ハックレ
ーン・バスで結ばれているコンピュータ・システムを示
す概略図である。 第４２図は第１図に示すようなシステムにおいて２つの
配列を一緒に（要素単位で）乗算し、その結果を第３の
配列に格納するステップの流れを示すフローチャートで
ある。 第４３図は１つまたは２つ以上の数値処理モジュールと
同し広幅データ・バス上に高速キャッシュ・メモリを備
えたサンプル・システムを示すブロック図である。 第４４Ａ、 ４４Ｂおよび４４Ｃ図はＣＰ、ＤＴＰ、お
よびＦＰのそれぞれのプログラミング環境を示す概略図
である。 第４５図は制御記憶機構から取り出したマイクロコート
のフィール］・に命令レジスタの内容を代入するロジッ
クを示すブロック図である。 第４６図は語アドレスの偶数／奇数構造か缶詰転送操作
からどのようにして得られるかを示す説明図である。 第４７図は語アドレスの偶数／奇数構造か伯語転送操作
から得るとき使用されるタイミング構成を示す信号波形
図である。 ＣＤ八へス１１２ 手続補正書 （方式） ％式％ １、事件の表示 特願平１−６９４０１号 ２、発明の名称 コンピュータ・システム ３゜ 補正をする者 事件との関係 特許出願人 デュポン ピクセル システムズ リミテッド 代 理 人 〒１０７ 東京都港区赤坂５丁目１番３１号 第６セイコービル ３階 平成１年６月１２日（全送日：平成１年７月４日）６、
補正の対象 願書、委任状および図面 ７、補正の内容 （１）願書の「４．特許出願人」の欄を訂正する。 （２）委任状を追補する。 （３）図面の第３１図を浄書し第２２図、第３８Ａ図お
よび第３８Ｂ図を訂正する。（内容に変更なし）
Claims (1)
- 【特許請求の範囲】 １）独立の各命令ストリームを個別に実行するように接
続された第１および第２プロセッサと、前記第１および
第２プロセッサの双方の命令ストリームを監視して、共
用クロック信号を発生するように接続されたクロック発
生器とを具え、前記共用クロック信号は、前記第１およ
び第２プロセッサの双方をクロックするように接続され
、および前記第１プロセッサにより実行中の命令に対し
て前記第１プロセッサによって要求される継続時間と、
前記第２プロセッサにより実行中の命令に対して前記第
２プロセッサによって要求される継続時間との双方のう
ちで長い方の継続時間に等しい可変継続時間を有するこ
とを特徴とするコンピュータ・システム。 ２）前記クロック発生器により、前記第１および第２プ
ロセッサにより実行中の命令の各ストリームの双方を監
視するようにしたことを特徴とする請求項１記載のコン
ピュータ・システム。 ３）外部インタフェース・バスに接続可能な外部インタ
フェース・コントローラと、 制御プロセッサと、 個別の各命令ストリームを実行するように前記制御プロ
セッサと同時に動作可能であつて、前記外部インタフェ
ース・コントローラを制御するように接続されたデータ
転送プロセッサと、 前記制御プロセッサおよび前記データ転送プロセッサと
同時に、かつ非同期で動作可能な数値プロセッサであっ
て、該数値プロセッサの全体の制御の下で各命令シーケ
ンスを実行する数値プロセッサと、 前記制御プロセッサおよび前記データ転送プロセッサを
クロックするように接続された共用クロック回路であっ
て、該クロック回路は、前記制御プロセッサによって実
行中の命令および前記データ転送プロセッサによって実
行中の命令に依存する可変継続時間を有することを特徴
とするコンピュータ・システム。 ４）前記共用クロック回路は、前記データ転送プロセッ
サによって実行中の前記命令の各ストリームおよび前記
制御プロセッサによって実行中の前記命令の各ストリー
ムの双方を監視するクロック発生器を有することを特徴
とする請求項３記載のコンピュータ・システム。 ５）前記共用クロック回路は、前記第１プロセッサによ
り実行中の命令に対して前記第１プロセッサによって要
求される継続時間と、前記第２プロセッサにより実行中
の命令に対して前記第２プロセッサによって要求される
継続時間との双方のうちで長い方の継続時間に等しい可
変継続時間を有することを特徴とする請求項３記載のコ
ンピュータ・システム。 ６）高速度算術演算機構と、 制御ストアメモリと、 前記制御ストアメモリから命令をフェッチして、前記演
算ユニットにコマンドを与えるように接続されたシーケ
ンシング・ロジックと、 半導体集積回路として構成され、前記制御ストアメモリ
からフェッチ中の特定の命令に応じて、前記算術演算ユ
ニットに長さ可変のクロック信号を供給するように接続
されたクロック発生器とを具え、 前記算術演算ユニットのうちの少なくともいくつかの内
部部分を、前記クロック発生器の前記集積回路のゲート
遅れよりも（一般に比較し得る寸法において）４倍大き
い最小ゲート遅れをもつ半導体技術を用いて構成したこ
とを特徴とするコンピュータ・システム。 ７）前記シーケンシング・ロジックを、前記クロック発
生器の前記集積回路のゲート遅れよりも（一般に比較し
得る寸法において）４倍大きい最小ゲート遅れをもつ半
導体技術を用いて構成したことを特徴とする請求項６記
載のコンピュータ・システム。
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| GB8806866A GB2215881A (en) | 1988-03-23 | 1988-03-23 | Shared variable clock system |
| GB8806862 | 1988-03-23 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (4)
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| JP (1) | JPH02146668A (ja) |
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