JPS5916072A - デ−タ処理システム用の特殊命令処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明のｕ１′＃を 発明の分野 本発明は、浮動小数点ア′クセラレータプロセッサのよ
うな特殊命令プロセッサを組み込んだ電子式デジタルデ
ータ処理システムに係る。特に、本発明は、浮動小数点
プロセッサと、中央処理ユニットとの間の新規で且つ改
良された相互接続構成体に係る。

背景技術の説明 デジタルデータ処理システムは、５つの要素、即ち、メ
モリ＊索と、入出力要素と、プロセッサ４ｊ！索とを備
えている。メモリ要素はアドレス可能な記憶位首に情報
を記憶し、各位＃／ｌｉ醜時のアドレスを有している・
メモリに記憶される情報は、データ即ちｌオペランドｒ
と、このオペランドを処理する命令とを含む。プロセッ
サ４ｊ！索は、メモリ要素と情報をやり取りし、情報を
命令又はオペランＰとしてＷ４　＃ｔ　Ｌ　、そしてオ
ペランドをこれに関連した命令に従って処理する。入出
力要素は、プロセッサユニットの制御の下に、メモリ要
素と通イキし、オペランド及び命令をシステムに転送し
たりシステムから処理済みデータを傅たシする。

処理ユニットによって処理されるオペランドは多数の形
式をとる・多くの処理操作においては、オペランドが整
数の形態である。別の操作にお込ては、オペランド浮動
小数点の形態であυ、即ち、ｌ科学表示法ｌとして典型
的に知られている形態である。この形態にお込では、オ
ペランドが指数部と小数部とを含む２つの部分を有する
。大部分のコンピュータに使用される２進方式において
は、小数部は最上位デジットのすぐ左側に２進小数点を
もつ小数部であり、そして指数部はその数値を得るため
に小数部がとらねばならない２のべき乗を表わしている
。小数部及び指数部の各々は正又は負の符号を含む。

同様に、三角関数に対するオペランドは、整数オペラン
Ｖ及び浮動小数点オペランドとは異なった形狩である。

例えば、幾つかの三角関数は、オペランドが度数で表わ
される場合には、３６Ω０の各倍数に対して繰り返し的
なものであシ、或いはオ々ランドがラジアン表示法で表
わされる場合にはＩ　ｇ　Ｉに対して特殊な演算を表わ
したシこれを必要としたシする。科学表示法や特殊な三
角関数に加えて、他の特殊なオペランド表示法も考えら
れる。

これら特殊な柚類のオペランドの各々は、プロセッサに
よる特殊な処理を特徴とする特に、浮動小数点命令につ
いては、これらのオ（ランドを処理する多数の槍成がこ
れまでに試みられている。

成るデータ処理システムにおいては一中央処理ユニット
が、特殊命令を実行する特殊な制御回路を含んでいる。

このようなハードウェアによる解決策をとった場合でも
、浮動小数点命令は、通常、一般の整数オペランドに対
する命令よルも着しく−長す実行時間を必要とする。浮
動小数点命令を順次に含む全ての命令を中央処理ユニッ
トで実行する時に１浮動小数点命令が追加されると、所
与のプログラムを実行する全時間が著しく長くなる。

別の解決策においては、浮動小数点関数全処理する機械
命令の組よυ成るサブルーチンを用いてオ々ランドが処
理される。中央処理ユニットは、適当なサブルーチンを
実行するようにプロセッサに指令する命令として浮動小
数点命令を用いるに過ぎない。この解決策では、特殊な
ｍ類の命令によって処理される関数を比較的簡単に変え
ることができる。然し乍ら、この解決型は、オ（ランド
の小数部と指数部を別々に処理しなければならないので
、ハードリニアによる解決策よりも相轟に低速である。

その他の公知データ処理システムにおいては、並列に作
動する個々の機能モジュールがデータ処理システムの命
令を実行する。成る場合には、各モジュールは種類の異
なるオペランドに対して全ての命令を実行することがで
きるし、或いはオ（ランドの種類によって特定のモジュ
ールが命令の処理に指定されてもよい。いずれにせよ、
各々のモジュールは、メモリユニットに直接データを記
憶したり或いはメモリユニットからデータワードしたり
することにより個々に作動する。Ｉｔ＋制御モジュール
は、命令を１１次に検索し、そしてアイドル状態のモジ
ュール又はその作動を実行するよう指定され九モジュー
ルへ命令を転送する。

モジュールは並列に作動するので、手前の命令が実行さ
れてしまうまで通常は次の命令を実行できなりとｂう制
約の中でモジュールは同時に作動する。１つの作動を実
行するのに要する時間は公知のバー−ウェア解決策の場
合とはソ同じであるが、モジュールの並列作ｗＪ特性に
より、空いて込るモジュール′ｆ割り込みの処理に使え
るので、特殊命令に含まれたプログラム′１ｆｒ＊行す
る時間が大巾に短縮される。然し乍ら、各々のモジュー
ルが独立して作動できねばならないので、回路に冗長度
が必要となる。各々のモジュールは通Ｎ／ｉ１つの機能
を果たすだけであり、他の機能を果たすように容易に変
換されない。

成るＦＤＰ−１１データ処理システムに関連して使用さ
れる蔚４番目の構成においては、ｌ浮動小数点アクセラ
レータＩと称する個々のモジュールが浮動小数点オペラ
ンドに関連して命令を処理する。命令はオペランドが浮
動小数点であるか整数であるかを指示し、オ々ランドが
浮動小数点であることを命令が指示する場合には、中央
処理ユニットがその命令を浮動小数点アクセラレータに
通す。次いで、浮動小数点アクセラレータはその命令を
デコードし、メモリユニットからオ（ランドを検索して
処理済みデータをメモリに記憶するように中央処理具ニ
ットに要求する。この解決策では、浮動小数点アクセラ
レータが浮動小数点命令′ｆｒ実行処理する間に、中央
処理ユニットが割り込みのような事象を自由に処理でき
るが、中央処理ユニットと浮動小数点アクセラレータと
の間に必要とされる相互作用によ９両ユニットが不必費
に複雑なものとなる。

そこで、本発明の目的は、新規で且つ改良された浮動小
数点アクセラレータを提供することであるＯ 本発明の−に別の目的は、浮動小数点アクセラレータと
中央処理ユニットとの間の新規な相互接続構成体を提供
することである。

発明の概壺 簡単に酸明すれば、本発明は、成る定められた特定のｍ
類のオペランげに対して作用する特殊な神類の命令を処
理するように中央処理ユニットと処理モジュールとの間
に設けられた新規で且つ改良された相互接続構成体を提
供する。中央処理ユニットｉま、全ての命令を一般のや
り方で直列に検索し、そしてこれらの命令をデコーｒす
る。各命令の像が特殊命令プロセッサに送られる。特殊
なＭＩ類のオペランドの１つを処理することを必要とす
る命令が受は取られた時には、中央処理ユニットはオペ
ランドを構成するデータワードをメモリから検索し、こ
れらを特殊命令プロセッサに送る・命令を受は取った後
、ｔｐ！ｊＪＡ命令プロセッサ（処理装＃ｔ）は命令を
デコードし、オペランドを構成するデータワー１″を受
は取る。次いで、特殊命令プロセッサはオペランＰを一
般のやｐ方で処理し、処理結果、即ち処理済みデータと
状態コードとを中央処理ユニットへ送り返す用型をする
。処理を終了したことが特殊命令プロセッサによって中
央処理ユニットに知らされると、データを送信せよとい
う信号が中央処理ユニットによって特殊命令プロセッサ
に送られる。次いで、特殊命令プロセッサはデータ及び
状態コードを送信する。吹込で、中央処理ユニットは、
処理されたデータをメモリに送って記憶することができ
る。

更に、本発明は、中央処理ユニットが特殊命令プロセッ
サを成る選択された状態にすることができると共に特殊
命令プロセッサの状態を判断することもできるようｈ幾
つかの保守及び診断機能も提供する。

本発明ｆ−ｉ特に特許請求の範囲に指摘される。不発明
の上記及び更に別の目的並びに幼呆は、添付図面を参照
した以下の詳細な説明より理解されようＯ 実施例 Ａ、データ処理システム 第１図を説明すれば、本発明によるデータ処理システム
の基本的なＪＭ！累は、中央処理ユニツ）１０と、メモ
リユニット１１と、ターミナル】３を含む入出カニニッ
ト１２とである。中央処理ユニットハ、アクセラレータ
パス１４ｔＭて幾つかの入出カニニット１２と１ｕ接通
信する。

又、中央処理ユニット１０はメモリパス１５を経てメモ
リユニット１１と通信し、メモリユニットは入出力パス
１６を経て他の人出カニニット】２と直接通温する・父
、中央処理ユニット１０はターミナルパス１７を経てタ
ーミナル１３と通信する□ 中央処理ユニットは、メモリパス１５に接続されたデー
タプロセッサ２０及び制御用記憶ユニット２１と、コン
ソールプロセッサ２２とを備工ている。コンソールプロ
セッサは、ターミナルパス１７から信号を受は取り、制
御用記憶ユニット２１’ｉ経てｆ−タデロセツサ２０へ
転送する。データプロセッサ２０は次いでコンソールプ
ロセッサ２２からの情報に対して作動し、この情報を後
で処理するようにメモリユニット１１へ転送するか、或
わけ情報を直接処理する。

（ｒｒｌ　ｗに、ｒ−タプロセッサ２０は制御用記憶ユ
ニッｈ２１’ｉＭｆｉてコンソールプロセッサ２２へ情
＠を転送し、このコンソールプロセッサは情報をターミ
ナルパス１７へ送信してターミナル１３の１つに転送す
る。又、データプロセッサは、入出カニニット１２が接
続されたアクセラレータパス１４を経て全ての通信を行
なう・アクセラレータパス１４ｔｄで行なわれる入出カ
ニニット１２との通信については、米国特許出ＪＪＪｉ
　（Ａｔｔｏｒｎｅｙ’ｓ　Ｄｏｃｋｅｔ　８５−２７
７　）に開示されている。

Ｃ１下で述べるように、データ路は・メモリパス１５を
経てメモリユニット１１と直接通イぎすルト共に、メモ
リ制御器）］１ｆＭて入出力パス１６と関知的に通信す
る。

制御用記憶ユニット２１は、データプロセッサ２０が受
は取って実行する命令を処理するのに使用される全ての
マイクロ命令シーケンスを含んでおり、データプロセッ
サからのシーケンス（′＃報及びこのプロセッサが有し
ているタイミング信号発生器からのタイミング情報に基
いてマイクロ命令シーケンスをたどるようにする。

メモリユニット１１はメモリ制御器３０を備えて：Ｔｈ
［、その一方の接続部即ちポートはメモリパス１５（接
続されそして他方のｚ−トは入出力パス１６に接続これ
ている。１つ以上のメモリ配列体３１がメモリ制御器３
０に接続されており、これらの配列体はメモリ制御器に
よって１ｆ接アクセスされるアドレス可能なメモリ記憶
位置を合んでいる。

中央処理ユニット］０に加えて、浮動小数点アクセラレ
ータプロセッサ２３がアクセラレータパス】４に接続さ
れる。第１図のデータ処理システムに有用である浮動小
数点アクセラレータプロセッサ２３並ひにアクセラレー
タパス１４について説明する。浮動小数点アクセラレー
タプロセッサ２３は、データプロセッサ２０から＃１小
数点命令を受は取り、データプロセッサ２０で通常可能
であるよりも一般的により迅速にこのような命令を処理
するように特に設計されてｂる。

栄、１図ＶＣは多数の形式の入出力ユニツ）１２が示さ
れている。通信用アダプタ４０は一期及び／又は非同期
データ通信ラインに接続することができ、例えば一般の
電＃ｉ機を介して情報を転送したり、又はデータ処理シ
ステムを局部分配処理ネットワークの１押床として接続
したりすることができる。通信用アダプタ４０へ同期及
び非同期で送られる特定の慎飼は図示されていないが、
このよう々信号はこのような伝送に用いられる％定の信
号プロトコルに基くものであって、本発明の部分を構成
するものではなし。

通信用アダプタ４０は、通常、同期又は非同期の転送中
に情報をバッファする回路を備え、この回路は同期及び
非同期の通信路を経て制御信号を発生し、情報を転送で
きるようにする。父、通信用アダプタ４０は、入出力パ
ス１６′ｆｒｄて情＠を転送させる回路も備えている。

通信用アダプタは本発明の部分を構成するものではない
ので、これ以上説明しない。

他の３つの入出力ユニツ）１２１−ｉ、データ処理シス
テムの２次記憶装置をなす・これらは、テープ部側装置
４２に接続されたテープ制御器４１と、２つのディスク
制御器４３及び４４とを含む。ディスク制御器４３は俵
数個のディスク駆動装置１４５に接続され、一方、ディ
スク制御器４４はディスク駆動装置７１１４６及び複数
個のティスフ駆動装［４７に接続される。ディスク制御
器４４はアクセラレータパス１４に接続すれ、このディ
スク制御器につ−ては前記の米国特許出願に開示されて
いる。ユニット４１及び４３並びにこれらの各々の記憶
要素は米国特許第３，９９９，１６３号に開示されたよ
うに構成される。

第１図のデータ処理システムの１つの特定の実施例にお
かては、情報を転送するのに必要な信号について詳細に
述べた米国特許第 ３．７１０．３２４号に基いて入出力パスが構成される
。これらの信号はここでは簡単に説明するだけであるが
、その詳細については前記特許を参照されたｂｏ ターミナル１３はテープ駆動装置５ｏ又はシステムコン
ソール５１を備えておシ、これらはター　ミーｔ−Ａ／
　ハス］７に直結される。一般のモデム（図示せず）を
経、［結線をＩて、夕〜ミナルパス］７へ信号を転送す
るために、リモートコンソール５２がずｆ意に設けられ
る。このリモートコンソール５２は、システムの故障を
離れたところで篩断したり取込は射れたところで保守を
行なったりするのに用いることができる。

テープ駆ｊＩＩＩ］装［５０は、局部的な保守を行なっ
たり、システムとｆ′＃報をやり取シしたシするのに用
りられる。システムコンソールは、オ（レータがシステ
ムをｔｍ接ｆｌＩ１１御できるようにするのに用すられ
、オペレータはシステムをオン５Ｉオフにしたり、シス
テムを初期化した９、プログラムシーケンスをステップ
楊バイ・ステップで進めたりすることができる。

更に説明を進める前に、既に使用されこれ以降も使用さ
れる用語について定義することが有用であろう。

〃情報″とは、データ処理を制御し、データ処理の基礎
をなすものであり、これには、アドレス、データ、制御
及び状鵬情報が含まれる。

“データ″とは、処理の対象又は処理の結果を表わす情
報を含む〇 ”アドレス″情報は、データ情報や、制御又は状態情報
や、その他のアドレス＃を報をＩＣ憶する特定の記憶位
置を表わすものである。

Ｉ制御“情報は、実行さるべき特定のオペレーションを
表わすものである。これには、データ処理システムのユ
ニット間で成る種の作動を行なわせるコマンドや、中央
処丹ユニット１０又は浮動小数点アクセラレータプロセ
ッサ２３により実行さるべき命令や、成る相の作りｄｌ
を行冷えるようにしたり行なえないようにしたりするよ
うオペレーション又は命令実行に関してユニットの性能
を儀′史する情報が含捷れる。

ｌ命令“とけ、中央処理ユニツ）１０又は浮動小数点ア
クセラレータプロセッサ２３によつて実行されるプログ
ラムのステップである。各ステップは、１つ以上のマイ
クロ命令を実行する各プロセッサによって実行される。

各々のマイクロ命令ハ、マイクロアドレスとして識別さ
れた特定の位置に記憶される。他のユニット。

例えば、メモリ制御器３０も、マイクロ命令に応答し、
そのシーケンスで定められたようにオペレーションを実
行する。

′状鵬″情報は、オペレーションの処理中又は命令の実
行中の種々の時間に成るユニットにより発生される種々
の信号の状態を表わす本のである。

日、中央処理ユニット１０ ８ｍ２図は、Ｍ１図のデータ処理システムに有用なデー
タプロセッサ２０及び制御用記憶ユニット２１を含む中
央処理ユニット１０の１部を一般的かブロック図の形態
で示している。

データプロセッサ２０はラッチ路６０を備え。

これは演算論理ユニツ）ＡＬＬＪ及び複数の汎用レジス
タ（図示せず）を含んでいる。本発明の１つの特定の実
施例においては、汎用レジスタの１つがプログラムカウ
ンタとして用いられ。

中央処理ユニツ）ＩＯＫより実行される次の命令を含む
メモリの記憶位置が指示される。別のレジスタはスタッ
クＩインクとして用いられ。

これは米国特許ｉ３，７１０，３２４号に開示されたよ
うに割り込み及びサブルーチンを実行する間に使用され
る。データ路６ｏは、アクセラレータバス１４．メモリ
バス１５．又は複数のコンソールレジスタ６１と情報を
やり取りし。

コンソールレジスタは次いでコンソールバス６２を介し
てコンソールプロセッサ２２とＭ報をやシ取りし情報を
記憶する。

データ路６０によって実行されるオペレーションは命令
バッファ６３に記憶された命令によって制御され、命令
バッファ６３はデータ路６０のグログラムカウンタレジ
スタによって指示されてメモリユニット１１から取り出
され九各命令を受は取る。或いは父、データ路６０によ
って実行されるオペレーションを割り込みプロセッサ６
４によって制御すること・もてき、この割り込みプロセ
ッサは、アクセラレータバス１４、コンソールバス６２
（コンソールレジスタ６１を経て）及び入出力バス１６
から割り込みサービス要求を受ける。又１割り込みプロ
セッサ６４ｔｊ：、中央処理ユニット１０がその時作動
している割り込み優先順位も受け、もし割り込み要求の
方が優先順位が高ければ、その割り込みを認め、中央処
理ユニット１０がその割り込み要求に応じるようにさせ
る。マイクロシーケンサ６　ｓ　＃ｉ、　制ｍ用記憶ユ
ニット２１内のマイクロ制御記憶ユニツ）６６によって
使用されるマイクロアドレスを与え、命令バッファ６３
に記憶された命令又は割り込みプロセッサ６４が応じて
いる割り込みに基いてマイクロ命令をアクセスするよう
にさせる。又、マイクロシーケンサ６５は、その時処理
されている命令バッファ６３内の特定の命令１割少込み
プロセッサ６４による割り込みの確認、及び制御用１憧
ユニット２１内のクロック信号発生器６７により発生さ
れるタイミング信号に応答して、マイクロアドレスを与
える。

Ｃ０浮動小数点アクセラレータ２３ 浮動小数点アクセラレータ２３の一般的なブロック図が
８ｇ３図に示されている。中央処理ユニット１０．特に
データ路２ｏによって浮動小数点アクセラレータへ転送
される浮動小数点命令は、命令デコーダ１０１に受は取
られる。浮動小数点アクセラレータ２：１ｌｔ１つの特
定の実施例ではマイクロプログラム式のものである。

従って、命令デコーダは一般のやり方でマイクロアドレ
スシーケンサ１０２へ接続され、これは次いで制御用記
憶ユニツ）１０３ヘマイクロアドレスを供給する。制御
用記憶ユニットは。

データ路１０４を含む浮動小数点アクセラレータ２３の
作動を制御するマイクロ命令を含んでいる。データ路１
０４はオ（ランド記憶レジスタ及び演算論理ユニットを
含み、このユニット。

は中央処理ユニット１０からトランシーババッファ１０
５を経て受けたオペランドを処理する。

一般のマイクロ命令アドレス技術を用いたマイクロアド
レスシーケンサ１０２け１次のマイクロアドレスを制御
用記憶ユニット】０３へ供給する。又、マイクロアドレ
スシーケンサ１０２は制御用記憶ユニット１０３及び分
岐論理回路１０６からも信号を受け１次のマイクロアド
レスを形成する。これは制御用記憶ユニットへ送られる
。従って、制御用記憶ユニットは所定のマイクロ命令シ
ーケンスに基いてデータ路論理回路１０４を制御するマ
イクロ命令を形成する。

特定のシーケンスは中央処理ユニット１０からの命令に
よって決定され１分岐論理ｌ口１路１０６で示された浮
動小数点アクセラレータ２３の幾つかの状態によって変
更される。

データ路論理回路】０４は、浮動小数点命令を処理する
一般のデータ路も用いている。データ路は指数部及び小
数部に対して個々のデータ路を含んでいて、その各々に
対し制御用記憶ユニット１０３からのマイクロ命令に従
って作動する。１つの特定の実施例においては、データ
路論理回路は＊　Ａｄｖａｎｃｅｄ　Ｍｉｃｒｏ　Ｄｅ
ｖｌｃｅｓ　Ｉｎｃ。

で収光されている一般型のＡＭ０２９０１ビットスライ
スマイクロプロセッサを備えている。

浮動小数点アクセラレータ２３は、インターフェイス制
御回路１０７も備えており、これは中央処理ユニットか
ら信号を受は取り、中央処理ユニット】０と浮動小数点
アクセラレータ２３との間でオペランド及び処理済みデ
ータを転送する際に同期をとる助けをする。制御回路】
０７内の回路については第４図を浴照して詳細に述べる
。

本発明によれば、中央処理ユニットは、メモリユニット
１１から各々の命令を順次に検索する。各命令は命令バ
ッファ６３（第２図）にロドされる。命令バッファ及び
と九に関連したグＯセッサにより命令がデコードされる
。命令が浮動小数点命令であり、即ちオペランドが浮動
小数点フォーマットにあることを指示する命令である場
合には、この命令がＢｕｓ　　１８　　Ｄ（７：０）１
０８（第３図）を経て浮動小数点アクセラレータへ送ら
れ、これと同時に、同期ＩＲＤＳＴＡＴＥ命令読み取り
信号１０９が発生される。

中央処理ユニット１０内の命令プロセッサ６３（第２図
）Ｆｉ史に命令をデコード１．２、メモリユニット】】
からのオ々ランドを検索する。

各命令は１つ以上のオペランドを必要とし、オペランド
は必要とされる演其精＃に基いてメモリ内の１つ以上の
データワードより成り、各データワードはメモリの検索
を必要とする。各データワードは中央処理ユニット１ｏ
のＡＬＵ６０　（８２図）を経て送られ、アクセラレー
タバス１４のデータセクションであるＢｕｓ　Ｙ　Ｄ（
３１：ＤＯ）１１０（第３図）を経て送られる。Ｂｕｓ
　　Ｙ（Ｄ３１：ＤＯ）１１０を経ての各転送けｃｐｕ
デーデー手信号ＣＰＬＪ　　ＤＡＴＡＡＶＡＩＬＩ　］
　］の発生と同期される。

浮動小数点アクセラレータ２３け各データをバッファ１
０５１ｃ受は取り、これを浮動小数点アクセラレータパ
スＢｕｓ　　ＦＰＡ　　に転送する。

制御用ロピ憶ユニツ）１０３は、ワードが小数部を形成
するか指ａＭを形成するかに基いて、データ路論理回路
１０４のどのレノヌタに各々の転送ワードを記憶するか
を決定する。命令デコーダ】０１に既に転送されている
命令け一命令を処理するのに必要なオペランドの数及び
データワードの数を示す。制御用記憶ユニッ）］０３は
、受は取られるべきワードの数に基いて、バッファ１０
５を経てデータ路論理回路１０４内のレノスタへデータ
ワードを転送させる。全てのオペランドが受は取られた
後、データ路論理回路１０４は、制御用記憶ユニット］
　０３の制御下で、一般的なやシ方で命令を実行する。

命令が実行された後、制御用記憶ユニット１０３は、ラ
イン１２ｏ（第３図）を経て、中央処理ユニット】０ヘ
アクセラレ一タ同期信号ＡＣＣ５ＹＮＣを送る。この信
号は、各命令の実行後に制御用記憶ユニット１０３によ
り発生されるマイクロ命令の４ｎ号である。中央処理ユ
ニット１０は信号を受は取り、これを割り込み要求とし
て処理する。浮動小数点アクセラレータから処理済みデ
ータを受は取る用意ができると、浮動小数点アクセラレ
ータはＲＥＡＤ　ＰＯＲＴイハ号をライン１２】に発生
しぞ１−て選択アクセラレータイン信号ＳＥＬ　　ＡＣ
ＣＩＮをライン１２２に発生する。アクセラレータバス
１４には多数のユニットが接続されているので、選択γ
クセラレータインイｕｑＳＥＬ　　Ａｃｃ　　ＩＮ　Ｂ
浮動小数点アクセラレータ２３かＢｕｓ　　Ｙ　　Ｄ（
３１：ＤＯ）ＩＩＯＫ佑号を送信できるようにすると共
に、その他のユニットがこれらのラインにデータを送信
するの會防止する。次々のタロツクサイクル中に、浮動
小数点アクセラレータ２３は、状態コードと、処理済み
データを含むデータワードを、データ路論理回路１０４
から、Ｂｕｓ　　ｌ？ＲＡ　　１１２％バッファ１０５
及びＢｕｓ　　Ｙ　　Ｄ（３に００）１１０を経て送る
〇中央処理ユニツｌ−１０，特にデータ路２０は。

これらの状態コード及びデータワードを受は取り、これ
らをメモリユニット１】に送る。

本発明による病成では、中火処理ユニット】０と浮動小
数点アクセラレータ２３との間の相互接続構成体の複雑
さが相当に低減される。

浮動小数点命令の１つの特定の実施例において＃−１：
、％殊命令が中央処理ユニット１０１／Ｃよって浮動小
数点アクセラレータプロセッサ２３へ送られ１次いでオ
ペランドがデータ路２０によって自動的に且つ順次に検
索されて、浮Ｗ）小数点アクセラレータ２３へ１−接送
られ、データ路とアクセラレータとの間にはこれ以上の
相互作用はない。状態コード及び処理済みデータが用意
されると、浮動小数点アクセラレータは中央処理ユニッ
トに信号を送る。中央処理ユニットが処理済みデータを
受は取る用意ができると、中央処理ユニットは浮動小数
点アクセラレータに信号を送り、肘アクセラレータはこ
れに応答して次々のデータワードを送る。中央処理ユニ
ット及び浮動小数点アクセラレータの両方は１両方向に
転送さるべきデータワードの数を、命令の内容に基いて
、オペランド０及び処理済みデータとして判断する。そ
れ故、転送さるべきデータワードの数についての前後の
通信だけが命令により行なわれる。これにより、浮動小
数点アクセラレータ及びこれらの間の通信が簡単化され
る。

中央処理ユニット１０及び浮動小数点アクセラレータは
保守及び診断機能も果たし、中央処理ユニットｌＯは浮
動小数点アクセラレータの制御用記憶ユニット１０３に
“次のマイクロアドレス″ヲ送って、この制御用記憶ユ
ニットを特定の既知のアドレス状態にする。更に・中央
処理ユニツｚ−ｉ：％マイクロアドレスシーケンサ】０
２によって制御用記憶ユニツ）１０３へ送られた〃次の
マイクロアドレス″をトタみ取９即ち検索する◎ □　　　中央処理ユニットが制御用記憶ユニット】０３
を既知のアドレス状態にする作動は第３図について説明
する。中央処理ユニットはＢｕｓ　Ｙ　Ｄ（３１：００
）１１０を経てマイクロアドレスを送り、そしてトラッ
プアクセラレータ信号ＴＲＡＰ　　ＡＣＣをライン１２
３に送出する。このトラップアクセラレータ信号ＴＲＡ
Ｐ　　ＡＣＣは制御回路】０７に受は取られ、この回路
はマイクロアドレスシーケンサ１０２が次のマイクロア
ドレスを制御用記憶ユニットに送信しないようにし、且
つ又、ｓｕｓ　　Ｙ　　Ｄ（３１：ＯＯ）上の信号を、
バッファ１０５を経て、制御用記憶ユニット】０３の１
次のマイクロアドレス′Ｉ入力に伝送できるようにする
。次いで、制御用記憶ユニット１０３は送られた信号に
より指示されたマイクロ命令を送信し、　　Ｂｕｓ　　
Ｙ　　Ｄ（３１：０ｎ）１３０を経て送られたアドレス
により定められたシーケンスへシフトせしめる。

マイクロアドレスシーケンサ３０２によって送られたマ
イクロアドレスを中央処理ユニット１０が検索する動作
を紺６図について説明する。

中央処理ユニットは、先ず、ライン１２４を経て制御回
路１０７ヘアクセラレータマイクロゾログラムカウンタ
読み取シ信号ＲＥＡＤ　　ＡＣＣＵＰＣｔ−伝送する。

この信号は浮動小数点アクセラレータ２３を８１４１し
、マイクロアドレスシ−ケンサ１０２により発生された
次のマイクロアドレスをバッファ１０５内のトランシー
バ１３２へ転送する。次に続くクロックサイクル中ＶＣ
，中央処１ｉ１ユニットはライン１２１にＲＥＡＤ　　
ＰＯＲＴ信号を発生する。この時、制御記憶ユニット１
０３がここからのライン１２０にアクセラレータ同期信
月ＡＣＣ５ＹＮＣを発生するのと同ル］シて、′次のマ
イクロアドレス′ｌがバッファ１０５を経てＢｕｓ　　
ｙ　　ｏ（３１：ｏｎ）に送られる。クロックザイクル
の終りに、＃次１）　マイクＣ’　７　）’　レス”は
Ｂｕｓ　　Ｙ　　Ｄ（３１：Ｄｏ）から除去され、浮動
小数点アクセラレータ２３は通常の作動に復帰する。

第４図は、浮動小数点アクセラレータ２３が。

ＲＥＡＤ　　ＰＯＲＴ信号１信号１ク択アクセラレータ
インＳＥＬＣＣＩＮ　信号、アクセラレータマイクロプ
ログラムカウンタ読み取りＲＥＡＤ　　ＡＣＣｕｐｃ　
　＠ｑ、及びドラッグアクセラレータＴＲＡＰ　　ＡＣ
Ｃ信号を受信できるようにすると共にこれらに関連した
信号をＢｕｓ　Ｙ　Ｄ（３１：００）を経て送信できる
ようにする制御器１０７内の成る回路を示している。

ＲＥＡＤ　　ＰＯＲＴ信号及びＳＥＬ　　ＡＣＣＩＮ信
号は制御回路１０７に受は取られ、アンドダート】３１
へ送られる。これらの信号が同時に現われると、中央処
理ユニット受信データ信号ＣＰＵ　　ＲＣＶ　　ＤＡＴ
Ａ　　が発生され、これは分岐論理回路１０６へ送られ
る。これにより、マイクロアドレスシーケンサｌ０２ｔ
’ｉ制御記憶ユニツト】０３のシーケンスを移行させ、
浮動小数点アクセラレータ２３が処理済みデータ及び状
態コードを中央処理ユニット１０へ送るようなシーケン
スをとらせる。この信号もＢＬＪＳ　ＦＰＡ１１２とＢ
ｕｓ　Ｙ　Ｄ（３１：００）１１０との間にあるバッフ
ァ１０５内のトランシーバ１３２を調整し、浮動小数点
アクセラレータ２３から中央処理ユニット１０ヘデータ
を送信させる。

中央処理ユニット受信データ信号ＣＰＵ　ＲＣＶＤＡＴ
Ａ　　はオアゲート］’３４．１３５及びアンドゲート
】３６の１つの久方を付勢Ｌ７．このアンドデート】３
６は中央処理ユニット】０からのクロック信号ＣＰＵ　
　ＰＨＯ及び制御記憶ユニット】０３からのＡＬＬＯＷ
　　ＣＰＵ　　Ｙ　　Ｂｕｓ　信号によっても付勢さ九
、トランシーバ】３２を作動６Ｊ能にする。

トラップアクセラレータ信号ＴＲＡＰ　　ＡＣＣが発生
されると、ＲＥＡＤ　　ＰＯＲＴ（ｇ号も５ＥＬＡＣＣ
ＩＮ化号も発生されない。それ故、中央処理ユニット受
信データ信号ＣＰＵ　　ＲＣＶＤＡＴ　Ａ　　も発生さ
れない。従ってトランシーバ１３２ｉ、Ｂｕｓ　ＹＤ（
３１：ＤＯ）１１０からバッファ】０５を酊てＢｕｓ　
　ＦＲＡ　　］　１２へ信号を転送する状態にされる。

トランシーバは。

制御記憶ユニツ）］　０３がらｃｐｕ　　ｐｒｏ　　タ
イミング４Ｎ号及びＡＬＬＯＷ　　ＣＰＵ　Ｙ　Ｂｕｓ
化号が送られた時にオアゲー）１３４．１３５＆びアン
ドｆ　−ト１３６を経て送られるトラップアクセラレー
タ信号ＴＲＡＰ　　ＡＣＣＫよって作動可能にされる。

又、トラップアクセラレータ信号ＴＲＡＰＡＣＣｉｆ、
ｃｐｕ　　ＰＨＯ信号及びＣＬに　ＯＦＦタイミング信
号が同時に生じた際忙アンドｙ　−ト１４１によりンリ
ッグーフロップ１４０をセットさせる。ンリッグー７０
ッ７’１４０がセットスルト、フォースマイクロアドレ
ス信号ＦＯＲＣＥ　　ＵＡＤＲ３が発生される。車３図
に示されたように、この信号は制御器１０７からマイク
ロアドレスシーケンサ１０２へ送うれる。

フォースマイクロアドレス信号ＦＯＲＣＥＵＡＤＲ３が
発生されると、マイクロアドレスシケンサ１０２からの
アドレスＵ制御記憶ユニット】０３へ送られない。フォ
ースマイクロアドレス信号ＦＯＲＣＥ　　ＬＪＡＤＲ８
け、ト”）：／、−ａ４１４１が次のマイクロアドレス
をＢＵｓ　　ＦＲＡ１１２から制御記憶ユニツ）１０３
へ転送できるようにする◎　トランシーバ１４］はオア
ｆ　−ト１４３によって作動可能にされる。フリラグ−
フロツノ１４０＃′ｉ次のＣＰＵ　ＰＨｏ　タイミング
信号の発生時にアンドｃ−）１４４によってリセットさ
れる０ ｆｌｌｌｌｌｌ１５１０７けアクセラレータマイクログ
ログラムカウンタ読み取り信号ＲＥＡＤ　　ＡＣＣｕｐ
３　　をフリッゾーフロッノ１５０に受は取り。

このフリッグー７０ッゾはマイクロアドレス藺ミ取シ信
号ＲＥＡＤ　　ＵＡＤＲ３Ｖｒ発生する。このマイクロ
アドレス絖み取り信号ＲＥＡＤ　　ＵＡＤＲ８はオアゲ
ート１４３を経てトランシーバ】４２へ送られてこれを
作動可能にする。然し乍ら。

フォースマイクロアドレス信号ＦＯＲＣＥＵＡＤＲ３が
与えられないので、トランシーバ１４２はマイクロアｒ
レスシーケンサ１０２から８ＵＳ　　ＦＲＡ　　］　１
２に次のマイクロアドレス信号を送信する状態にされる
。次いで、フリッソーフロツプ】５０は次のＣＰＵ　　
ＰＨＯｌｏソック号の際にアンドｃ−ｚｓ１を介してリ
セットされる。

ＰＲ５図は、命令、オペランド、処理済みデータ及び１
イクロアドレスをｃｐｕｌ□と浮動小数点アクセラレー
タ２３との曲で転送するオイレーションのシーケンスを
詳細に示している。

第５図に示したシーケンスは自明であり、これらオイレ
ーションの詳細なｓＲＩｊ’４は本発明の理解にとって
不要であろう。

以上の説明は、本発明の特定の実施例１に限定される。

然し乍ら１本発明は１種々の基本構造をもつシステムや
、前記した以外の内部回路を用いたシステムにおｌ−１
でも実施でき１本発明の前記目的の全部又は幾つかを達
成できることが明らかであろう。本発明の精神及び範囲
内に入るあらゆるｆ　ｍ−及び修正は特許請求の範囲内
に包含されるものとする。

【図面の簡単な説明】

第１図は本発明により構成されたデジタルデータ処理シ
ステムのブロック図。 第２図は更１図に示された中央処理ユニットの１部分の
詳細ブロック図。 第３図は第１図に示された特殊命令処理ユニット、特に
浮動小数点アクセラレータユニットの峰細なブロック図
。 第４図は第５図に示された制御ブロックの１部分の詳細
な回路。 第５−１図及び植５−２図より成る第５図は。 第１図に示されて第５図ないし第１０図について説明す
る中央処理ユニットと特殊命令処理ユニットとの間の情
報転送を示す渡れ線図である。 １０・・・中央処ＪｉＪＩユニット、１１・・・メモリ
ユニット、１２・・・入出カニニットａ１３・・・ター
ミナル。 １４・・・アクセラレータバス、】５・・・メモリ制御
器。 １６・・・入出力バス、１７・・・ターミナルノマス、
２０・・・データプロセッサ、２１・・・制御用記憶ユ
ニット。 ２２・・・コンソールグロセツサ、２３・・・浮動小数
点アクセラレータプロセッサ、３０・・・メモリ制御器
。 ３】・・・メモリ配列体、４０・・・通信用゛ｒダグタ
。 ４１・・・テープ制御ｌＩＩ器、４２・・・チーｆ駆動
装置、４３．４４・・、ディスク制御器＃、４５・・・
ディスクＩｔ＜ｉｆ！Ｉ＋ｇ！！、　４６　、４７−・
−ディスク駆動装ｆｔｔ、ＳＯ・・、チーｆ部側装宿ｔ
、５２・・・リモートコンソール。 ２、発明の名称　　データ処理システム用の特殊命令処
理装置３　補正をする者 事件との関係　　出願人 名　称　　　ディジタル　イクイプメント　コーポレー
ション４、代理人 明細書及び図面の浄書（内容に変更なし）。

Claims (3)

【特許請求の範囲】
1. （１）　　所定の種類の命令を所定の種類のオペランド
   に基込て処理する特殊命令処理装置にお込て、この％殊
   命令処理装置は中央処理ユニットに接続され、中央処理
   ユニットはメモリから命令及びデータを＠票すると共に
   処理済みデータをメモリに送り込み、上記所定の種類の
   命令は、これを処理するのに必要なオペランドの数及び
   ワード°の数を指示し、上記特殊命令処理装置ｔは、Ａ
   、中央処理ユニットから送られる上ｄｒ２　ｔ９「定植
   類の命令を受は取り、そして処理するのｅζ必要なオペ
   ランド及びワードのｅＩを決定するように命令をデコー
   ドする手段と、 Ｂ、上記デコード手段、及び中央処理ユニットからの信
   号に応答し、次々のサイクル全受は容れる手段と、 Ｃ０上記デコード手段に応答してオペランドを処理する
   と共に、処理が終了した時に中央処理ユニットに信号を
   発生する手段と、 ０、上記デコーｒ￥７：一段、及び上記中央処理ユニッ
   トからの次々の転送要求に応答して、処理済みのデータ
   を中央処理ユニットに送信する手段とを備えており、 １、中央処理ユニットからのｍｌ：Ｍ択信号に応答して
   上記送（１（手段を作動可能にする手段と、 １１、上記選択手段と、上記中央処理ユニットからの上
   記次々の転送要求とに応答して、中央処理ユニットへの
   処理済みデータの次次の転送を同期させる手段とを備え
   たことを特徴とする特殊命令処理装置。
2. （２）上記特殊命令処理装置は命令を一迷の状態で処理
   し、上８「つ特殊命令処理装ｆ＃け、史に１Ｅ、上記中
   央処理ユニットからの同期信号に応答し、特殊命令処理
   を上記一連の状態の１つに導く信号を受は取る手段を備
   えている特許請求の範囲濱ｔｔ１項に記載の特殊命令処
   理装置。
3. （３）　　上記特殊命令処理装ｆＦｉ命令を一連の状態
   で処理し、上記特殊命令処理装置は、更に１上ｍｌ中央
   処理ユニットからの同期信号に応答して、特殊命令処理
   装置の状態を表わす信号を中央処理ユニットに送信する
   手段を備えている特許請求の＊（）、間第（１）項に記
   載の特殊命令処理装置。