JPS59188879A - デ−タプロセツサ - Google Patents

デ−タプロセツサ

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JPS59188879A
JPS59188879A JP58184601A JP18460183A JPS59188879A JP S59188879 A JPS59188879 A JP S59188879A JP 58184601 A JP58184601 A JP 58184601A JP 18460183 A JP18460183 A JP 18460183A JP S59188879 A JPS59188879 A JP S59188879A
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memory
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ジヨン・テイ−・ハロウエイ
デビツド・エイ・ム−ン
ハワ−ド・アイ・キヤノン
ト−マス・エフ・ナイト
ブル−ス・イ−・エドワ−ズ
ダニエル・エル・ウエインレブ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 背景技術 本発明は記号処理言語、特にＬＩＳＰによってプログラ
ム可能なデータ処理装置に関する。
ＬＩＳＰは人工知能研究の助けとしての道具として開発
されたコンピュータプログラム用言飴である。人工知能
は、コンピュータの助けを借りて知的行動の理解および
モデル化を探究するコンピュータ科学の一分野である。
知的行動は環境内の対象物、対象物間の関係、およびそ
のような対象物の性質や用法に関する考察を含んでいる
。ＬＩＳＰは、任意の対象物およびそれらの関係を聚現
し易いように設計されている。この設計は他の言語、例
えばＦＯＲＴＲＡＮのそれとは対照的である。ＦＯＲＴ
ＲＡＮは代数演算式の値を計算し易いように設計されて
おり、ＣＯＢＯＬは事務上の帳簿や記録の処理をし易い
ように設計されている。
頭字語ＬＩＳＰはＬｉｓｔ　Ｐｒｏｃｅｓｓｉｎｇ　Ｌ
ａｎｇｕａｇｅの略で、１９５０年ＫＭＩＴ（現在はス
タンフォード大学）のＪｏｈｎ　ＭｃＣａｒｔｈｙ教授
か発明した時に授けた名前である。当時、データオブジ
ェクトとそれらの複雑な関係をリストを用いて表現する
概念は目新しいことであった。ＬＩＳＰのオブジェクト
という概念はその後の多くの言語（例えばＳＩＭＵＲＡ
６７）に組み込まれてい丑すが、経営陣はＬＩＳＰおよ
びそれから派生した言語は、全世界において、人工知能
研究者が第一に選択する手段であると信じている。
ＬＩＳＰは更に、手順知識（即ち、「これは何であるか
」に対して「これをどのように為すか」ということ）の
モデル化を容易にする。企ての手順知識は機能で衣わさ
れ、この機能は、計算上の壕とまりであって、与えられ
たオブジェクトに対してどのようにある動作または計算
を実行するかを知っている（指示する）ものでおる。
ＬＩＳＰ機能のテキストは１行から何千行もの長さに作
成できるが、１プログラムを、各々がある特定作業のル
ーチンである何千もの部分に分けることは許されている
。これによって、ＬＩＳＰはモジール構造を容易にし、
明確な相互作用と共に、固有の責任領域にプログラムを
はっきりと分割できる。コンピュータ科学界でのこの２
０年間の経験は、正しいプログラム動作、保守、および
、理解しやすさの重要性を確立している。
ＬＩＳＰは、拡張可能な文法もしくは記法をも特徴とし
ている。つまり、言語構造は、提供されたもののみに限
定されずに、プログラマの直面する問題に関係する新し
い構造をプログラマが定義することで加えることが可能
である。新言語構造の定義には提供されたソフトウェア
の変更、またはソフトウェア細部に関する熟知は必要で
なく、初心者が誰でも有するような範囲のアプリケーシ
ョン（およびシステム）プログラマが利用する通常の言
語機能があればよい。この機能によって、ＬＩＳＰはコ
ンピュータ科学に新しい発展をもたらすことかできる。
ＬＩＳＰはプログラマを、コンピュータメモリの評細な
管理に対する責任から解放する。通常のＦＯＲＴＲＡＮ
やＰＬ／Ｉでの配列やメモリブロックのサイズ決定はＬ
ＩＳＰでは存在しない。固定サイズの配列を作ることも
可能であるが、ＬＩＳＰは任意のサイズのオブジェクト
、無制限の数の要素を含むセット、全体の詳細要素また
はパラメータの数は不明なオブジェクト等を表現する手
段を与えている点で優れている。コンピュータに関して
、固定サイズデータ記憶域に対するよく言われた苦情（
例えは、ＥＲＲＯＲ、１００ＩＮＰＵＴ　ＩＴＥＭＳ　
ＥＸＣＥＥＤＥＤといったエラーメツセージで報知され
るデータ記憶域オーバに関する苦情）は、ＬＩＳＰで書
かれたシステムでは除かれてしまう。
ＬＩＳＰはインタラクティブな環境を提供し、ここでは
、全てのデータ（何であるかおよびどうであるかに関す
る知識）および機能（どう行うかに関する知識）は共存
する。データおよび機能を、プログラム開発者は検照し
たり変更したりできる。
ある機能またはデータオブジェクトで誤りが発見される
とこの誤りを訂正することが可能であり、その訂正を、
別のプログラム実行を必要とせずにテストできる。誤り
訂正および修復を試行することは、時によっては、３回
のキイストロークと実時間の２秒で実施可能である。こ
れかＬＩＳＰのインタラクティブな環境に関する概念で
あり、これによって、初級および経験豊富なプロダラマ
双方に多液のシステムを、一時に一層ずつ開発すること
を可能としている。ＬＩＳＰ熟練者は、コーディング用
紙またはジョブデツキな必要とせず、プログラムを直接
入力していることか知られている。
つまり、プログラムを誓＜、入力する、そしてデバッグ
するを一操作で行っているのである。機能は、それを瞥
き問題か発見された時点でテストできる。コンピュータ
は敵対者でなく、プログラム開発の活動的な参加者とな
っている。この方法で開発されたプログラムは、土台か
ら堅固な基礎の上に建っている。これらの機能によって
、ＬＩＳＰプログラム開発は極めて短時間で完成する。
ＬＩＳＰは表現力と開発力の独自のブレンドを提供する
。現時点でのＬＩＳＰアプリケーションは、コンピュー
タ援助による設計システムから、医療診断や、石油開発
の地球物理学的分析にまで拡大している。これらのアプ
リケーションの共通点は、大規模な一層データ構造を短
時間で作成し、そのようなデータ構造に対して手順を実
行することが必要なことである。（データ構造とは、注
目する対象物を表現またはモデル化した、コンピュータ
メモリの複雑な構成である。）ＬＩＳＰはこのようなア
プリケーションに対して極めて力を発揮する。
ＭＩＴ人工知能研究所の研究者は、１９７４年に、複雑
なソフトウェアシステムを開発するプログラマを援助す
る、最新のパーソナルコンピュータ設計の開発を目的と
し、全てのシステムソフトウェアをＬＩＳＰで書くとい
うＬＩＳＰマシンプロジェクトをスタートさせた。
このプロジェクトの第１段階は、タイムシェアされたコ
ンピュータシステム上で書かれたＬＩＳＰマシーン用シ
ミュレータであった。ＬＩＳＰマシーンの第１世代はＣ
０ＮＳで、１９７６年に走行していた。第２世代のＬＩ
ＳＰマシーンはＣＡＤＲであり、これにはハードウェア
上の改良が為され、Ｃ０ＮＳに代って１９７８年に導入
された。ＬＩＳＰマシーン用ソフトウェア開発は１９７
５年から続けられている。更にＬＩＳＰマシーンの第６
世代であるＬＭ−２はＳｙｍｂｏｌｉｃｓ社によって１
９８０年に導入されている。
上記の従来技術のＬＩＳＰマシーンおよび一般の記号言
語データ処理装置の主な欠点は、これらの装置に用いら
れるコンピュータハードウェア構成は、元来ＦＯＲＴＲ
ＡＮやＣＯＢＯＬ等の一層旧式なソフトウェア舊飴用に
設計されたものであるということである。その結果、こ
れらの装置はＬＩＳＰのような記号言語でプログラムで
きるが、その効率と速さは上記のような記号処理言語に
固有の諸点の由に、かなり低下されていた。
発明の要約 本発明の主目的は、記号言語でプログラム可能な従来の
データ処理装置の欠点を除き、従来は得られなかった効
率と速さでデータ処理を実行することか可能となるよう
に、記号言語でプログラム可能なように特に設計された
ハードウェアを有するデータ処理装置を提供することで
ある。
上記の目的および他の目的は、望ましくは記号言語でプ
ログラム可能である本発明に従った装置によって達成で
き、最も有利には、藁性能なＬＩＳＰの一方言であるＺ
ｅｔａｌｉｓｐでおよびＦＯＲＴＲＡＮやＣＯＢＯＬ等
の他の従来の言語でもプログラム可能な装置において達
成できる。
本装置は、高速目的向記号演算か必要な大規模プログラ
ムの実行に理想的に適するような多くの特徴を有してい
る。システムハードウエアとファームウェアは並行して
設計されたので、本装置の基本的（マクロ）命令セット
は本来のＬＩＳＰに極めて近いものである。多くのＺｅ
ｔａｌｉｓｐ命令は、１マイクロサイクル内に実行され
る。即ち、本システム上のＺｅｔａｌｉｓｐで書かれた
プログラムはプロセッサのクロック速度にほゞ近くで実
行される。
本発明は、古いＬＩＳＰマシーンの速度を単に上げただ
けでばない。本装置は、極めて高速であり、更に堅固で
信頼性のあるプロセッサができる全く新しい設計を特徴
としている。これは、ユーザオーバーヘッドのない無数
の自動チェックによって達成されている。
システムプロセッサ構成は従来の装置のものとは極度に
異っていて、プロセッサ構成の特徴には以下のものが含
まれる。
・Ｚｅｔａｌｉｓｐ用に設計されたマイクロプログラム
化されたプロセッサ ・３２ビットデータ径路 ・ハードウェアでの自動タイプチェック・完全ページ化
２５６Ｍワード（１０バイト）仮想メモリ ・スタック向き構成 ・ハードウェアスタックポインタを有する大規模高速ス
タックバッファ ・高速命令取出し装置 ・高効率のハードウェア援助による不用情報収集・マイ
クロタスク処理 ・５Ｍワード／秒データ転送速度 本発明に従った装置は、シーケンサ装置と、データ径路
装置と、メモリ制御装置と、フロントエンドプロセッサ
と、Ｉ／Ｏ装置と、相互通信用に他の周辺装置およびデ
ータ装置を接続可能な共通Ｌバス上に接続された主メモ
リとを備えている。
これら上記の要素に使用される回路、および、そこに含
まれたファームウェアは、本発明の目的を達成した。特
に、本装置の新しい領域は、Ｌパスと、Ｌパスの協同的
組合せと、集中誤り訂正回路、および、プロセッサ調停
による直接メモリアクセスを含む同期パイプラインメモ
リと、２セグメントアドレツシングを有するスタックキ
ャッシュウィンドーと、ページハツシュテーブルおよび
ページハツシュテーブルキャッシュと、不用情報収集お
よびポインタ制御と、マクロコード命令シーケンス内外
での割込みを可能とするマクロコードとマイクロコード
の近接接続と、タグ付構成を有する並行データタイプチ
ェックと、手順呼出しおよびマイクロコードサポートと
汎用パスと、記号言語処理をサポートするための固有命
令セットとを含んでいる。
本発明のスタックキャッシング機能は、少くとも一組の
連続する主メモリアドレスのデータを記憶し、主メモリ
よりも高速でアクセス可能なバッファメモリ内での少く
とも一組の連続する主メモリアドレスのデータ記憶を有
効とするための装置を含んだ主メモリコントローラ内で
実行される。
更に、メモリコントローラは、データがバッファメモリ
内に記憶される主メモリ内のこれらの連続アドレスを識
別するための装置と、この識別用装置によってアドレス
が連続アドレスの組の中にあると識別した場合に、主メ
モリを通さずに直接にパランアメモリに達するために、
またはこの識別用装置によってアドレスが連続アドレス
の組の中にないと識別した場合に、バッファメモリを通
さずに直接に主メモリに達するために、メモリアドレス
を受信するための装置を含んでいる。
データを操作しメモリアドレスを作成する本装置の中央
プロセッサは、ベースポインタおよびベースポインタか
ら選択されたオフセットに対応するメモリアドレスを作
成するための装置と、アドレッシング装置にかける前に
、与えられたアドレスとオフセットを演算的に組合せる
ための装置とを備えている。更に、中央処理装置はベー
スポインタおよびオフセットを１タイミングサイクル内
に作成し、このベースポインタとオフセットを、同一の
タイミングサイクル内に演算的に組合せる。
これらは、この機能にのみ設けられた演算論理装置を提
供することで、予定の方法で実行される。
更に、アドレッシング装置は、アドレスなＣＰＵから主
メモリの物理位置に、識別用装置と同一の回路を用いて
、変換するための装置を有利にも備えている。
更に、これらの機能をより効率的に実行するために、Ｃ
ＰＵはベースポインタからのオフセットを予め選択され
た範囲に限定し、ベースポインタとオフセットとの演算
的組合せが少くとも一組のメモリアドレス内に入るよう
に確実にするための装置を含んでいる。これは、記号処
理言語をマクロコード命令のシーケンスにコンパイルす
るコンパイラ内で有利にも実行される。
並行データタイプチェックとタグ付構成は、各データオ
ブジェクトが識別タイプフィールドを有するデータオブ
ジェクトを保存する能力を王メモリに与えることで達成
される。各データオブジェクトの残り部分からタイプフ
ィールドを、ＣＰＵによるデータオブジェクトへの操作
よりも前に分離するための装置が備えられている。デー
タオブジェクトへの操作と並行して、分離されたタイプ
フィールドを、関連するデータオブジェクトの残り部分
への操作に関して、チェックを行いその操作に応じて新
しいタイプフィールドを作成するための装置か含まれて
いる。この後、新しいタイプフィールドと、操作の結果
とが組合せられる。木製値は特に有利に、データオブジ
ェクトへの各操作を予定のタイミングサイクルで実行し
、分離装置とチェック装置と、組合せ装置とは操作と同
一のタイミンクサイクル内で、新タイプフィールドの分
離、チェック、および組合せを行う。本装置は、作成さ
れたタイプフィールドがエラーであるか変更か必要であ
る場合に作成された予定のタイプフィールドに応じてデ
ータプロセッサの動作に割込みをかけてトラップな発生
させ、タイプフィールドか変更した場合にデータプロセ
ッサの動作な続行するための装置をも備えている。
ページハツシュテーブル機能は、主メモリがページ番号
とオフセット番号とを含む多ビツト実アドレスで定義さ
れる各位置を有している装詔内で実行される。ＣＰＵは
データへの操作を行い、仮想ページ番号とオフセット番
号とを含む関連する仮想アドレスを用いてデータを主メ
モリ内に保存する。ページハツシュテーブル機能は、仮
想アドレスを実アドレスに変換し、ハツシュされた仮想
ページ番号に対応するマツプアドレスを作るために、仮
想ページ番号に対して第１ハツシュ機能を、仮想ページ
番号のビット数を減少させるために実行するための装置
と、ハツシュされた仮想ページ番号に対応するマツプア
ドレスに、実ページ番号とそれに対応する仮想ページ番
号とを保存するための、少くとも１個のアドレス用能な
マツプコンバータと、仮想ページ番号と、マツプアドレ
スでアクセスされた仮想ページ番号とを比較するための
装置であって、望ましい比較が記憶された実ページ番号
がマツプコンバーク内に存在することを示ずものである
装置とを含んでいる。第１ハツシュ機能および変換の実
行と並行して、仮想ページ番号に対して第２ハツシュ機
能を実行するための装置も備えられ、更に望ましい比較
が存在する場合にアクセスされた実ページ番号およびオ
リジナルのオフセット番号を主メモリにかけ、望ましい
比軟が存在しない場合に第２ハツシュされた仮想ページ
番号を主メモリにかける装置も備えられる。
特に有利な実施例においては、変換装置は各マッシコン
バータか第１のハツシュされた仮想ページ番号に対応す
るマップアドレスを受信するものである少くとも２個の
アドレス用能なマツプコンバータと、少くとも２個のマ
ップコンバータのうちの最も新しく使用されていない方
のマップアドレスに仮想ページ番号と実ページ番号とを
瞥き込むために全てのコンバータからの望ましくない比
較結果に応答するための装置とを備えている。
第１および第２ハツシユされたアドレスか該アドレスを
位置づけない場合のために、主メモリは、第２ハツシユ
された仮想ページ番号によってアドレス可能な主メモリ
内のページハツシュテーブルとアドレスのための第２テ
ーブルとを定義するための装置を有している。ＣＰＵは
、各マイクロコード命令が１タイミングサイクル内で実
行される少くとも１個のマイクロコード命令を実行する
ためのマクロコード命令に応答するものであって、変換
装置は、第２テーブル内にマイクロコードで制御された
アドレスルックアップを作成するために、ページハツシ
ュテーブル内に物理アドレスを位置づけることでの障害
に応答する装置を含んでいる。
更にバックアップとしては、第２記憶装置を有している
。例えはディスクであり、こゝで主メモリは第３テーブ
ルを備え、第２記憶装置はアドレスのための第４テーブ
ルを含んでいる。変換装置は、主メモリ内の第３テーブ
ルに、マクロコードで制御されるアドレスルックアップ
を作成するために第２テーブル内にアドレスを位置つけ
るに際しての障害に応答する装置を備えている。この場
合、第６テーブルにない場合は第４テーブルを使用し、
更に第２記憶装置にない場合にはエラーを表示する。
マイクロコードとマクロコードの近い相互関係に関する
重要機能のハードウェア援助には、ＣＰＵの改良が含捷
れ、例外的データプロセッサ条件の予定の組を定義し、
マクロコード命令のシーケンス実行中にこれらの条件の
発生を検出するための装置を備えていることである。こ
れらの装置は、該検出時にデータプロセッサの状態の選
択された部分を保持し、検出された条件の除去時に、中
断されていたマクロコード命令シーケンスをデータプロ
セッサが完了するようにさせるために、これらの条件の
１個が検出されたことに応答するものである。検出され
た条件を除きデータプロセッサを中断されたマクロコー
ド命令シーケンスに復旧させるために、検出された条件
に対して予定のマクロコード命令シーケンスを始動させ
るための装置も備えられている。特に有利な実施例では
、始動のだめの装置は、検出された条件を除くために、
データプロセッサの保持された状態を操作するための装
置と、データプロセッサの保持されていない状態部分を
再生するための装置とを含んでいる。
ＣＰＵは少くとも１個のマイクロコード命令で各マクロ
コード命令を実行するための装置を有し、条件の組を定
義し条件の組を検出するための装置はマイクロコード命
令によって制御される装置を含んでいる。更に、データ
プロセッサの状態を保持するための装置はマイクロコー
ド命令で実行される装置を備え、予定のマクロコード命
令シーケンスを始動するための装置はマイクロコード命
令で制御される装着を含んでいる。
本発明の他の重要な特徴は、Ｌバスと、マイクロタスク
処理と、同期パイプラインメモリと、集中誤り訂正回路
との独自のかつ共同的組合せである。この組合せは、本
発明に従った装置において、メモリと、Ｌバスに接続さ
れた少くとも１個の周辺装置の動作に同期した予定のタ
イミングサイクル内にデータへの操作を実行するＣＰＵ
によって為される。主メモリはデータのパイプライン入
出力を行うために各タイミングサイクルに新しいメモリ
アクセスを始動するための装置を有し、ＣＰＵは更にマ
イクロコード命令タスクシーケンスを記憶するだめの装
置と、予定の装置条件に応じて、タスクシーケンスに他
のタスクシーケンスで割込み、その条件が除去された場
合に割込まれたタスクシーケンスを続行するための装置
を含んでいる。Ｌバスはメモリと、ＣＰＵと、周辺装置
とを並列に相互接続でる多導線双方向バスであり、単独
集中誤り訂正回路はメモリ、ＣＰＵ、および周辺装置に
共有される。メモリとＣＰＵ間で集中誤り訂正回路を介
して通信するための第１タイミングモードと、周辺装置
とＣＰＵ間で、その後、主メモリ間で集中誤り訂正回路
を介して通信するための第２タイミングモードとを定義
するために、システムタイミングサイクルに同期して、
バス上でのデータ転送を制御するための装置が備えられ
る。これらの機能の組合せによって、データは周辺装置
から主メモリに記憶され、更に、データは、周辺装置の
識別に基ついた周辺装置のための予定の位置の主メモリ
から移動される。更にＣＰＵは、本装置の状態に従って
受信されるデータを出力する周辺装置の状態を変更する
ための装置を含んでいる。
汎用バスの機能は、本発明による装置であって入出力装
置が接続可能な共通システムバスで接続された主メモリ
内にＣＰＵを有する装置に、以下を可能とするために備
えられている。即ち、データおよび制御信号をシステム
バスと、選択された外部パスタイプの周辺装置間で伝送
するために、データと制御信号を汎用バス形式と選択さ
れた外部バス形式との間で変換するためのシステムバス
と、汎用バスと汎用バスに接続された第２インターフエ
ース装置との間の伝送を有効とするために、デ−夕およ
び制御信号をシステムバス形式と汎用ハス形式との間で
変換するための第１インターフエース装置を備えること
によって、汎用とされている第２バス上の他の周辺装置
およびコンピュータシステムと通信を行う。この汎用バ
スの主機能は、第１インターフエース装置がデータおよ
び制御信号を、選択された外部バスに無関係に変換する
ことである。このため、第１インターフエース装置は、
外部バス周辺装置の制御信号及びアドレスを、システム
バス形式から汎用バス形式に、外部バク周辺装置の制御
信号およびアドレスの形式に無関係に変換する装置を備
えている。
ポインタ制御とこれに関連づけられた不用情報収集機能
は、主メモリを予定の領域に分割するための装置と、デ
ータオブジェクトをそれらの領域に位置つけるための装
置と、各アクションコードが１領域に対応するアクショ
ンコードのテーブルを作成するための装置とで実現され
る。次に、作成されたアドレスは、それに関連するアク
ションコードを得るために、そのアドレス上での動作と
並行して、テーブルにかけられる。こゝで、ある動作が
実施されるべきであるかを、アドレス上での動作と並行
して決定するためにアクションコードに応答するための
装置か備えられる。特に有利な実施例では、アクション
コードの獲得とそれに対する応答の決定はアドレス上で
の動作と同一のタイミングサイクル内に行われる。これ
はマイクロコード命令によって決定用装置を制御して実
施される。
ＣＰＵは不用情報収集を行うべきメモリ領域を決定する
ことによって、装置内の不用情報収集を実現スるために
マクロコードおよびマイクロコード命令のシーケンスを
実行するための装置であって、アクションコードテーブ
ルを作成するための装置は不用情報収集シーケンスを始
動する１個のアクションコードな作成するものである。
本発明によれは、不用情報収集は、データオブジェクト
か新しいアドレスに移動されたかを調べるために、作成
されたアドレスでデータオブジェクトを検査するための
装置と、移動されていなかった場合にデータオブジェク
トを新領域内の新アドレスに移動するための装置と、移
動されたことを示すために、作成されたアドレスでデー
タオブジェクトを更新するだめの装置と、データオブジ
ェクトが移動される場合に、作成されたアドレスを新し
いアドレスに変更し、作成されたアドレスのデータオブ
ジェクトに対する処理の継続を有効とするだめの装置と
によって実現される。
本発明による装置は不用情報収集をサポートするハード
ウェアを提供し、この不用情報収集シーケンスを、主メ
モリをページに分けることによって、更に、各メモリペ
ージに関連する少くとも１ビットを有する記憶装置を備
えることによって、特に効率のよい方法で実施するよう
にしている。
その後、与えられたアドレスは、メモリ領域に位置づけ
られるが、アドレスをメモリの領域に位置づけるのと並
行して、その中のアドレスがメモリ内の選択された領域
の組であるかを示すために、あるページに対して少くと
も１ビット内にコードを入れるための装置が備えられる
。
このコードを入れるための装置は、各アクションコード
が１メモリ領域に対応しているアクションコードのテー
ブルを作成するための装置を含んでいる。アドレスはテ
ーブルに、そのアドレスを位置づける動作と並行してか
けられるが、関連するアクションコードに応じて、アド
レスが選択された領域の組の１個内に存在するかを決定
するための装置が備えられる。不用情報収集は各ページ
を検査することでメモリ領域のセット内で実現されるが
、装置は検査装置が、コードが入れられていないページ
をスキップできるように、各メモリページに対して少く
とも１ビットをセンスする。
本発明のバス装置は、本発明の他の特徴であって、本発
明の装置に関しては唯一のデータプロセッサが含まれる
が、このデータプロセッサは、周辺装置と、Ｌバス上の
データプロセッサと通信するための装置を有する周辺装
置とに組合せられたものである。データプロセッサは、
データプロセッサシステムクロックと、中央プロセッサ
がトランザクションを有効にするためにバス要求信号を
作成し、同一のクロック期間内にバス上にアドレスデー
タを出す１クロック期間を含む要求サイクルを含むタイ
ミング構成とに同期して、バス上の全テのトランザクシ
ョンを有効とするためのバス制御装置を備えている。要
求サイクルに続いて、周辺装置かアクセスされる少くと
も次のクロック期間を含むアクティブサイクルが存在す
る。アクティブサイクルに続いて、データか周辺装置に
よってバス上に置かれる次のクロック期間を含むデータ
サイクルがある。バス制御装置は、連続するクロック期
間に一連のデータ要求信号を中央プロセッサから受信す
るためのブロックバストランザクションモードを定義し
、バス上の連続するトランザクションのサイクルをオー
バーラツプさせるための装置も有している。
本発明によるＬバス制御は、周辺装置とＣＰＵ間、その
後主メモリ間の通信を実施するために、マイクロディレ
クトメモリアクセス転送を実行するための装置も含んで
いる。本発明の特に有利な実施例においては、単独集中
誤り訂正回路は、メモリと、中央プロセッサと、周辺装
置とによって共有され、バス上の全てのデータ転送は単
独集中誤り訂正回路を介して行われる。
このため、本発明によるデータ処理装置と共に使用する
ためのデータ装置は、１システムクロック期間を含む要
求サイクル内にアドレスデータを受信するために、バス
上のトランザクション要求信号に応答する装置をその内
部に、更に、少くとも１システムクロック期間を含むア
クティブサイクル内にアドレスデータをアクセスし１シ
ステムクロック期間を超える期間が必要な場合に重み信
号を発生ずるだめの装置と、次のシステムクロック期間
を含むデータサイクル内に、データをバスに印加するた
めの装置とを備えている。データ装置は連続するクロッ
ク期間内に要求信号を受信し、連続するトランザクショ
ンに対して要求サイクルと、アクティブサイクルと、デ
ータサイクルとをオーバーラップさせるための装部を備
えることもできる。
本発明のデータ装置は、マイクロＤＭＡデータ転送を有
効とするためにマイクロコード制御下でシステムタイミ
ングサイクルに同期して、バス上にデータ転送を有効と
することか可能である。
不発明の上記および他の目的、機能、および有利な点は
、以下に詳細に示す、マイクロコードリスティング、マ
イタロコードピットのリステイング、マイクロコードコ
ンパイラ、フロントエンドプロセッサプログラム及びリ
スト作成飴の要約および添付のシステム図で参照される
プログラムアレー論理装置のりスティング、を含んだ添
付の付録に開示した本発明の方法および装置に従って達
成される。
本発明を添付の図に従って詳述する。
第１図は、本発明による装置のブロック図である。図に
示すように、本発明の基本装置は、シーケンサＳＱ、デ
ニタ経路装置ＤＰ、メモリコントローラＭＣ、フロント
エンドプロセッサＦＥＰ、Ｉ／Ｏ装置、および主メモリ
を含み、これは全てＬバスと呼ばれる共通バス上に並列
接続されている。更に図にある通りに、周辺装置のよう
な他の装置なＬバスに並列に接続可能である。
基本装置は、プロセッサキャビネットを含み、これには
、指定の色分けされたスロットがあり、これらのスロッ
トはＤＰ−ＡＬＵ、ＳＱ、ＦＥＰ、ＩＯ、およびＩＦＵ
−ＭＥＭボード用Ｌバス裏面上に備えられている。裏面
の残り部分は未指定であって、基本システムでは１４個
の３６ビットスロツトが空きとなっている。メモリボー
ドを未指定のスロットに挿入することでそのボードのア
ドレスが設定すれる。この目的については、ボード上に
スイッチはない。診断のためには、ＦＥＰはボードがど
のスロットにあるか、更にボードの連続番号を常時示す
ことができる。
本装置には内部ケーブルは使用されていない。
ボードレベルでの相互接続は、表面を介して行われる。
コンソールをプロセッサキャビネットに接続するために
外部ケーブルが使用される。
本発明による装置は、第１図に示すような構成要素によ
って物理的に構成されるが、本装置の多くの新しい機能
は１個ないしより多くのシステム構成要素上の要素に見
られる。このため、システム構成要素をまずその中に含
まれる詳細な回路の機能に関して、続いてそれらの回路
機能について装置の機能動作を説明する。
シーケンサ シーケンサのブロック図を第２図に示し、その構成要素
を第６図から第４０図に示す。
シーケンサは本装置の動作を制御する。即ち、マイクロ
タスク処理を行なう。この処理の実行において、シーケ
ンサは８Ｋ×１１２のマイクロコード制御メモリ（第１
６図−第２９図）および、制御メモリアドレスドライバ
（第３０図）と、制御メモリアドレス選択装置（第３１
図）と、制御メモリパリティ装置（第３２図）と、マイ
クロ命令デコード回路（第３３図）と、マイクロ命令フ
ィールドとを含む制御メモリのための関連回路を使用す
る。
各１１２ビツトマイクロコード命令は、各種内部スクラ
ッチパッドレジスタからの２個の３２ビツトデータ源を
指定する。多くのＺｅｔａｌｉｓｐ命合は１マイクロサ
イクル内で実行されるので、通常は、マイクロプロダラ
ムを書く必要はない。
本装置のマイクロマシーンは時分割処理されている。つ
まり、プロセッサはマイクロ命令実行に加えて、例えは
ディスクを駆動するといったハウスキーピング動作を実
行する。これは、ディスクコントローラや他のマイクロ
タスクに完全な処理能力を与え、装置のマイクロマシー
ンの一時記憶域を与えるという利点となる。マイクロマ
シーンとディスクコントローラを近くに接続しであるこ
とは有効な特徴となっている。
最大８個の異ったハードウェアタスクを起動できる。マ
イクロマシーンの制御によって、タスクの切替は、数マ
イクロ秒毎に行われるのが典型的である。装置内では以
下の他のタスクが走行する。
・Ｚｅｔａｌｉｓｐエミュレータタスク；命令の実行・
ディスク転送タスク：主メモリからデータを取り出し、
ディスクシフトレジ スタにロード。ディスクシ ーケンス処理のタイミング と制御を取り扱う。
・Ｅｔｈｅｒｎｅｔハンドシェーク処理およびプロトコ
ールエンコード／デコード、 Ｅｔｈｅｒｎｅｔ：コンピュータシステム、周辺装置お
よびユーザ間の通信用地域通信網。
物理構成は、通信網上の全ノードを 結ぶ同軸ケーブルである。
ＦＥＰおよびマイクロデバイス（即ち、ディスクコント
ローラやＥｔｈｅｒｎｅｔコントローラのようにマイク
ロコードによってサービスされるデバイス）は、自身の
ためにタスク切替を起動できる。シーケンサボード上の
タスク優先権回路（第４図）は、マイクロタスクの優先
権を決定する。多重マイクロコンテクストがサポートさ
れているので、他のタスクへの切替時にマイクロタスク
のコンテクストを退避させる必要がない。
更に特に、シーケンサは、タスク状態獲得回路（第５図
）と、タスク状態を保存するためのタスク状態メモリ（
第６図）と、タスク状態パリティ回路（第７図）と、タ
スクメモリ出力レジスタ（第８図）と、以下のように割
当てられる１６タスクの優先権を決定するタスク優先権
回路（第４図）とを備えている。
・タスク８−１５：ＤＭＡまたは入出力タスク、オープ
ンコレクタパスラインからの ブートタイム起動要求中に各装 置に指定される。
・タスク７：使用されない。このタスクに対するタスク
状態メモリはデバッグの為に ＦＥＰが使用できる。このタスクをカレントタスクにす
る方法は、ＦＥＰが強制した時のみである。
・タスク１．２．５．８：ソフトウェア。起動要求はレ
ジスタ内に示される。ビットｎは 特別機能を行うことで設定され る。これらのタスクの内の１個 は、全ＤＭＡタスク用のバックグ ラウンドサービスタスクである。
（次のアドレスおよびワード力 ウントの設定を行う。）他のタ スクは指定されないままである。
・タスク４：低速装置。オープンコレクタパスラインか
らの起動要求。
・タスク３：ＦＥＰサービス（ＦＥＰにより起動要求設
定可） ・タスク０：エミュレータ。常に起動要求が受けつけら
れる。
ＤＭＡタスクは、通常、起動に対して２サイクルのみ走
行する。第１サイクルでは、Ａメモリ（第５１図−第５
３図）からの物理アドレスを出力し、加算し、ＤＩＳＭ
ＩＳＳを実行し、装置からの条件によって処理を行う。
（例えば、エラーやエンドオブパケットの処理を実行す
る。）第２サイクルでは、ワードカラントを減算し、結
果に従ってスキップする。（正常の第１サイクルまたは
最終の第１サイクルにスキップする。）装置とメモリ間
のデータ転送は、メモリコントロールの制御下でＬパス
を介して行われる。最終の第１サイクルは通常の第１サ
イクルと同じであるが、この次に続くルーチンは完了フ
ラッグを設定し、パックグラウンドサービスタスクを起
動する。更に起動イネーブルフラグをオフにして、次の
ＤＭＡ動作が設定される迄は転送が起らないようにする
。ＤＭＡアドレスとワードカウントの二重バッファリン
グを行うものや、ＤＭＡマイクロコードの二重コピーの
ある装置もある。これらのＤＭＡマイクロコードでは、
各マイクロコードは、いずれかのワードカウントが空に
なると他方にジャンプする。パックグラウンドサービス
タスクによる処理は、他の装置の為にＤＭＡ要求によっ
て割込み可能である。
タスク１．２．５．６はソフトウェア要求のタスクで高
優先度タスクが低優先度タスクな続行させるときにのみ
使用される。これらは通常エミュレータから起動される
ことはない。（ＳＴＡＲＴ−Ｉ／Ｏでは起動されること
がある。） ハードウェアタスク（８−１５）に対する起動要求はバ
スのオープンコレクタライン上出される。
これらは同期されていない。各装置は３ビットのタスク
番号と１ビツトのタスクイネーブルフラッグを含んだレ
ジスタを有している。タスク番号は所望の優先度に応じ
て装置に割当てられる。イネーブルがない状態で起動す
ると、これはイネーブルがオンになるまで保持される。
装置が起動要求を確認すると、この要求が放棄されるま
で確認した状態となる。（イネーブルまたは指定したタ
スク番号の変更は禁止されたまゝとなる。）この要求は
、マイクロ命令サイクル終了の前、適当な時に放棄され
て、その２サイクル後に、同期レジスタから除去され、
該タスクは起動されないようにされる。
サービスの第１マイクロ命令を終了させるクロックに対
する起動要求からの遅れは、このタスクが最高位の優先
度を持ちタスクインヒビットが発生しなけれは４サイク
ルから５サイクル（または１マイクロ秒ンである。実際
、尚速装置は起動要求を６００ｎｓ早く設定する。プロ
セッサは起動要求を同期させ、優先度をエンコードして
、タスク切替が要求されているかの決定を第５図−第８
図の回路で行う。
要求放棄（解放）はハードウェアとソフトウェアタスク
では異る。ハードウェアタスクが解放されると、１個の
別の、マイクロ命令を実行するが、ソフトウェアタスク
の場合は、２個のマイクロ命令が実行される。ハードウ
ェアタスクのタイミングは、ＤＭＡタスクが起動し、２
サイクルの間だけ走行できるようにするために必要であ
る。
タスク切替が既に出されている時に解放が行われると、
例えは、解放の仮に、該マイクロ命令が他のタスクから
出された場合には、本装置は、先に進んでから解放を行
う。つまり、通常は直ちに実行される後続のマイクロ命
令は、次にこのタスクが起動される時まで実行されない
。典型的なＤＭＡタスクのような、起動するとすぐに解
放されるタスクには適用されない。タスクスイッチ直後
には、タスクは高優先度のタスクによって優先権を与え
られないで、タスクが起動されると、少くとも２サイク
ルは走行を常に保証されているからである。
タスクスイッチタイミング／シーケンス処理は次の通り
である。
第１サイクル、前半（ｆｉｒｓｔ　ｈａｌｆ）同期した
タスク要求の優先度決定。ハードウエアタスク要求につ
いては優先度エンコーダでマスクされ、このサイクルで
解放されているかを決定する。
第１サイクル、後半（ｓｅｃｏｎｄ　ｈａｌｆ）選択さ
れたタスクを、ＮＥＸＴ　ＮＥＸＴ　ＴＡＳＫラインに
乗せる。カレントタスクでなければ、ＮＥＸＴ　ＴＡＳ
Ｋ　ＳＷＩＴＣＨが確認（出力）される。
選択されたタスクの状態を、ＴＡＳＫ　ＣＰＣ、ＴＡＳ
ＫＮＰＣ、およびＴＡＳＫ　ＣＳＰレジスクに取り込む
。
クロックの直前に、実際にタスクを切替るか、同一タス
クのまゝにするかを決定する。同一タスクの場合には、
ＴＡＳＫ　ＣＰＣレジスタ等は無意味で、ＮＥＸＴ　Ｔ
ＡＳＫ　ＳＷＩＴＣＨがオフにされる。
第２サイクル、前後半共通 ＴＡＳＫ　ＳＷＩＴＣＨが確認される。ＴＡＳＫ　ＣＰ
ＣはＣＭＥＭ　Ａに対して選択される：第１マイクロ命
令および新タスクを取り出す。ＴＡＳＫ　ＮＰＣはＮＰ
Ｃレジスタに対して選択される。ＣＰＳは、ＴＡＳＫ　
ＣＰＣであるＣＭＥＭ　Ａを得る。ＴＳＫＣレジスタは
ＮＥＸＴ　ＣＰＣ、ＮＥＸＴ　ＮＰＣ、ＮＥＸＴ　ＣＳ
ＰおよびＣＵＲ　ＴＡＳＫラインを得る。ＮＥＸＴ　Ｔ
ＡＳＫラインは新タスク番号を示す。
第２サイクル、後半 ＮＥＸＴ　ＴＡＳＫおよびＴＡＳＫ　ＣＳＰは制御スタ
ックをアドレスする：ＣＴＯＳは新タスクの先頭を得る
。（エミュレータに切替る場合でスタックが空である場
合以外。この場合にはＩＦＵを得る。） ＣＳＰはＴＡＳＫ　ＣＳＰを得る。
第３サイクル、前後半共通 タスクの第１マイクロ命令を実行する。タスクの第２マ
イクロ命令を実行する。２サイクルのみの起動であれば
（解放は確認されている）、このサイクルで次のタスク
を選択する（上述の第１サイクルのライン）。
第３サイクル、前半 ＴＳＫＣからタスクメモリ印書込み（旧タスクの状態を
退避）。第２サイクル中にＣＵＲタスクからロードされ
たＴＳＫＭ　ＷＡがアドレスとなる。
第４サイクル タスクの第２マイクロ命令を実行する。２サイクルのみ
の起動であれは、ＴＡＳＫ　ＳＷＩＴＣＨが確認され、
このサイクルでは他のタスクを選択しない。
シーケンサ回路の他の機能は、第９図の回路で実行され
るトラップアドレス処理でちる。トラップ源は、データ
径路ボード上に殆んどがあり、主メモリ制御はＭＡＰ　
ＭＩＳＳ　ＴＲＡＰを与える。低速のジャンプは全て、
データ径路ボードから発生する。
シーケンサは通常、トラップまたは低速ジャンプ条件が
存在しない場合に実行される。トラップアドレスの解釈
に関しては以下の通りである。
ビット１２はスキップビットである。ビット８−１１は
ディスパッチビットである。ビット０−７は加算ができ
る。よって、各マイクロ命令は、それ自身の中には次の
アドレスのフィールドは有していないが、４連続制御メ
モリ位置をとる。これは多くの目的に使用され、連続ア
ドレッシングは屡々重要なものである。マクロ命令がそ
の連続するアドレスに入ってゆくことも可能である。（
たゞし、小規模なオペレーションコードの場合は除く。
この場合には、ワイヤ接続されたトラップアドレスと矛
盾を起す。）ディスパッチを行うためには、使用されて
いない１６位置（ピット８−１１で示される）のブロッ
クを探す必要がある。これは、その連続する全ての４位
置を使用しないｏｐｃｏｄｅのブロックを探すか、ビッ
ト１２をオンにすることで行われる。（同時にスキップ
が発生するディスパッチは僅かである。） シーケンサは、制御スタック回路（第１０図）と、制御
スタックポインタ（第１１図）と、制御スタックレジス
タ（第１２図）と、プログラムカウンタレジスタおよび
ネクストプログラムカウンタレジスタ（第１３図）と、
ネクストプログラムセレクト（第１４図）と、プログラ
ムカウント加算回路（第１５図）とをも含んでいる。
アドレスおよびマルチプレクサは１４ビット単位で増加
するので谷タスクは１６位置の制御スタックを有してい
る。ＣＡＤＲは、その６２位置のスタックの前半を多く
は使用しない。事実、ＰＵＳＨＪを実行する、しないに
かゝわらず、メモリは各サイクルで書込まれるので、制
御スタックの１５位置だけ使用してもよい。
ＣＳＰレジスタは、スタック内の最高値の位置を常に示
す。このため、スタックが空の場合（ＣＳＰ−１７が入
る。本装置では書き込み前の読み込みでなく、読み込み
前の書き込みが行われるが、ＣＴＯＳレジスタを通じて
はパイプライン処理が実行される。実際には、１命令の
サブルーチンが動作する。
エミュレータのスタックが空である場合（ＣＳＰ−１７
およびエミュレータタスクが制御下にある場合）、ＩＦ
Ｕからの次の命令のアドレスを含んだ別のスタック位置
が存在する。この位置に対してＰＯＰＪを実行すると、
ＮＥＸＴ　ＩＮＳＴ信号が作成され、スタックポインタ
が減算されないようになる（即ち、１７のまゝであって
、１６にされない。）ＮＥＸＴ　ＩＮＳＴはＩＦＵに実
行を命じ、１ないし２個の処理を行う（データ径路内の
スタック調整カウンタをクリアする）。
各サイクルの前半において、ＮＰＣは制御スタック内の
次のフリー位置（カレントタスクに対して）に書かれる
。これによってＣＳＰが示す位置の値を１だけ増加する
。ＮＰＣは通常現時点で実行しているマイクロ命令を示
す制御メモリアドレスに１を加えた値を含んでいる。
各サイクルの後半では、制御スタックの先頭がＣＴＯＳ
レジスタに読込まれる。次のサイクルで、ＣＴＯＳとＣ
ＳＰが一致する。タスク切替時には、新しいタスクのス
タックから読込みが行われる。
ＰＯＰＪを実行した時に起ることは、パイプライン処理
によってもたらされることに注意され度い。
ＰＩＰＪの前のサイクルではサブルーチンリターンアド
レス（または、ＩＦＵの次の命令のアドレス）はＣＴＯ
Ｓレジスタに読込まれる。直前のサイクルがＰＵＳＨＪ
またはＰＯＰＪを実行しなければ、これは、ＣＳＰが示
すスタック位置から得られる。次のサイクルもＰＯＰＪ
であれば、ＰＯＰＪを行った場合、ＣＳＰを減算し、次
に低いサブルーチンのリターンアドレスをＣＴＯＳに読
み込む。ＰＯＰＪが次のマクロ命令に進むと、ＣＳＰは
減算され、その後、ＣＴＯＳはマクロ命令用アドレスに
ロードされる。
トラップ処理では、ＮＰＣが退避されるようにＰＵＳＨ
Ｊが強制的に実行される。必要であるかなしに拘らず、
低速ジャンプにおいても同様に実行される。ＰＯＰＪか
らのトラップの場合にはＣＳＰを減算するのでなく加算
する。ＣＴＯＳは、以前に退避したＮＰＣでロードされ
る。
制御スタックは、ジャンプによらずに、ＣＴＯＳからの
制御メモリアドレスに対しての指定をせずにＰＯＰＪを
指定することでポツプされる。
ＮＥＸＴ　ＣＳＰライン上での処理をまとめると、ここ
ではＣＳＰレジスタへの入力と、制御メモリへのアドレ
スであるが、説明を簡単にするためにタスク処理をまず
無視すると以下の通シとなる。
各サイクルの前半では、ＮＥＸＴ　ＣＳＰはＣＳＰ＋１
を含んでいる。各サイクルの後半では、ＮＥＸＴＣＳＰ
は通常ＣＳＰを含んでいるが、ＰＯＰＪではＣＳＰ−１
を、ＰＵＳＨＪではＣＳＰ＋１を含んでいる。
ＮＥＸＴ　ｌＮＳＴを起動するＰＯＰＪはＣＳＰ−１で
なくＣＳＰを生成する。トラップまたは低速ジャンプは
、ＰＵＳＨＪと同様に、ＣＳＰ＋１を生成する。
前半は書出しであり、後半は読込みである。
各サイクルの前半では、高位ビットはカレントタスクを
示し、後半においては、高位ビットは次のタスクを示し
、低位ピットは次のタスクのＣＳＰとスワップされるこ
ともある。
トラップされた命令からＰＣＬＳＲする場合には、ＣＳ
Ｐを１だけ減算しなければならない。これは−ＣＴＯＳ
　ＣＡＭＥ　ＦＲＯＭ　ＩＦＵのスキップ−条件によっ
て行われ、ＣＳＰ−１でありエミュレータタスクである
時に成立する。この条件が成立するまで、ＰＯＰＪを実
行できる（マイクロ命令アドレス源としてＣＴＯＳを使
用しないでよい）。
第３５図および第３６図に示すクロック回路は本装置の
タスク処理制御を有効とする。
データ径路ボードは常に、ゲートされないクロックを受
ける。マイクロ命令のデコードは必要に応じてＮＤＰに
よって変更される。
ＮＤＰはＦＥＰパリティエラー、またはホールトマイク
ロ命令によって、トラップを行うためのｎｏｐのＤＲ、
装置を待ちにする（以下参照）ためのｎｏｐのＤＲ、ま
たは停止された装置の為のｎａｐのＤＲとなる。
待ちは、一時停止の一種である。装置が待ちである時に
は、待ち条件が無くなるがタスク切替が行われるか（他
のタスクは待ちは必要ないかもしれない）するまで、装
置は他に影響を与えずに同一のマイクロ命令を実行しつ
づける。タスク切替から戻ると、同一マイクロ命令が再
度実行される。
待ちはメモリとＩＦＵを同期させるために使用される。
待ちは、一時メモリ制御にデータが未だ到着していない
時に、メモリからのデータを、データ径路が要求した場
合に、およびメモリがビジーである時にメモリサイクル
を始動しようとした場合に発生する。パスがビジーであ
る時にマイクロデバイス動作を実行しようとした場合、
またはＩＦＵからのアドレスにブランチをしようとする
時（これはマクロ命令の最後のマイクロ命令である）に
、ＩＦＵが与えられたアドレス（直前のサイクル中）が
不正であるとした場合に待ちが発生する。
待ちの決定は、クロックのデートのために使用する場合
もあるので、サイクルの前半で行われなければならない
。
待ちは、ＮＤＰを発生し、マイクロコード命令の影響が
他に及ばないようにするが、シーケンサ内のタスク切替
は部分的にしか禁止されない。直前のサイクルでタスク
切替がスケジュールされると、即ち、ＴＡＳＫ　ＳＷＩ
ＴＣＨが確認されると、シーケンサの状態（ＣＰＣ、Ｎ
ＰＣ、ＵＩＲ、ＣＳＰ）は新しいタスクの状態でクロッ
クされるが、古いタスクの状態は退避されない。このた
め制御がこのタスクから戻った時には、カレントマイク
ロ命令が再び実行される。
タスクスイッチがスケジュールされなければ、シーケン
サの状態は変化しないで、マイクロ命令は直ちにリトラ
イされる。待ちの間には、新しいタスクの起動は受けつ
けられ、高い優先度のタスクによって待ちに割込みがか
けられる。そのタスクが解放されると、待ちのマイクロ
命令がリトライされる。
トラップによってＮＤＰが発生し、マイクロ命令が他に
影響しないようにするが、トラップが発生してもシーケ
ンサは走行している。サイクルは、制御メモリアドレス
をトラップアドレスに変えるために、２倍の長さに延長
される。トラップは、タスク処理と正しく相互動作を行
う。実制御メモリアドレスが変更されなくても、サイク
ルは２倍の長さにされる。ＮＥＸＴ　ＣＰＣライン（ト
ラップアドレス）の変更された内容は、タスク状態メモ
リに書出される。クロック前縁の前ではＮＤＰが有効で
なく、クロックをデートするのには使えないことに注目
され度い。
メモリ制御、即ち、メモリサイクルをクロックの前に始
動すべきかを決定するには、上記のように単純ではない
。ＮＤＰは実際には、早い構成要素と遅い構成要素とか
らできている。早いという原因は、クロック後の５０ｎ
ｓ以内に安定し、メモリサイクルのスタートを禁止でき
るからである。
これらには、停止中の装置、ＬＢＵＳ　ＷＡＩＴ、Ｌバ
スへの介入のためによる待ちが含まれる。後者の信号は
事実少しばかり遅いが、メモリ制御はこの信号を、ＮＤ
Ｐ自身よりも早期に検出し、そのためより早く安定する
。
ＮＤＰに関して遅い構成要素という理由は、クロックが
確認されるまでは常に真でないとされるからである。ク
ロックの前縁が出た後、ＮＤＰは現時点でのマイクロ命
令の他への影響を禁止するためにオン状態となることが
できる。メモリサイクルが始動されてしまっている場合
には、これは停止できないが、書出しを読込みに変える
ことは可能である。
マップミスがない場合には、ＮＤＰはクロックの後縁よ
り以前にメモリサイクルを停止させる。
ＮＤＰの遅れの原因はトラップ、パリティエラー、およ
びハーフマイクロ命令がある。全てのハードウェアエラ
ーは、制御メモリパリティは、チェックするには余シに
長い時間がかかるので、遅いといえる。しかし、不正の
マイクロ命令の実行よりも後でなく、その前に停止して
、制御メモリ内の不正パリティマイクロコードブレーク
ポイント機構として使用できるようにすることが望まし
い。
制御メモリパリティはシーケンサクロックを停止するの
に管理するために十分な早さで演算される。（しかし、
ＮＤＰをオンにしプロセッサ中に、そのオン信号と、Ｎ
ＤＰからの全ての信号を、クロックの前縁よりも前に分
配する程は速くない。）これらの全ては、各種条件でゲ
ートされるメモリ制御およびシーケンサボード上の多様
なクロックで為される。
ＣＬＫ：主クロックで停止することはない。
ＳＱ　ＣＬＫ：主シーケンサ状態（ＣＰＣ、ＮＰＣ、Ｃ
ＳＰ、ＣＵＲ　ＴＡＳＫ）のためのクロック、タスク切
替がなければＷＡＩＴ で停止する。
ＤＩＲＣＬＫ：ＳＱ　ＣＬＫと同様だがシーケンサステ
ップ動作がイネーブルでない場 合でも単一ステップでクロックさ れる。
ＴＳＫ　ＣＬＫ：ＳＱ　ＣＬＫと同様だがＷＡＩＴで停
止される。
ＴＳＫ　ＣＬＫ　Ａ：ＴＳＫ　ＣＬＫと同一。電気的に
分離した写し。
ＴＳＫＣ　ＣＬＫ：タスク状態獲得レジスタに対するク
ロック。ＳＱ　ＣＬＫと同様だが、 常にＷＡＩＴによって停止される。
ＣＴＯＳレジスタはＴＳＫ　ＣＬＫによってクロックさ
れる。本装置がＩＦＵを待っている時にはＩＦＵからの
新アドレスがクロックされて入力されねばならないので
、ＣＴＯＳレジスタはＳＱ　ＣＬＫによってクロックで
きない。コントロールスタックでパリティエラーが発生
した場合には、このレジスタが変化する前にその内容を
読取ることができることが望ましいので、ＣＴＯＳレジ
スタはＣＬＫでクロックできない。
本装置が停止すると、シーケンサと、データ径路とを別
々にまたは同時に単ステップで進めることができ、いず
れの状態も変化させることなくマイクロ命令レジスタを
読み書きできる。これによって、完全な状態を退避し、
復元することが可能となる。（ＵＩＲを退避し、シーケ
ンサをステップさせ、その全状態をスパイバスに入れ、
データ径路状態を読取るためのマイクロ命令を実行する
。）制御メモリをディスエープルにしたままで本装置を
最高速度で走行させて、ＵＩＲが変化しないようにして
、１マイクロ命令スコープループを作ることが可能であ
る。更に、シーケンサを停止した状態でデータ径路を最
高速度で走行させることも可能である。これは、有用で
ある場合もある。
ＦＥＰはこのことを、ＳＱＣＬＫＣの制御レジスタを介
して実行される。　ＳＱＣＬＫＣは装置がリセットされ
るとクリアされる。
０　ＲＵＮ　装置が自由に走行するように１にセットさ
れる。
１　ＳＴＥＰ　装置にクロックをかけるためにまず０に
続いて１にセットされる。
２　ＥＮＡＢＬＥ　ＤＰ　０であればＳＴＥＰはデータ
径路に影響しない。
３　ＥＮＡＢＬＥ　ＳＱ　１であればＳＴＥＰおよびＲ
ＵＮはＵＩＲを除いてシーケンサに影響しない。
４　ＥＮＡＢＬＥ　ＣＭＥＭ　１であればＣＭＥＭから
ＵＩＲへ、１以外ではＣＭＥＭ　ＷＤから得られる。
５　ＣＭＥＭ　ＷＲＩＴＥ　１であれば制御メモリ書込
み。
６　ＥＮＡＢＬＥ　ＴＲＡＰ　１であればトラップ条件
でｎｏｐをセットしＣＭＥＭアドレスを変 更。
７　ＥＮＡＢＬＥ　ＥＲＲＨＡＬＴ　１であれば、パリ
ティエラーでＲＵＮを禁止。
８　ＥＮＡＢＬＥ　ＴＡＳＫ　１であれば、タスクスケ
ジュールをイネーブルし、 ９−１２　ＴＡＳＫ　０であれば、タスク番号はこれら
のビットから決定される。
１３　ＥＮＡＢＬＥ　ＷＰ　タスクに対しての書込みパ
ルスをイネーブルし １４　　　　　　制御スタックメモリ予備分をイネーブ
ルする。
１５　　　　予備 制御メモリ書込み時には、ＲＡＭ出力を禁止するために
ＣＭＥＭ　ＥＮＢは０でなくてはならないし、トラッピ
ングは制御アドレスを安定にするためにディセーブルさ
れなければならない。ＵＩＲは通常、適当なアドレス源
に設定される。
トラッピング（即ち、特殊アドレスへのブランチおよび
ｎｏｐ化）はＴＲＡＰ　ＥＮＢが０であれば発生しない
。トラッピングがイネーブルであると、ＮＥＸＴ　ＣＰ
Ｃラインは正常アドレスとトラップアドレスの間を各サ
イクル毎に変化するので、これらのラインがさほど有用
とならないことに留意され度い。
シーケンサが停止すると次のものは変化しない：ＣＳＰ
、ＣＰＣ、ＮＰＣ、ＣＴＯＳ、ＣＵＲ　ＴＡＳＫ、シー
ケンサが停止すると、ＵＩＲはＥＮＡＢＬＥ　ＳＱにか
かわらず単一ステップ動作を除いて、変化しない。
ＵＩＲが変化しないようするためには、制御メモリをデ
ィセーブルし、適当な値をＣＭＥＭ　ＷＤレジスタに入
れればよい。このレジスタに入れられた値は、次に、Ｕ
ＩＲにロードされる。
タスクレジスタはシーケンサが走行しているかどうかに
かゝわらず、各クロックでクロックされる。これらはタ
スクメモリに続くレジスタである。
タスクメモリよシ前のレジスタは、シーケンサの状態を
退避する場合、つま９、シーケンサが走行中か単一ステ
ップ動作中に退避が必要な場合にのみクロックされる。
即ち、シーケンサが走行または単一ステップ動作中であ
ってＭＣ　ＷＡＩＴが真でない時にクロックされる。全
ての主要シーケンス状態レジスタは、カレントタスクも
含めて、シーケンサが走行中でのみクロックされる。Ｆ
ＥＰは、シーケンサが走行中または単一ステップ動作中
に選択された、タスクがタスクスケジューラまたはＦＥ
Ｐの供給したタスク番号であるかを制御できる。
最後にシーケンサは、エラーハーフ回路（第６７図）と
、スパイバス網の部分である第６８図に示すデパック履
歴回路とを備えた診断回路を含んでいる。
システムヘの診断インターフェースはスパイバスを含ん
でいる。これは、３６００プロセツサの種々の位置を読
み書きするために使用できる８ビット幅のバスである。
プロセッサの読取り可能な位置では、ＦＲＰはＣＰＵの
動作をスパイ（検査）でき、このためにスパイバスとい
う名前がつけられている。スパイバスを用いれば、ＦＥ
Ｐは、プロセッサに診断の目的でマイクロ命令を実行さ
せることができる。
診断回路が走行していない場合には、ＦＥＰはスパイバ
スを、ＤＭＡ装置を確認するための特殊チャネルとして
用いる。通常は、ＦＥＰはスパイパスを、到着してくる
全てのＥｔｈｅｒｎｅｔパケットのコピーを受信するた
めに使用する。ＦＥＰはＥｔｂｅｒｎｅｔに対しての設
定および転送、更にディスクからの読込みをスパイバス
を介して行うことができる。
表１はシーケンサ上のスパイ機能を示す。
表　　１ ＳＰＹ　ＷＲＪＴＥ　ＣＭＥＭ■、１、・・・・・・１
３ＷＤＣＭＥＭ　ＷＤレジスタの８ピツトスライスを読
取る。このレジスタは制御メモリの書込データのソース
であり、ＣＩＥＭがディスエーブルされた時にＵＩＲに
入れるマイクロ命令のソースである。
ＳＰＹ　ＲＥＡＤ　ＣＭＥＭ、１、・・・・・・、１３
ＵＩＲの８ビツトスライスを読取る。（典型的にはＣＭ
ＥＭからのデータを含んでいる。）ＳＰＹ　ＷＲＩＴＥ
　ＣＰＣ　１、２ 上記のシーケンサ制御およびクロクレジスタ書込み。
１６ビットレジスタであるので２個のスパイ機能を有す
る。ＣＴＬ１は最下位ビットである。
ＳＰＹ　ＲＥＡＤ　ＮＥＸＴ　ＣＰＣ（２ａｄｄｒｅｓ
ｓｅｓ）タスク処理がない場合の制御メモリアドレスで
あるＮＥＸＴ　ＣＰＣラインを読取る。　ＮＰＣ、ＣＴ
ＯＳ、トラップアドレス、ＵＮＡＦの読取りを許す。
ＣＰＣ読取りには、先ずこれを単独ステップでＮＰＣに
入れなければならない。ＮＥＸＴ　ＣＰＣ選択を制御す
るには、ＵＩＲにマイクロ命令を入れればよい。
ＳＰＹ　ＲＥＡＤ　ＳＱ　ＳＴＡＴＵＳ（２ａｄｄｒｅ
ｓｓｅｓ　）エラーホールト条件を１６ビット語として
読取る。
７　ＡＵ　ＳＴＯＰ　　　　１５　エラーホールト６　
ＭＣ　ＳＴＯＰ　　　　１４　タスク停止５　ＢＭＢＭ
パリテイエ　　１３　ＩＦＵからのＣＴＯＳラー ４　ＡＭＥＭパリティエ　　１２　ＣＭＥＭ（ＵＩＲ）
パリテラー　　　　　　　　　　　　　　イエラー３　
ページタグパリティエ　１１　タスクメモリパリテイエ
ラー　　　　　　　　　　　　　エラー２　タイプマツ
プパリテ　　１０　ＣＴＯＳ（左）パリティエラー　　
　　　　　　　　　イエラー１　ＧＣマツプパリティ　
　　９　ＣＴＯＳ（右）パリテエラー　　　　　　　　
　　　イエラーＯ（予備）　　　　　　　　　８　マイ
クロコードホールトＳＰＹ　ＲＥＡＤ　ＴＡＳＫ ＜３：０＞はカレントタスク。
ＳＰＹ　ＲＥＡＤ　　ＳＱ　ＳＴＡＴＵＳ　２他のステ
ータス： １−０はＣＴＯＳパリティピット ＳＰＹ　ＲＥＡＤ　ＳＱ　ＢＯＡＲＤ　ＩＯボードＩＯ
　ＰＲＯＭの読込み（連番、ＥＣＯレベル等を与える。
）アドレスは、ＵＩＲのフィールドＵ　　ＡＭＲＡ＜４
：０＞から。
ＳＰＹ　ＲＥＡＤ　ＤＰ　ＢＯＡＲＤ　ＩＯデータ径路
ボード上のボードＩＯ　ＦＲＯＭの読取り（スパイアド
レスはシーケンサがデコードする。） ＳＰＹ　　ＲＥＡＤ　ＯＰＣ１，２ ＰＣ履歴メモリを読込む。
これは１６エントリのＲＡＭであり、各エントリはビッ
ト＜１３：Ｏ＞にＰＣを、ビット〈１４〉に該マイクロ
命令の−ＮＯＰを、ビット〈１５〉に次のマイクロ命令
が別のタスクからのものであれば１を含む。ＯＰＣメモ
リは逆方向に読取られる。（つまり、シーケンサが停止
した状態で、第１の読取シでは最後に実行された命令が
、次の読取りではその前に実行された命令が得られる。
）１６回の読取りの後に、元の位置に戻る。
一度に１バイトだけしか読取れないので（いずれかのバ
イトを読取るとアドレスカウンタは減算される）、まず
全ての１６個の偶数バイトを、次に全ての１６個の奇数
バイトを読取る必要がある。
データ径路 データ径路装置のブロック図を第４１図に示す。
これらは第４２図−第８４図に詳細なブロック図で示す
種々の回路要素から構成される。
データ径路装置はスタックバッファと、演算論理装置（
ＡＬＵ）と、データタイプ回路と、不用情報収集回路と
その他の関連回路要素とを含んでいる。
ＡおよびＢメモリは上記の２個のスタックバッファを備
えている。Ａメモリは４Ｋ×４０ビツトメモリで第５１
図−第５３図に示し、関連回路、例えば、Ｌパスからの
メモリアドレス回路、アドレスレジスタ、アドレス計算
回路、書込みアドレス回路、およびバッファ回路は、第
５４図から第５９図に示す。Ｂメモリは２５６Ｘ４０ビ
ツトメモリで、第６６図−第６４図に示し、対応する回
路は第６５図−第６６図に示す。
データ径路は、ビット０−３１（第６７図−第６８図）
とマスクおよびマージ回路（第６９図−第７１図）と、
演算論理装置および関連回路（第７２図−第７３図）と
を備えたタイプ処理およびタイプチェックを行うための
ハードウエアも含んでいる。乗算器は第７４図に、Ｘ、
Ｙおよび０パス回路を第７５図第７９図に示す。第８０
図−第８３図には種々クロック、終端、および裏面の接
続を示す。
上記のスタックポインタ回路を第４２図に、データタイ
プタグ処理回路を第４３図−第４４図に示す。第４５図
には不用情報収集回路を、第４６図−第４８回はトラッ
プ制御、条件ディスパッチ、およびマイクロ命令デコー
ド回路を示す。ペースレジスタとセレクト回路は第４９
図−第５０図に示す。
ＡＬＵは、あるアドレスとオフセットに関する演算的組
合せの実行に使用され、この目的にだけ備えられている
。第４１図のブロック図のデータフロー径路から明らか
なように、データ径路装置の回路はデータオブジェクト
からタイプフィールドを分離し、その後、操作に関して
タイプフィールドをチェックし、該操作に従って新しい
タイプフィールドを作成する。新しいタイプフィールド
と操作の結果は、この後で組合せられる。
中央処理装置（ＣＰＵまたはプロセッサ）は不正操作が
発生する前に、その不正操作を検出するためにタイプチ
ェックを使用する、タグ付構成コンピュータを例示して
いる。これによってプログラムの信頼性とデータの整合
性を確実にする。タイプチェック処理は多くのソフトウ
ェアコンパイラに組込まれているが、本装置ではハード
ウェアで、特に上記のシーケンサ内の回路で自動タイプ
チェックを行う。このハードウェアは、コンパイル時で
なく実行時に極めて高速でタイプチェックを行う。実行
時のタイプチェックは、ポインタが多くの異ったタイプ
のＬＩＳＰオブジェクトを参照する可能性があるので動
的ＬＩＳＰ環境においては重要である。不要情報収集ア
ルゴリズム（後に説明）も、高速タイプチェックが必要
となる。
自分タイプチェックは、ＣＰＵが処理をする全ての語に
タグを付けることで為される。タグフィールドは、処理
中のオブジェクトのタイプを示す。
例えは、タグフィールドを調べることによって、プロセ
ッサはその語がデータであるか命令であるかを決定でき
る。
タグ付構成によって、全ての（マクロ）命令は一般的（
汎用）になる。つまり、マクロ命令は、適当な全てのデ
ータタイプに対して動作ができる。
例えば、固定および浮動小数点の数、および倍精度数等
に対して、唯一のＡＤＤ操作が存在する。ある特定なＡ
ＤＤ命令は、そのオペランドのタイプによって決定され
る。ハードウェアは、オペランドのタグフィールドを読
む。タイプチェックに関しては、この操作が命令と並行
に実行されるので、性能上に課せられる不利な点はない
。汎用命令およびタグフィールドを用いることで、１（
マクロ）命令は、より旧式な装置においても、数種類の
命令の機能を果せる。これによってコンパイルされたプ
ログラムは極めてコンパクトに記憶できる。
本装置では、１語には、多種のオブジェクトの１個が含
まれる。３６ビット語には２種類の基本形式がある。
第１の形式は、タグ付ポインタ形式で、８ビツトのタグ
と２８ビットのアドレスから成る。第２の形式は、直接
数値形式で、４ビツトのタグと３２ビットの直接数値デ
ータから成る。（主メモリ内では、各ビットには、７ビ
ツトのＥＣＣを含む８ビツトが付加される。） 各語の２ビットはリスト圧縮またはＣＤＲコーディング
のために留保されている。ＣＤＲコードビットはリスト
構造記憶の圧縮用技術の一部である。
ＣＤＲコードの４個のとりうる値は：正常、誤り、ネク
スト、およびなしを表現する。正常は、標準的ＣＡＲ−
ＯＤＲリスト要素対であり、ネクストとなしは、メモリ
内のベクトルとしてのリストを示す。
この場合には、ＣＡＲＳのみ記憶すればよいので、正常
の表示の場合の半分の記憶域が使用されるだけである。
リストを作成するＺｅｔａｌｉｅｐプリミティブは、こ
れらの圧縮されたＣＤＲコードのリストを形成する。メ
モリセルでそのアドレスがリストの一部として使用でき
ない時には、そのメモリセルを示すために、上記の誤り
表示が使用される。
プロセッサは、３４データタイプを直接サポートする。
タイプのエンコードは以下の通りである。
Ｚｅｔａｌｉｓｐポインタは３６ビット語の３４ビット
で示される。他のビットはＣＤＲコーディング用に保留
される。３４ビツトのタグ付ポインタの最初の２ビツト
は、主要データタイプフィールドである。このフィール
ドの２個の値は、この３２ビットが直接固定小数点数が
直接浮動小数点数かを各々示している。（浮動小数点表
示はＩＥＥＥ規約と互換性がある。）この２ビットフイ
ールドの他の２個の値は、次の４ビツトが更にデータタ
イプビットであることを示す。残りの２８ビツトは、該
オブジェクトに対するアドレスとして使用される。オブ
ジェクトタイプは次のものがある。
・符号（ｓｙｍｂｏｌｓ：４部分で記憶される。プリン
ト名、値、機能、プロパーリリスト） ・リスト：連続メモリセル ・ストリング ・配列 ・フレーバ　インスタンス（ｆｌａｖｏｒ　Ｉｎｓｔａ
ｎｃｅｓ）・ビグナム（ｂｉｇｎｕｍｓ：任意の精度を
有する整数）・拡張浮動小数点数 ・複素数 ・拡張複素数 ・有理数 ・区間（インターバル） ・コルーチン（ｃｏｒｏｕｔｉｎｅｓ）・コンパイル済
コード ・クロージャ（ｃｌｏｓｕｒｅｓ） ・レキシカル　クロージャ（ｌｅｘｉｃａｌ　ｃｌｏｓ
ｕｒｅ）・ニル（ｎｉｌ） 本装置はスタック志向であって、ハードウェア内に多く
のスタックと多くのスタックバッファを備えている。ス
タックはプログラムに関するデータやコード参照のため
の、例えば、計算中の値、引数、局所的変数、および制
御の流れに関する情報の高速な一時記憶域となる。
スタックの主要な用法は、機能やフレーバ方法を含む引
数を命令に渡すことである。高速機能呼出しは、ＣＰＵ
バウンドプログラムの実行においては決定的なものであ
る。本装置における機能呼出しの為のスタックの用法お
よび構成は新しいものである。
本装置では、ある演算は、常に特定なスタックグループ
に関連づけられる。そのため、スタックはグループにま
とめられている。１個のスタックグループは３個の要素
から成る。
・制御スタック：ラムダバインディング（連結子）、局
所環境、およびコーラリスト を含む。
・パインデインダスタック：特殊変数およびカウンタフ
ロー情報を含んでいる。
・データスタック：動的エクステント（一時配列やリス
ト）のＬＩＳＰオブジェクト を含む。
本装置においては、上記のように、スタックはプロセッ
サハードウェアのシーケンサによって管理される。多く
のシステム命令はスタック志向である。つまり、それら
の命令のオペランドはスタックの先頭にあると想定され
ているので、オペランド指定は不要である。これによシ
命令のサイズは大きく減少される。スタックをタグ付構
成機能と共に使用すれは、命令セットのサイズも小さく
できる。
制御スタックはフレームにまとめられている。
通常、フレームは、機能自体に対応している。１個のフ
レームは固定ヘッダ、続いて数個の引数および局所変数
スロット、続いて一時スタック領域とから成る。制御ス
タック内のポインタは、パインデインダスタック内のエ
ントリを参照する。データスタックは特に高速なデータ
操作のために、Ｚｅｔａｌｉｓｐオブジェクトを置くた
めに備えられている。
アクティブスタックは、ハードウェアによって常にスタ
ックバッファ内で維持される。スタックバッファは、Ｃ
ＰＵ内の特別な高速メモリであって、プロセスのスタッ
クを高速アクセス環境に置くものである。スタックバッ
ファ操作（例えば、プッシュやポツプ）は、プロセッサ
によって行われ、１マシンサイクル内に実行される。
マクロ命令レベルでは、本装置はスタック志向の装置な
ので、従来の意味での汎用レジスタを有していない。つ
まり、多くの命令は、そのオペランドをスタックから直
接、取出す。
２個の１ｋワードのスタックバッファがＺｅｔａｌｉｓ
ｐプログラムの実行を高速化するために備えられている
。これらのスタックバッファはＺｅｔａｌｉｅｐスタッ
クの先頭部分を入れるための特別な高速キャシュメモリ
としての働きをする。
Ｚｅｔａｌｉｅｐプログラム内の殆んどのメモリ参照は
スタックを介して行われるのでスタックバッファは、参
照されたオブジェクトに対する高速アクセスを提供する
。
スタックバッファは、カレントスタックポインタに関す
るいくつかのページを含んでいるが、これは、その中に
、次に参照されるデータオブジェクトが含まれる可能性
が萬いからである。スタックにおいて、スタックバッフ
ァのオーバーフローまたはアンダーフローが発生すると
、スタックバッファの新しいページが自動的に割当てら
れる。
（この場合、他のバッファが解放されることもある。） 高速アクセスをサポートするスタックバッファの別の機
能は、ハードウェア制御のプッシュダウンポインタであ
り、これによって、スタックの操作の為にソフトウェア
命令を実行しなくて済む。
全てのスタック操作は１サイクル内で実行される。
ハードウェアのトップオブスタックレジスタが、該位置
への高速アクセスのために常に与えられている。
スタックバッファのある領域はそのスタックへのウィン
ドーとして割当てられている。即ち、主メモリ上のある
場所には、その時点で使用されているスタックの大規模
な線型配列があり、このウインドーは、このある部分を
ポイントして、実際のメモリ上に存在する語を反映する
ようにしている。ウィンドーはスタックポインタおよび
オフセットを用いる、２セグメントアドレス技法によっ
てアドレスされる。スタックバッファに関連するＡＬＵ
は、スタックバッファ内のウィンドーをアドレスするた
めに、ポインタとオフセットとを１サイクル内に組合せ
る。
ＬＩＳＰ環境においては、ＬＩＳＰオブジェクトの記憶
域は、仮想メモリ内のヒープ（ｈｅａｐ）と呼ばれる記
憶域で割当てられる。オブジェクトへの参照が終了した
場合には、記憶域は、解放され、自動的にヒープに戻さ
れなければならない。動的記憶域の割当ておよび解放の
管理のために、記憶域マネージャと不用情報収集ルーチ
ンが用意されねばならない。不用情報収集は、参照され
ないオブジェクトを探し出して、それらの空間をヒープ
に戻すためのプロセスである。この空間は、再び割当て
に使用される。
不用情報収集アルゴリズムの目的は、記憶域を高速で戻
すことと、オーバーヘッドを最小にすることである。従
来の不用情報収集技法は、全アドレス空間を読む必要が
あったので、演算的にも高価であり、時間のかかるもの
であった。これは、返却されるべき記憶域に対する参照
が、全てのアドレス空間で存在しないことを明らかにす
るために行われている。本装置の設計はハードウェアが
このプロセスを極めて簡単にかつ高速にする不用情報収
集アルゴリズムのだめの独特な機能を備えている。これ
らのハードウェア機能は、不用情報収集プロセスに含ま
れるメモリ部分をマークするのに使用される。この場合
に他のメモリ部分にはアクセスしない。これらのハード
ウェア機能は次のものを含んでいる。
・ポインタを示すタイプフィールド ・一時空間へのポインタを含むページ金示すページタグ ・メモリ走歪を高速にするマルチワード読をり命令 ハードウェアによって、全てのデータ語に挿入される２
ビットのタイプフィールドによって不用情報収集は単純
化される。このフィールドは、フィールドがポインタを
含んでいるかどうかを示す。
即ち仮想メモリ内の語への参照があるかどうかを示して
いる。
メモリ上の各物理ページに対して、ページタグと呼ばれ
るビットがある。このビットは一時空間へのポインタが
そのページのいずれかの位置に書込まれると、ハードウ
ェアによってセットされる。
ディスクページが主メモリページに、不用情報収集サイ
クルの後に読出されると、マイクロコードは、このピッ
ドを適当な値に設定する。不用情報収集アルゴリズムが
、一時空間の返還を要求とするときには、全てのページ
内のページタグを走査する。ページタグメモリは仮想メ
モリのサイズに比較して小さいので走査は短時間で完了
する。これは、主メモリ１Ｍワード当りについて１ｍｅ
である。全ページにページタグビットが設定された状態
では、不用情報収集装置は、不用とされた一時空間への
ポインタを探すためた、そのページの全ての語を走査す
る。このような各ポインタに対して、示されたオブジェ
クトの後方およびポインタ調整を行う。
マルチワード読取シ処理は、一時に数語をプロセッサに
取込むことによって、不用情報収集を高速にしている。
仮想メモリソフトウェアは、他の機構によって不用情報
収集を支えている。ページタグビットを有するページが
ディスクに書出されると、ページ処理ソフトウェアは、
ポイントしているものが何であるかを調べるために、ペ
ージの内容を走査する。ソフトウェアは、メモリ内の一
時空間へのポインタを含むスワップアウトされたページ
を記録するテーブルを作成する。不用情報収集装置はこ
のテーブルを作成するので、上記のようなポインタを含
むページを検出できる。このページに関する情報は、一
時空間へのポインタを有するページのみが不用情報収集
中にメモリ内に読込まれるので、不用情報収集の効率を
改善するのに使用される。
ページタグ作成 ページタグビットは第１４９図に示す１６Ｋスタティッ
クＲＡＭに作られる。
以下の入力が存在する。
ＬＢＵＳ　ＡＤＤＲ２３：１９　次にアクセスされる物
理ページ。
ＮＯＲＭＡＬ　ＡＣＴ工ＶＥ　Ｌ　アクティブサイクル
で真であり、ページタグはこの値を反 映すると考えられる。
ＬＢＵＳ　ＳＴＡＣＫ　ＣＬＫ　Ｌ　ＬＢＵＳ　ＷＡＩ
Ｔでゲートされるクロック。
ＤＰ　ＳＥＴ　ＣＧ　ＴＡＧ　Ｌ　直前のサイクル内で
のデータ径路出力がポインタであって、 そのアドレスが一時空間であ れば、アクティブサイクル中 は真である。このアクティブ サイクルが仮想書出し用であ ればＧＣタグビットをセット する必要がある。
ＷＲＩＴＥ　ＡＣＴＩＶＥ　Ｌ　アクティブライトサイ
クル中は真（ＬＢＵＳ　ＷＲＩＴＥ　Ｌのレジスタに入
れられたもの）。
ＷＲＩＴＥＰＡＧＥ　ＴＡＧ　Ｌ　ページタグのＬＢＵ
Ｓ　ＤＥＶの書込みを実行中には真。
ＲＥＡＤ　ＰＡＧＥ　ＴＡＧ　Ｌ　ページタグの（ＬＢ
ＵＳ　ＤＥＶの書込みを介しての）読取り中に は真。
ＬＢＵＳ　ＤＥＶ　４：３　上記の変更子注：マイクロ
デバイスＩ／Ｏのか わりにスペックおよびマジッ クフィールドを使用できる。
以下の出力が存在する。
ＬＢＵＳ　ＤＢＶ　ＣＯＮＤ　Ｌ　ＲＥＡＤ　ＰＡＧＥ
　ＴＡＧ　オよび選択されたタグビットがセットされ ている時に確認される。
ＰＡＧＥ　　ＴＡＧ　ＰＡＲ　ＥＲＲ　Ｌページタグか
ら誤シパリテイが読込まれた時に確認される。
マイクロコード制御 ページ内のいずれかの位置を読取ることによって物理ペ
ージを選択することになる。ＶＭＡも使用できるが、通
常、アドレスは、Ａパス上の物理アドレスとして与えら
れる。実際、読取り動作をスタートさせる必要はない。
必要なのはメモリ制御に、物理アドレスをＬバス上に置
くようにさせるだけでよい。次のサイクルで、アドレス
されたページに対してのページタグを読むまたは書くた
めのマイクロデバイス動作を使用すればよい。
この読取りや書出しの直前のサイクルでアドレスが与え
られるので、タスク切替が介入しないようにする必要が
ある。これは、アドレスをＡパス上に出力するマイクロ
命令の直前の命令にＳＰＥＣＴＡＳＫ−ＩＮＨＩＢＩＴ
を指定することで為される。ＦＥＰメモリアクセスが２
個のマイクロ命令の間に介入することもできる。即ち、
マイクロデバイス動作は、Ｌパスが自由になるまで待つ
こともできる。
ページタグアドレスレジスタはＭＣ　ＷＡＩＴが確認さ
れた時にはクロックされない。このＭＣＷＡＩＴが本件
を操作している。
ＷＲＩＴＥ　ＰＡＧＥ　ＴＡＧ　Ｌは、マイクロデバイ
ススロット３６、サブデバイス１（ＦＥＰボード上）へ
の書出し時の、後半に確認される。
ＬＢＵＳ　ＤＥＶ　３は選択されたビットに書出される
。
その他は変化しない。
ＬＢＵＳ　ＤＥＶ　４は、次のいずれかを選択する。
０　ＤＣタグビット １　参照されたビット ＲＥＡＤ　ＰＡＧＥ　ＴＡＧ　Ｌ　はマイクロデバイス
スロット３６、サブデバイス３への書出し時に確認され
る。
ＬＢＵＳＤＥＶ　４：３　以下のように、読込むべきビ
ットを選択する。
００　ＧＣタグビット ０１　参照されたビット １０　パリティビット １１　（便用されない） 予め選択されたビットはＬＢＵＳ　ＤＢＶ　ＣＯＮＤ　
Ｌラインに戻り、スキット条件として使用されることも
可能である。
ＧＣページタグ走査は２サイクル／ビツトで行われる。
これは主メモリ７５０Ｋワードでは１ミリ秒となる。マ
イクロコードは、Ａパス上に物理アドレスを出し、読取
りをスタートし、実行をチェックするだめの比較をする
サイクルと、物理アドレスを加算し、タグビットに応じ
て再び第１サイクルにか、語走査ループのスタートへの
スキットを行うサイクルを往来する。
ＧＣページタグのチェックおよびセットを可能にするた
めの、主メモリへのポインタの書出しに対しては、特別
な機能はない。その代わりに、仮想アドレスでの主メモ
リへの■出しで、データタイプマツプがこのタイプをポ
インタであると示していて、ＧＣマツプがそのポインタ
は一時空間を示しているとする場合には、この書出し動
作は、必要であれば次のサイクル内に、アドレスされた
ＧＣページタグビットをセットする。
ＳＴＫＰ、ＦＲＭＰ、およびＸＢＡＳレジスタはＡメモ
リをアドレスするのに使用できる。これらの各レジスタ
の下位１０ピツトはマイクロ命令またはマクロ命令から
の符号拡張壓８ビットオフセットに加えられる。次に、
これは、１２ビツトのＡメモリアドレスを与えるために
、２ビツトスタツクバスレジスタに結合される。マイク
ロコードは第４の擬似ペースレジスタをも選択できる。
このレジスタは、マイクロ命令のオフセットの符号に従
ってＦＲＭＰであるかＳＴＫＰである。この実行によっ
て、符号が負であれば、オフセットに１が加えられる。
依ってこのモードでは、ＰＲＭＰの場合には正または０
のオフセット、ＳＴＫＰの場合には負または０のオフセ
ットが常に使用される。
ＳＴＫＰはスタックの先頭を示す。ＦＲＭＰはカレント
フレームを示す。
ＳＴＫＰは、本装置内の殆んどの他の装置に無関係に、
加算したり減算したりでき、マクロ命令の始めにクリア
される４ビットカウンタがあり、ＳＴＫＰと同時に加算
または減算される。これによって、パルス単位または−
７で変化でき、マクロ命令が中止された時に（ＰＯＬＳ
Ｒされた時）に、ＳＴＫＰを実行しないようにできる。
ＳＴＫＰおよびＦＲＭＰは、仮想アドレスを保持する２
８ビットのレジスタであり、データ径路上に読み取るこ
とができる。ＸＢＡＳは、１０ビツトのみのレジスタで
あって、読み戻すことはできない。
（ＦＥＰは、これをペースレジスタとして用いて、どの
アドレスを使用するかを決めることで、読み戻すことが
できる。）ＸＶＡＳレジスタは、殆んどの通常のマイク
ロコードでは使用されないで、特別な柔軟度のために備
えられている。スタック内で（例えば、機能からの戻り
のために使用されるが）ワードブロックを上下させるＢ
ＬＴを行うマイクロコードは、スタットへの２個のポイ
ンタが必要である。現時点では、ＦＲＭＰとＳＴＫＰを
使用するが、ＸＢＡＳおよびＳＴＫＰを使用するように
変えることもできる。ＦＵＮＣＡＬＬ（可変機能の機能
呼出し）のマイクロコードは、割算したアドレスを保持
するためにＸＢＡＳを使用する。このアドレスは、次に
スタックをアクセスするために用いられる。
メモリ制御ボードとのインターフェースデータ径路およ
びメモリ制御は、以下の動作のために、互いに通信する
必要がある。
ＶＭＡおよびＰＣレジスタをデータ径路に読取る。
データ径路からＶＭＡおよびＰＣレジスタに書出す。
アドレスマツプをアクセスする。（少くとも書出す。） 主メモリまたはメモリにマップしたＩ／Ｏ装置を読取る
。
主メモリまたはメモリにマツプしたＩ／Ｏ装置を書出す
。
物理アドレスを出力する。（特にＤＭＡタスク内で用い
られる。） バスを用いて、浮動小数点装置のような装置をアクセス
し、マイクロデバイス（メモリ上にマツプされていない
）の入出力を行う。
ポインタがメモリ内に書出された時にＧＣタグビットを
セットする。
ＭＣは自身のマイクロ命令をデコードする。このために
４ビットフイールドがあり、スペック、マジック、Ａ読
取りアドレス、およびＡ書出しアドレスフィールドも使
用される。Ａアドレスフィールドは９ビットで、ソース
（又はデスティネーション）がＡメモリでない場合には
、ＭＣは各々を利用できる。ＭＣを読取る（又はＭＣに
書出す）場合には通常、ソースまたはデスティネーショ
ンはＡメモリである。更に、Ａメモリ書込みアドレスは
読取りアドレスフィールドから得られ、書出しアドレス
フィールドはＭＣが利用できるようにされる。これは、
ＤＭＡ動作のアドレスサイクル中に発生する。ＤＭＡ動
作ではＡメモリ位置（の値）が加算されるが、ＭＣも破
壊される。ＭＣおよびシーケンサも、主に同期とＩＦＵ
のために多くの通信を行う。
以下の信号によってＤＰボードとＭＣボードが接続され
る。
ＢＫ　ＡＢＵＳ　３５：０　データ径路Ａバスの双方向
拡張信号。ＶＭＡ、ＰＣ、マツプ、お よびメモリ（またはパス）のデ ータをデータ径路に読取るため、 および、データ径路から物理ア ドレスを出力するために使用さ れる。ビット３１−０は双方向、 ピッド３５−３２は単方向。こ れらのビットは常に、メモリ制 御からデータ径路へと転送され る。これによって、メモリ位置 のＣＤＲを、そのメモリ位置に記 憶するべきデータにマージでき る。このＯＤＲコードは、タイプ マツプおよびＧＣマツプを得る ためにＡパス上になければなら ない。内部Ａバス上のパリティ ビットはＭＯに接続していない。
ＬＢＵＳ３５：０　主データバス。データ径路はこの信
号を直接にまたはレジスタ を介して駆動できる。この信号 は主メモリ書込み、パス書込へ およびＭＯポート上のレジスタ 書込み時に使用される。誤り訂 正ピットはＤＰに接続しない。
ＬＢＵＳ　ＡＤＤＲ　１１：０　　データ径路への物理
メモリアドレス。主メモリアクセスが、実 際に内部Ａメモリをアクセスす る時に使用される。下記参照。
ＭＣ　ＯＢＵＳ　ＴＯ　ＬＢＵＳ　Ｌこのサイクルから
のＤＰの結果がＬバスを駆動する。
ＭＣ　ＯＢＵＳ　ＴＯ　ＬＢＵＳ　Ｌ最終サイクルから
のＤＰの結果がＬパスを駆動する。
ＧＣ　ＴＥＭＰ　Ｌ　ＧＣページタグ。この信号が、主
メモリ書込みのサイクルの終 りに確認され、書込みが実際に 発生する次のサイクルでも確認 されると、主メモリに書き込ま れているページに対するＧＣペ ージタグビットがオンになる。
ＭＣ　ＡＤＤＲＩＮ　ＡＭＥＭ　Ｌ　このタスク（エミ
ュレータのためのにに動作すればよい） の選択した最後のメモリアド レスがＡメモリをポイントし ていれば確認される。データ 径路はメモリ読取りのために、 ＢＫのかわりにＡメモリをイ ネーブルするために、および メモリ書込みのためにＡメモ リ書込みをイネ−デルするた めにこの信号を使用する。下 記参照。
ＡＢＵＳ　ＯＦＦＢＯＡＲＤ　Ｌ　ＢＫ　ＡＢＵＳがデ
ータ径路への入力である場合に確認される。
ＤＰはこの信号を受信してい ない場合に常に、ＢＫ　ＡＢＵＳを 駆動する。
ＳＥＱＵＥＮＣＥ　ＢＲＥＡＫ　シーケンス中断（マク
ロコード割込み）を行うために、 ＩＦＵにダミー命令を発生する ように命ずる。
データ径路は、メモリ参照がＡメモリへ向は直されると
、メモリ制御が正しいアドレスをＬバスアドレスライン
上に提供するものと想定している。
書込みに関しては動作は容易である。第１サイクルでは
、データ径路は書込みデータの演算を行う。第２サイク
ルでは、書込みデータはＬバスに出され、誤シ訂正ビッ
トを付加される。メモリカードは第１サイクルの終りに
アドレスを、第２サイクル中にデータを得る。Ａメモリ
も同一のタイミングを必要とする。即ち、第１サイクル
ではアドレスがＬバスから入シ、データはデータ径路内
のＯバスから入り、第２サイクルの後半では、実際の書
込みがＡメモリパイプラインレジスタから実行される。
第４６図のトラップ制御回路は、マクロコード命令実行
によってトラップ処理機能を実現する。
例えば、マクロコードへのページテーブルミストラップ
は、主メモリ内のページハツシュテーブルを検査する。
ページが発見されれば、ハードウェアマップが再びロー
ドされ、トラップマイクロ命令が単に再スタートされる
。カレント命令のＰＣＬＳＲは、ページが主メモリにな
いか、またはページ書込み保穫フォールトがあるので、
命令がフォールトになった場合にのみ発生する。
他のトラップは、隠れているポインタが存在する場合に
発生する。マイクロコードへのこのトラップは隠れたポ
インタに従う。この場合、ＶＭＡを変更しマイクロ命令
へのトラップをリトライする。
メモリ書込みトラップには、ポインタをスタックに保存
するだめのものや、スタックＧＣテーブルを維持するマ
イクロコードへのトラップを含んでいる。このトラップ
は、それに続くマイクロ命令を中止させるので、トラッ
プされた書込みは、トラップがオフ状態になる前に完了
する。トラップハンドラは、ＶＭＡおよび、そのアドレ
スでメモリに書込まれたデータを検査し、テーブルにエ
ントリし、中止されたマイクロ命令をリスタートさせる
。マイクロコードへのトラップが必要であるのは、２個
の場合がある。書込みがマクロ命令の最後であれば、第
１マイクロ命令はトラップによって中止されているので
、その命令は完了し、続く命令は始動されない。しかし
、プログラムカウンタは加算され、通常のＰＣＬＳＲ機
構は、必要な状態を正常にしたまゝにする。もう一つの
場合で、書込みがマクロ命令の終りでない場合には、こ
の命令はＰＣＬＳＲであって、状態をスタックにおよび
第１部分完了フラッグに指定したものでなければならな
い。
他のトラップは、不正データトラップおよび演算トラッ
プであり、演算の実行される数を指定する１個または２
個のオペランドがマイクロコードが処理できない種類の
数である場合のトラップである。本装置は、先ず、オペ
ランドを一様なタイプに変え、スタックの定まった位置
におく。その後、このタイプのデータに対する指定され
た動作を行うために、高速外部マクロコードルーチンが
呼び出される。結果をスタックに返却する必要がなけれ
ば、この動作ルーチンから戻った時に、その結果を正し
い場所に移動する他の萬速外部ルーチンに戻るようにす
るために、別のリターンアドレスを設定する必要がある
。
スタックバッファトラップはスタックバッファオーバー
フローが発生した場合に発生する。トラップルーチンは
、スタックバッファと主メモリの間で必要なコピー処理
を行う。このトラップは、完全にマイクロコードで処理
されるのでなく、マクロコードへのトラップとして扱わ
れる。これはスタックバッファが再び一杯になると、ト
ランスポータを起動し、ページフォールトを起す可能性
があり、トラップが繰返されることがあり得るからであ
る。スタックバッファを空にする時はアンセーフポイン
タトラップを起すことも可能である。
メモリ制御 メモリ制御ブロック図（第８４図−第８６図）は、誤り
訂正回路（第８４図）と、命令取込み装置のデータ径路
フロー（第８５図）と、ベージハツシュテーブルマッピ
ング（第８６図）とを示している。命令取込み装置（Ｉ
ＦＵ）は第８７図−第１０４図に詳しく示され、命令長
列回路（第８７図−第８８図）と命令キャッシュ（第８
９図−第９０図）と、命令デコーダ（第９１図）と、デ
ィスパッチセレクタ（第９２図）と、取込みアドレス回
路（第９４図−第９５図）と、その他の制御回路（第９
３図および第９６図−第９７図）と、キャツシュヒツト
回路（第９８図）と、命令レジスタ（第９９図）と、プ
ログラムカウンタ（第１００図）と、マツプおよびメモ
リ制御回路（第１０１図−第１０４図、および第１０６
図）とを備えている。
メモリコントローラのマツプ処理機能は、マツプ制御回
路（第１０５図）と、マツプアドレスおよび出力回路（
第１０７図−第１０８図）と、マップパリティ（第１０
９図）を含んでいる。ページハツシュテーブルプローブ
アドレスを第１１０図に、マツプＲＡＭを第１１１図に
示す。マツプハツシュ処理および比較回路を第１１２図
に、仮想メモリアドレス回路を第１１２図に示す。
第１１４図および第１１５図は、以下に説明するＡメモ
リのための、Ａバス書込みデータ径路およびＡバスデー
タ径路を示す。第１１６図−第１２１図は共通誤り訂正
回路（ＥＣＣ）のための種々の回路を示す。
第１２２図は、メモリ制御ボードのためのスパイ回路を
示し、第１２３図−第１２５図はメモリコントローラの
ための他の回路および裏面接続を示す。
物理メモリは４４ビットワード単位でアドレスされる。
これにはデータとして３６ビット、誤り訂正コード（Ｅ
ＣＣ）７ビツトと予備の１ビツトが含まれる。二重ビッ
トエラーは目動検出されるが単ビノトエラーは自動検出
と自動訂正が行われる。
メモリは２００ｎｓ６４ＫビットダイナミックＲＡＭ（
ランダムアクセスメモリ）であって、最小構成は２５６
Ｋワード（１メガバイト）である。（第２２０図−第２
３３図参照）、書込みサイクルは、約６００ｎｓ（３バ
スサイクル）でめる。１サイクル（２００ｎｓ）内に１
語を取り出したりまたはセットし、４００ｎｓで１語を
アクセスできる場合もある。
本装置の２８ビット仮想アドレス空間は、１６００万（
１６，７７７，２１６）個の４４ビツト長の語（３６ビ
ツトのデータと８ビツトのＥＣＣと予備ビット）から構
成される。このアドレス空間は各ページが２５６語を含
む多くのページに分けられる。
仮想アドレスの上位２０ビツトは仮想ページ番号（ＶＰ
Ｎ）であり、残りの８ビツトは該ページのワードオフセ
ットである。主メモリと二次メモリの間のデータは、常
にページ単位で転送される。次に仮想ページ装置の動作
を要約する。
仮想メモリ技法はＺｅｔａｌｉｓｐコードとマイクロコ
ードの組合せで実現されている。方針と機構とでこの技
法は成り立つ。方針はＺｅｔａｌｉｓｐで実現され、ペ
ージ゛処理の対象、ページ処理の時期、およびページ処
理ぞどこで行うかの決定がなされる。
機構はマイクロコードで実現され、上記の方針を如何に
実行するかの決定を行う。
Ｚｅｔａｌｉｓｐポインタは仮想アドレスを含んでいる
。ハードウェアがＺｅｔａｌｉｓｐのオブジェクトを参
照できるようになる前に、仮想アドレスは物理アドレス
に変換されなければならない。物理アドレスは、オブジ
ェクトが現在、主メモリ上のどの位置に存在するかを示
す。主メモリ上にオブジェクトがなければ、作成するか
ディスクのような第２メモリから主メモリにコピーしな
ければならない。主メモリは大規模なキャッシュのよう
に働き、オブジェクトが主メモリにない場合に限ってデ
ィスクを参照し、使用中には、そのオブジェクトが駐在
しているようにする。
仮想アドレスを２４ビツトの物理アドレスに高速かつ効
率的に変換するために、本装置は翻訳テーブルの階層を
使用している。階層の上位は最も速いものであるが、尚
速にすると尚価になるので、こゝでは最も少ない翻訳が
行われる。使用するレベルは次の通りである。
・デュアルマツプキャッシュ：八−ドウエア上に駐在し
ハードウェアで参照され、各キャッシュは４０００のエ
ントリが可能。
・ページハツシュテーブルキャッシュ（ＰＨＴＣ）：結
線された主メモリ上に駐在し、ハードウェア援助のもと
でマイクロコードに参照される。ＰＨＴＣのサイズは主
メモリのページ故に比例し、４Ｋワードから６４Ｋワー
ドの間である。各エントリに１語必要である。しかし、
このテーブルはハツシュ処理効率を艮くするために半分
だけ使用される。
・ページハツシュテーブル（ＰＨＴ）およびメモリペー
ジテーブル（ＭＭＰＴ）：結線された主メモリに駐在し
、Ｚｅｔａｌｉｓｐに参照される。これらのテーブルの
サイズは主メモリのページ故に比例し、ＰＨＴは７５％
ＭＭＰＴは１００％使用される。どちらのテーブルでも
、各エントリに対して１語必要である。ＰＨＴおよびＭ
ＭＰＴは主メモリ上の全てのページを完全に記述する。
セカンダリメモリページテーブル（ＳＭＰＴ）：ディス
クスワップ用借問の全ページを記述し、より多くのスワ
ップず間が使用されると動的に拡大する。
仮想アドレスは、仮想ページ番号（ＶＰＶ）に対してマ
ツプキャッシュをチェックするハードウェアによって、
物理アドレスに変換される。キャッシュが見つかると、
そのキャッシュはハードウェアが必要とする物理ページ
番号を与える。ＶＰＮがマツプキャッシュ内になければ
ハードウェアはＶＰＮをＰＨＴＣに対してハツシュ処理
し、マイクロコードはＶＰＮの有効なエントリが存在す
るかをチェックする。有効なエントリがあれば、ＰＨＴ
Ｃが物理ページ番号を与える。これ以外であれば、Ｚｅ
ｔａｌｉｓｐｃｏｄｅに対して、ページフォールトが作
成される。
ページフォールトハンドラは、ページが主メモリにある
かを決定するためにＰＨＴとＭＭＰＴをチェックする。
ページが主メモリにあれば、ハンドラはページをアクセ
ス可能にするために要求された動作を行い、ＰＨＴＣと
、最も昔に使用された２個のマップキャッシュをロード
して戻る。ページが主メモリになければ、ハンドラはペ
ージをディスクから主メモリページにコピーしなければ
ならない。ページフォールトがこの状態になった場合に
は、これをハードホールトと呼ぶ。ハードホールトでは
以下の動作が必要となる。
１　ＳＭＰＴ内のＶＰＮをチェックして、ディスク上の
反想ページを探す。
２　主メモリ内の利用可能なページフレームを探す。概
ねＦＩＦＯ（先入れ先出し）の利用可能ページプールは
、常に以つかのページを有している。このプールがある
最低値になると、バックグラウンドプロセスが、最も昔
に使用された主メモリページを再使用できろようにして
、プールを満たす。再使用に選択されたページが変更を
受けている場合には（つまり、主メモリ内の内容が変え
られていて、ディスク上のコピーと異なるときには）再
使用ができろようにする前に、ディスクにコピーし直さ
なくてはならない。
パンクグラウンドプロセスは、フォールト時に変更のあ
ったページをディスクに短期的にコピージ、特に再使用
に適用できるページに関して、上記の再コピーの発生を
最小にしている。
３　主メモリページフレームにディスクページをコピー
する。
４　仮想ページ領域が指定されたスワップインの単位で
あれば、次に指定された数のページも、利用可能な主メ
モリページ内にコピーされる。
これらの前もって取込まれたページが、ある間隔で参照
され、あるページフレームが再使用に必要になると、そ
れらのフレームが再使用される。これによって不必要な
ページを予め取り込むための負荷を最小にしている。
５　ＰＨＴ、ＭＭＰＴ、ＰＨＴＣ、および最も昔に使用
した２個のマツプキャッシュを更新して、 レジデントにされたページを含むようにし、フレームが
使用されたこれ迄のページを除く。
６　フォールトから戻り、プログラムの芙行を続ける。
中央メモリ制御装置はバスの状態を管理し、プロセッサ
、命令取出し装置、およびフロントエンドプロセッサか
らの要求を第１１８図および第１３９図−第１４６図に
示した、該装置に備えられた回路を用いて調肇処理する
。
Ｌパス 装置との一般的に通信に関して、Ｌパスはシステムプロ
セッサの延長として動作する。主メモリと、ディスクや
ネットワークや、ＴＶコントローラおよびＦＥＰといっ
た高速周辺装置は、Ｌバスにインターフェースする。Ｌ
バスのアドレス径路は２４ビツト巾であり、データ径路
は４４ビツト巾、このうち３６ビツトはデータ、８ビツ
トはＥＣＣである。Ｌパスは最高時に、１語／サイクル
の転送ができ、およそ２０Ｍバイト／秒である。
全てのＬパス動作は、システムクロックと同期する。ク
ロックサイクルは約５ＭＨｚであるが、正確なクロック
サイクルはマイクロコードで同調ができる。マイクロコ
ードのフィールドには、種々の目的に対して異ったスピ
ードの命令を可能にするものがある。高速命令に対して
は、より低速な命令が必禎とする艮いクロックサイクル
を待つ必要はない。主メモリおよびＣＰＵの動作はＬパ
スクロックと同期している。ＣＰＵがトラップを起すと
、クロックサイクルはトラップハンドラのマイクロ命令
が取込まれるように延長される。
Ｌバス動作の例としては、正常なメモリ読取りサイクル
は６個のフェーズを含んでいる。
１、要求　ＣＰＵまたはＦＥＰは絖み取るべきメモリカ
ードを選択する（アドレス要求）。
２、アクティブメモリカードがデータをアクセスする。
データはサイクルの終りに出力ラッチに出される。
３、データメモリカードはデータをバス上に置く。
こゝで新しい要求サイクルを始動してもよい。
正常な書込み動作では、２個のフェーズが実行される。
１、要求　ＣＰＵまたはＦＥＰは書込むべきメモリカー
ドを選択する。
２、アクティブ　ＣＵＰまたはＦＥＰはデータバス上に
置く。
Ｌパス上での変更されたメモリサイクルは、Ｌパス装置
による直接メモリアクセス（ＤＭＡ）によって使用され
る。ＤＭＡ出力動作では、全てのメモり動作と同様に、
メモリからのデータはＥＣＣロジックに送られろ。しか
し、プロセッサの命令取込み装置に送られるかわりに、
このデータは、データを要求しているＤＭＡ装置（例え
ば、ＦＥＰ、ディスクコントローラ、ネットワークコン
トローラ）に送出される。
ブロックモード動作では、Ｌバスはいくつかのバス要求
をオーバーラップさせるためにパイプライン技法を使用
する。ブロックモードメモリ書込みでは、別々のデータ
転送が実行されている間にアドレスを要求してもよい。
ブロックモードメモリ書込みであれば、１Ｌパスサイク
ル内に、３アドレス要求をオーバーラツプすることもで
きる。
表　　２ メモリおよびクロック信号（＜ＬＭＩＦＵ＞ＭＣ．より
）バスは、３つ、の方法で使用される；メモリーへのア
クセス、メモリの様なＩ／Ｏ装置レジスタへのアクセス
、およびマイクロデバイスへのアクセス。マイクロデバ
イスは、マイクロコードから直接入力される個々の１０
ビツトフイールドによってアドレスされることで識別さ
れ、メモリの３サイクル要求／アクテイブ／デークプロ
トコールには従わない。このような装置の一例は、例え
ばディスクのようなＤＭＡ装置である。ＤＭＡタスクマ
イクロコードは、メモリサイクルの実行中に、ディスク
にデータをパス上に出すように命じるか、その命令をオ
フにする。これらの３個の装置をメモリ、メモリ装置お
よびマイクロディバイスと呼ぶ。
Ｌバス上の全てのトランデクジョンはシステムクロック
に同期している。例えばメモリは２サイクルまたは３サ
イクルで要求に応答する。即ち第１サイクルでは、プロ
セッサはアドレスをＬＢＵＳ　ＡＤＤＲにサイクルのタ
イプをＬＢＵＳ　ＷＲＩＴＥに、その後ＬＢＵＳ　ＲＥ
ＱＵＥＳＴを確認（出力）する。全てのメモリカードは
ＬＢＵＳアドレスの高位ビットを自らのスロット番号と
比較する。選択されたメモリカードは、行（ｒｏｗ）ア
ドレスをＲＡＭアドレスラインに、次にＬＢＵＳ　ＣＬ
ＯＣＫの前縁でＲＡＳを始動する。遅延の後に、列（ｃ
ｏｌｕｍｎ）アドレスをＲＡＭアドレスラインに出し、
最後に、クロックの境界でＣＡＳをイネーブルする。
第２サイクルはＲＡＭをアクセスするために使用される
。読取りではＲＡＭ出力は該サイクルの終りに、ラッチ
に入れられる。書込みでは、パスは書込みデータとＥＣ
Ｃビットを持ち、ＲＡＭ　ＷＥはゲートされたＬバスク
ロックで駆動される（遅い書込み動作）。ＲＡＳおよび
ＣＡＳはこのサイクルの終りにリセットされる。
第３（データ）サイクル中には、ラッチされたデータは
バス上に駆動され（前半）、ＲＡＭチップはそのＲＡＳ
リカバリタイム中にプリチャージし、新しい要求サイク
ルが発生することも可能となる。
パスクロックは、メモリカードがＲＡＳを前縁でスター
トさせＣＡＳを後縁でスタートさせ、更にＲＡＭタイミ
ング仕様に適合するように設計されている。クロックの
前縁はこの用法以外に使用されない。メモリデバイスは
要求への応答をクロックの後縁で始動することが提案さ
れている。
デバイスがバス上に検出するクロック（ＬＢＵＳＣＬＯ
ＣＫ）はプロセッサを駆動するクロックの変形である。
その周波数は５ＭＨｚであるが各サイクルの正確な時間
は、マイクロコードの指定するサイクル長によって１８
０ｎｓから２６０ｎｓの間となる。プロセッサはサイク
ル長を制御するが、ＬＢＵＳＣＬＯＣＫはプロセッサ内
のいずれの禁止条件にも影響されない。つまりバス上の
動作は、一度始動すればマイクロコードには無関係に進
行する。メモリデータ誤り訂正も、ある時間だけクロッ
クを延長する。
これに対する例外は、プロセッサがトラップした時であ
る。この場合には、ＬＢＵＳ　ＣＬＯＣＫは延長される
。つまり第２（または後続の）フェーズで、特別な時間
が迫力される。主クロックが高レベルにある場合には、
クロックとシーケンサは共働して、トラップハンドラマ
イクロ命労を取込む第２サイクルを、内部的に実行する
。これにより２個の前半のクロックがＬＢＵＳ　ＣＬＯ
ＣＫのためにだけに発生する。延長されたサイクルがデ
ータサイクルであれば、プロセッサは、最彷の前半のク
ロック中に検出したデータをラッチする。
注意：ファーストハーフの前縁はＬＢＵＳ　ＣＬＯＣＫ
の後縁ではない。ファーストハーフは、主にメモリから
パスへのデータのイネーブルを制御するタイミング信号
として使用される。許されている他の用法としては、フ
ァーストハーフの中間サイクル縁である動作をクロック
することである。この場合、あるサイクルでの２個のフ
ァーストハーフを検出する準備乞すべきである。
中央メモリはパスの状態を管理し、プロセッサＩＦＵお
よびＦＥＰからの要求を仲裁処理する。メモリもメモリ
装置も、同一のタイミングプロトコールに見合う必要が
ある。（ＦＥＰ／ＭＣ仲裁処理マニュアル参照） ３サイクル以内には応答できない（ＴＶのような）メモ
リ装置は、応答するまでアクティブサイクル中はＬＢＵ
Ｓ　ＷＡＩＴを出しておかなければならない。メモリ制
御状態はＬＢＵＳ　ＷＡＩＴが出されていない第１アク
テイブサイクルに進む。ＬＢＵＳ　ＷＡＩＴは他のサイ
クルで現われてはいけないし、バスの長さを伝え、ＸＣ
ＶＲに到達し、クロックをゲートするのに十分な程に早
く出力されなければならない。
ＤＭＡ装置もＬＢＵＳ　ＷＡＩＴを検出するので、デー
タの読取りや書込みのサイクルを知ることかできる。
ブロックモード動作。プロセッサはバックツーバックサ
イクルで一連の要求を出すことがある。
これをブロックモードと呼ぶ。新要求は各サイクルで始
動できろ。ブロックモード動作中にはバスは３段パイプ
ラインに分けられ、１段目はアドレス処理用、２段目は
ＲＡＭアクセス用および３段目はデータ転送（読取り）
用となる。
ブロックモード要求のアドレスは常に昇番順であるが、
アドレス（ｎ、ｎ＋４）の参照を隣り合うサイクルでは
実行しないパターンについては許される。与えられたメ
モリカードではビット１８．１．０がインターリーブす
るので、個々のＲＡＭでは、常に連続位置の要求と要求
の間には、少くとも４サイクルが存在する。
マイクロコードは一般に、メモリ装置とＭＯＳメモリと
への参照を区別しないので、メモリ装置もブロックモー
ド要求を扱う必要がある。即ち、この装置はアクティブ
サイクル中に要求乞受けるようにしなければならない。
要求サイクルには条件はない。つまり装置は要求を拒絶
または遅延させることはできない。要求に続くサイクク
はアクティブサイクルであり、これは装置がデータ（書
込み用）を受信できるようになるまで、またはデータサ
イクル（読取り用）に入るまで、繰返すことができる（
ＬＢＵＳ　ＷＡＩＴによる）。
ＬＢＵＳ＜４３：Ｏ＞双方向データバス。アクティブハ
イで３状態である。ＬＢＵＳ＜４３：３６＞はＥＣＣビ
ットである。書込みアクティブサイクルではプロセッサ
またはＦＥＰによって駆動される。
読取りデータサイクルでは、メモリによって駆動される
。プロセッサと装置間のデータ転送にも使用される。更
に０バス信号をデータ径路カード（Ｅ）からプロセッサ
内の他のカード（ＩおよびＣ）に移すのにも使用される
。
ＬＢＵＳ　ＡＤＤＲ＜２３：Ｏ＞物理アドレス。プロセ
ッサまたはＦＥＰによって、駆動される３状態の信号。
２４ビツトの物理アドレスは３１物理スロットをほゞ可
能とする。各スロットは５１２語のメモリを容れること
ができる。
ＬＢＵＳ　ＣＬＯＣＫ＋／差分ＥＣＬシステムクロック
。
ＬＢＵＳ　ＦＩＲＳＴ　ＨＡＬＦ＋／メモリ制御からの
差分ＥＣＬタイミング信号。データサイクル中にメモリ
データをバス上にイネーブルするために使用される。メ
モリカードは、サイクルの前半にデータをバス上に駆動
する。メモリ制御はバス上のデータを読取り誤り訂正を
行う。サイクルの後半では訂正されたデータがメモリ制
御からバスへ駆動される。メモリ制御はＥＣＣを前半の
殆んどの部分を用いてデコードするので、メモリは前半
の前縁の後、できるだけ早くデータをバス上に出さなけ
ればならない。
ＬＢＵＳ　ＲＥＱＵＥＳＴ　Ｌ　バスアドレスによって
アドレスされたメモリまたはメモリ装置に対する要求。
アドレス比較および２レベルのロジックに十分の時間を
有して、バスクロックの前縁までに安定する。ＬＢＵＳ
　ＲＥＱＵＥＳＴ　ＬおよびＬＢＵＳＷＲＩＴＥ　Ｌは
、アドレスと共にトランザクションの第１サイクルの終
りに確認される。データは第２サイクルと第６サイクル
との間で転送される。要求、書込みおよびアドレスライ
ンは、これらのサイクル中は有効とならない。
（実際これらは他のトランザクションを始動させるのに
用いてもよい。） ＬＢＵＳ　ＷＲＩＴＥ　ＬプロセッサまたはＦＥＰから
の信号。
書込みデータは次のリサイクルでバス上に送られる。こ
れ以外の場合は、要求されたサイクルは読取りであって
、メモリはそれに続く第２サイクルでバスを駆動する。
ＬＢＵＳ　ＷＩＴＨ　ＥＣＣ　ＥＣＣビットを有しない
メモリからの信号。データサイクル中に駆動される。
ＬＢＵＳ　ＷＡＩＴ　Ｌメモリ装置からの信号。アクテ
ィブサイクル状態でメモリ制御を維持するために必要な
サイクルの間出力される。サイクル中、早期に有効とな
る必安がある。
ＬＢＵＳ　ＲＥＦＲＥＳＨ　Ｌ　全てのダイナミックＲ
ＡＭはリフレッシュする。メモリの全列は一度にリフレ
ッシュする。メモリアレーバイパスコンデンサは、ＲＡ
Ｍに対してリフレッシュサイクルのために供給する十分
な電荷を保持するので、遷移は電源に影響がでるもので
あってはならない。リフレッシュタイマおよびアドレス
カウンタはメモリ制御の中にある。メモリ制御は、プロ
セッサが単ステップ動作中にもメモリがリフレッシュを
続けるようにマイクロタスク処理とは無関係である。
ＬＢＵＳ　ＩＤ　ＲＥＱＵＥＳＴ　Ｌ　選択したボード
がそれ自身の情報を提供するように要求する。ボード選
択はＬＢＵＳ　ＡＤＤＲ＜２３：１９＞をスロット番号
（以下参照）に合わせることで行われる。
ＬＢＵＳ＜７：０＞はＬＢＵＳ　ＡＤＤＲ＜６：２＞で
選択された３２バイトのデータのいずれかによって駆動
される。これらのデータバイトの形式は指定きれていな
いが一般的には、ボードタイプ、ボード連合、ボード変
更レベルによびデータおよびアドレスラインの障讐に関
するサムチェックデータを含んでいる。ボードＩＤが他
のアドレスライン乞用いて読込まれている間にメモリリ
フレッシュがＬＢＵＳ　ＡＤＤＲ＜１７：１０＞を用い
て実行されることもあるのに注意され度い。ＰＲＯＭデ
ータはＩＤ　ＲＥＱＵＥＳＴが確認きれている間はバス
上に、駆動されなければならない。（メモリカードは、
通常のメモリサイクルで列アドレスを保持するために使
う同一のラッチを介してＬＢＵＳＡＤＤＲ＜６：２＞を
バッファする点において風変りである。このラッチはＬ
ＢＵＳ　ＣＬＯＣＫ中はオープン状態で、メモリボード
はＩ　Ｄ　ＲＥＱＥＳＴおよびＬＢＵＳ　ＡＤＤＲ後の
第２サイクルが現われるまでは正しいデータを作成しな
い。これをＦＥＰが補償している。他のボードはメモリ
ボードな必らずしもエミュレートする必要はない。
スロット番号割当て信号 ＬＢＵＳ　ＳＬＯＴ＜４：０＞裏面に設定されたスロッ
ト番号。これらのビンは、各スロットで異つたパターン
に接地される。ボードがスロットに挿入されると、プル
アップを与え、固有のスロット番号となる。所望のボー
ドを選択するために、これはメモリ、メモリ装置、およ
び■Ｄ要求動作に関してＬＢＵＳ　ＡＤＤＲ＜２３：１
９＞に一致し、マイクロデバイス動作に関してはＬＢＵ
ＳＤＥＶ＜９：５＞に一致する。ＬＢＵＳ　ＳＬＯＴ＜
４＞は事実、各カードケージを介してバスで接続され、
主カードケージでは接地され、拡張ケージではフロート
している。詳しくは以下に述べる。
リセット信号 ＬＢＵＳ　ＲＥＳＥＴ　Ｌ汎用リセットライン。電源が
オンにされた時およびＦＥＰが確認しようとする時には
、ローレベルになる。
ＬＢＵＳ　ＰＯＷＥＲ　ＲＥＳＥＴ　Ｌ電源が有効でな
い場合にローレベルとなる。このラインはディスクの保
護、および最初に電源がオンとなる時にだけ必安な初期
設定のために使用される。装置に電源が投入されると、
このラインは接地され、ＦＥＰが電源および冷却装置を
確認し、オフにするまで接地されたままである。このラ
イン、は電源をオフにする前にも接地される。
マイクロデバイス信号 ＬＢＵＳ　ＤＥＶ＜９：０＞マイクロデバイス動作のた
めの装置アドレス。ビット＜９：５＞は、スロット番号
と一致させることによってボードを選択する。特別スロ
ット番号３６と３７とは各々ＦＥＰとＭＣのボード選択
に使用される。ビット＜４：０＞は、ボード内のレジス
タよたは動作を選択する。
ＬＢＵＳ　ＤＥＶ　ＲＥＡＤ　Ｌ装置にデータをＬバス
データライン上に出力するように命じる。
ＬＢＵＳ　ＤＦＶ　ＷＲＩＴＥ　Ｌ装置にＬバスデータ
ライン上からデータをＬＢＵＳ　ＣＬＯＣＫで取入れる
ように命じる。ＬＢＵＳ　ＤＥＶ　ＷＲＩＴＥが装置に
、ＤＭＡメモリサイクルが始動していることを伝える場
合には、Ｌバスデータは恐らく無関係なメモり読取りに
関連づけられた無関係なデータを含んでいることに留意
され度い。ＬＢＵＳ　ＤＥＶＷＲＩＴＥ　Ｌはクロック
端にのみ依存し、クロックをゲートするために使用して
はならない。
マイクロデバイス書込みを行っているマイクロ命令がト
ラップまたは制御メモリパリティエラーによってＮＯＰ
にされると（例えば、マイクロコードブレークポイント
）、ＬＢＵＳ　ＤＥＶＷＲＩＴＥ　Ｌは、クロックの前
縁が過ぎてからある期間出力され、次にクロックの後縁
（アクティブ）の前のある時点で消される。
ＬＢＵＳ　ＤＥＶ　Ｃ０ＮＤ　Ｌ選択された装置はこの
ラインを（オープンコレクタＮＡＮＤゲートで）、マイ
クロコードへスキップ条件を送出するために接地する。
マイクロデバイスＩ／Ｏは、装置との一般的な通信、プ
ロセッサ群（ＦＥＰを含む）での内部通信、およびＤＭ
Ａ動作の制御のために使用される。
装置との一般的な通信に関しては、Ｌバスは、単にプロ
セッサの内部バスの延長としての働きをする。データは
１サイクル内で送出されクロックの後縁でクロックされ
る。
スロット番号６６へのマイクロデバイスリードおよびラ
イトは、ＦＥＰページタグおよびマイクロ秒クロックと
の通信のために使用される。スロット番号３７へのマイ
クロデバイスリードおよびライトはＭＣボードおよびＳ
Ｑボードとの通信に使用される。（Ｌパスを予約しデー
タ径路に接続するためにＳＱボード上のＮＰＣレジスク
に書込みまたは読取り動作を行う場合に使用される。Ｓ
Ｑボードへの制御信号は別々に送出される。）ＤＭＡは
次のように動作する。装置は、メモリの語の入出力が心
安になるとタスク起動を要求する。
マイクロデバイスタは２サイクル間、動作する。
第１サイクルではＬパスアドレスラインにアドレスを出
し、読取り／書込み要求をメモリに行い、アドレスの加
算も実行する。第２サイクルでは転送実行時点を決定す
るためにワードカウントを減算する。マイクロコードは
第１サイクル中に、ＤＩＳＭＩＳＳを確認（出力）する
。（タスク切替は、第２サイクルの後に起る。）マイク
ロコードは、ＤＭＡ動作を、装置に第１サイクル中にマ
イクロデバイスライトを用いて伝える。このマイクロデ
バイフライトは装置にデータを転送しないが、ＤＭＡ動
作実行中を装置に伝え、起動要求フラッグをクリアする
。（起動要求はバスから直ちに除去され、フラッグはク
ロック端でクリアされる。）装置からメモリへの読込み
では、装置はアクティブサイクル（マイクロデバイスラ
イトの１サイクル後）中にデータをバスに乗せる。する
とこのデータはメモリに畳込まれる。簀込みでは装置は
、マイクロデバイスライトの２サイクル後に、バスから
データを取入れる。
メモリに似た装置もあり、これらはマイクロデバイスＩ
／Ｏを使用しないことが多い。どちらを使用するかの規
準は、一般的には装置がマイクロコードで動作している
かということと、そのマイクロコードの速さが便利であ
り必要であるかということである。メモリに似た装置は
、ＬＩＳＰコードで直接にアクセスできる。
スパイ信号 ＳＰＹ＜７：０＞　８ビツトの双方向信号でむしろ遅い
バスが診断用に使用される。装置が動作中に、ＦＥＰが
種々のＣＰＵ状態を読みできるようにする。
ＳＰＹ　ＡＤＤＲ＜５：０＞読取りまたは書込み用の診
断レジスタをアドレスする。
ＳＰＹ　ＲＥＡＤ　Ｌ　選択されたレジスタからデータ
をスパイバスヘデート（送出）する。
ＳＰＹ　ＷＲＩＴＥ　Ｌ　後縁で、スパイパスからデー
タを選択されたレジスタへクロック（取入れ）する。
ＳＰＹ　ＤＭＡ　信号 スパイバスが診断用に使用されない場合には、ＦＥＰは
スパイバスをＤＭＡ装置を確認するための特別なサイド
ドア経路として使用する。通常、ＦＥＰはスパイパスを
、全ての到着してくる通信網上のパケットの写しを受信
するために使用する。ＦＥＰはスパイバスを通信網への
送出のために、およびディスクからの読込みのために（
ディスクへの書込みも可能であるが、不明であり未決定
である）セットアツプも行う。詳細は＜ＬＭＨＡＲＤ＞
ＤＭＡ、ＤＢＳＩＧＮマニュアルを乞参照のこと。これ
に関する章は最新情報を含んでいる。
ＳＰＹ＜７：０＞ＤＭＡ装置へまたはＤＭＡ装置からの
８ビツトデータ。これらのラインはＤＭＡ動作中は連続
的に駆動される。ＤＭＡバッファはこれらをラッチしな
い。
ＳＰＹ　ＤＭＡ　ＥＮＢ　Ｌ　ＤＭＡ励作動作来行が許
されている場合に確認（出力）される。診断用にスパイ
パスが使用されてしまっていれば消される。
ＳＰＹ　ＤＭＡ　ＳＹＮＣ↑装置によって確認されるク
ロック。
この信号の立上りにおいて１バイトが転送され、アドレ
スが加算される。装置はこの信号の前縁またはそれ以前
に、データを（書込みのために）取入れるか、新しいデ
ータを（読込みのために）提供しなければならない。こ
れはＳＰＹ　ＡＤＤＲ■と同一のワイヤである。
ＳＰＹ　ＤＭＡ　ＢＵＳＹ　Ｌ　ＤＭＡ動作が完了して
いない場合に確認（出力）される。この信号は、転送の
長さを決定するものによって、装置またはＦＥＰによっ
て確認される。例えば通信網からの入力に関しては、こ
の信号は装置から出され、通信網への出力およびディス
ク入力に関しては、この信号はＦＥＰから出される（デ
ィスクには自身のブロックサイズは分らない）。これは
ＳＰＹ　ＡＤＤＲ１と同一のワイヤである。
タイミング要件 ＬＢＵＳ　ＲＥＳＥＴとＬＢＵＳ　ＰＯＷＥＲ　ＲＥＳ
ＥＴは同期していない。他の全ての副次的効果はクロッ
クの後縁で発生する。ＬＢＵＳ　ＲＥＱＵＥＳＴとアド
レスラインはクロックの前縁よりも前に安定する。しか
しＬＢＵＳＷＲＩＴＥはクロックの後縁でのみ有効であ
る。この信号はトラップの結果に従って変化する。よっ
て副次的効果を有するメモリ読込みに対しては無効であ
る。これはプログラムで要求されていないメモリ読込み
が発生するからである。
マイクロデバイス書込みでは、アドレスライン（ＬＢＵ
Ｓ　ＤＥＶ■−９）はそのサイクル２通して安定してい
るが、データ（ＬＢＵＳ■−３５）とＬＢＵＳＷＲＩＴ
Ｅはクロックの後縁でのみ有効である。データラインは
後半（ＳＥＣＯＮＤ　ＨＡＬＦ）の間に駆動されるだけ
である。
マイクロデバイス読込みでは、アドレスライン（ＬＢＵ
Ｓ　ＤＥＶ■−９）はそのサイクルを通して安定してい
るが、ＬＢＵＳ　ＲＥＡＤはクロックの後縁でのみ有効
である。副次的効果は許められるが、これはクロックで
のみ発生できる。データ（ＬＢＵＳ■−３５またはある
装置ではＬＢＵＳ■−３１）はサイクルを通して駆動さ
れねばならない。
ＴＡＳＫ８−１５ＲＥＱおよびＴＡＳＫ４ＲＥＱは非同
期であり、どの時点で、駆動してもよい。タスクが要求
されると、陽に要求を取消されるかＬＢＵＳ　ＲＥＳＥ
Ｔが出されるまでは、要求された状態のままである。
タスクがとり消されると、とり消しを行っているサイク
ル中にタスク要求をオフにして恐らくはより低いプライ
オリティのタスクが新たにスケジュールされるようにし
なければならない。しかしタスク要求フリップフロップ
は、全ての副次的効果が発生するクロックの後縁までは
クリアされてはならない。取消し後のサイクルの間、タ
スク要求はプロセッサによって検出されないが、装置は
できるだけ速かにその要求をとり消さなければならない
（サイクルの始めで誤り信号が考えられる。）Ｌバスデ
ータライン（ＬＢＵＳ■−４３）上に駆動されるデータ
はプロセッサクロックに同期しなければならない。この
規則を破ると、プロセッサ内でのパリティエラーやメモ
リＥＣＣエラーの可能性がある。メモリからの読込み時
、データは、前半（ＦＩＲＳＴ　ＨＡＬＦ）の終り前に
ＥＣＣ誤りの決定のための時間を持つために、できる限
り速やかに、バス上で安定しなければならない。メモリ
読込みデータは前半の間にバス上に駆動され、続いて後
半（ＳＥＣＯＮＤ　ＨＡＬＦ）でプロセッサによってラ
ッチされる。このクラッチに続いて次のラッチが使用さ
れる。
これは前半の中間においてオープンされ、原始データを
取入れ、再びＥＣＣを訂正したデータ（ＥＣＣ誤りのあ
る場合）を後半の中間で取入れるために使用される。（
中間とはＰＲＯＣ　ＷＰで制御される。）ＬＢＵＳ　Ｗ
ＩＴＨ　ＥＣＣを取消す装置は、これらのラッチのいず
れにおいての同期誤りを避けるために十分早く、データ
を供給しなければならない。
マイクロデバイスからの読取りでは、マイクロコードは
読取りを行っている装置を知っていてサイクルの遅い前
半を使用できるので、より多くの時間的余裕がある。Ｅ
ＣＣ計算はない。マイクロデバイスはファーストハーフ
の間にデータラインを駆動し、プロセッサはそのファー
ストハーフの後縁で効果的にクロックする。（事実ファ
ーストハーフで１個のラッチがオープンし、セカンドハ
ーフで第２のラッチがオープンする。これはハードウェ
アの最小化のためである。）装置のデータは、どれらの
ラッチ内での同期誤りを避けるために十分早く安定しな
ければならない。マイクロコードはセカンドハーフにな
るまでデータを検出しないので、必要であれば、サイク
ルの遅いセカンドハーフを使用する。マイクロデバイス
に使用されないＬパスデータラインは、ターミネータに
よって１にセットされるが問題を避けるのに十分ではな
い。このため全てのマイクロデバイスリードは少くとも
ＬＢＵＳ■−３３を、駆動しなければならない。
メモリリード中は、データは要求の２クロツク後に駆動
されることに留意され度い（ＬＢＵＳ　ＷＡＩＴサイク
ルのスキップ）。バスドライバイネーブルはクロックさ
れたレジスタから出力されねばならない。マイクロデバ
イスリード中は、データは、ＬＢＵＳ　ＤＥＶ　ＡＤＤ
Ｒ９−５を一致させることでデートされたＬＢＵＳ　Ｄ
ＥＶ　ＲＥＡＤによって、駆動される。ＬＢＵＳＤＥＶ
　ＲＥＡＤはサイクルの始まりから暫くして安定する。
装置はできるだけ少ない遅延で動作すべきである。装置
は次のサイクルの前に、十分な時間ファーストハーフを
オフにするためにファーストハーフ中は、バスのみを駆
動する。
ＤＭＡ装置からメモリへの書込み時には、メモリ制御が
付加したＥＣＣを含むデータはクロックの前縁の前にメ
モリチップ上で安定しなければならない。（これはＷＲ
ＩＴＥがＲＡＭに対して出されている場合である。） ファーストハーフが２度発生するように、トラップに際
してサイクルが延長された場合には、プロセッサがＬバ
スデータを受けるラッチは第１のファーストハーフの間
にオープンされるだけである。ＬＢＵＳ　ＷＡＩＴのた
めにサイクルが繰返されるときは、メモリリ−ドデータ
はサイクルの最初にだけ、パスから受信される。（これ
はアクティブサイクルとデータサイクルはブロックリー
ドでのみ一致し、ＬＢＵＳ　ＷＡＩＴはアクティブサイ
クルに関連しているので、ＬＢＵＳ　ＷＡＩＴを使用し
ている装置からのブロックリードでのみ発生する。）マ
イクロデバイスライトだよびメモリライトのデータは延
長されたサイクルまたは繰返しサイクルの間でのみ駆動
される。（マイクロデバイスライトデータはセカンドハ
ーフの間でのみ駆動される。）ファーストハーフの前縁
はクロックの後縁に先立つことはない。この信号をあて
にすることはよくない。ファーストハーフの後縁はクロ
ックの前縁に先立つ。
ＬＢＵＳ　ＷＩＴＨ　ＥＣＣは、データラインと同一の
タイミング要件で駆動される。
ＬＢＵＳ　ＤＥＶ　Ｃ０ＮＤはクロックの後縁よりも前
に安定しなければならない。
ＳＰＹ　ＡＤＤＲ５−０はＳＰＹ　ＲＥＡＤまたはＳＰ
ＹＷＲＩＴＥが出されて（確認されて）いろ時には常に
安定している。スパイデータラインはＳＰＹ　ＷＲＩＴ
Ｅの後縁でクロックされねばならない。このラインは、
ＳＰＹ　ＲＥＡＤが出されている時には常に駆動されね
ばならない。スパイパスをボード上に出すために双方同
トランシーバを使用する場合は、この信号がＳＰＹ　Ｗ
ＲＩＴＥ　の後縁で動揺しないように、その方向をＳＰ
Ｙ　ＲＥＡＤで制御しなくてはならない。ＦＥＰはＳＰ
Ｙ　ＲＥＡＤを取消す前にＳＰＹラインをラッチする。
ＦＥＰはスパリリードまたはライトに対して、十分な時
間（ｎｓ）を与えるので、このパスでは低速ロジックを
使用できる。
本装置の構成法の主目的は、単純な１マクロ命令を、１
クロックで実行することである。命令取込み装置（ＩＦ
Ｕ）は直前の命令の実行と並行して、マクロ命令のプリ
フェッチおよびマイクロ命令のディスバッチを行うこと
で、この目的をサポートしている。
ＩＦＵのプリフェッチ部分（ＰＦ）は、３６ビット命令
語を保持する、１Ｋワードの命令キャッシュ（メモリ）
を有している。この命令キャッシュには、約２０００個
の１７ビツト命令が保持できる。
命令はデータタイプ（整数）を有している。ＩＦＵは、
キャッシュが命令を取入れ、デコードし、マイクロコー
ドアドレスを作成するようにさせる。
マクロ命令を翻訳して、第１マイクロ命令のアドレスに
置くテーブルが存在する。
クロックの終りで、プロセッサは、新しい命令が必要で
あるか、またはマイクロコード実行を続けるかを決定す
る。
システム命令セットはＺｅｔａｌｉｓｐに極めて似てい
る。この命令セットでプログラムを直接作成することは
ないが、インスペクタまたはウィンドーエラーハンドラ
を使用する場合に出会うものである。
命令は１７ビツト長である。７個の命令形式が使用され
る。
１　サインなし直接オペランド　この形式は、プログラ
ムカウンタを利用してのブランチ、直接定数演算、およ
びスタックの高さを調整するような特別な命令に使用さ
れる。
２　サイン付き直接オペランド　このオペランドは８ビ
ツトの２の補数を示している。サインなし直接オペラン
ドの形式と同様な方法で使用される。
３　ＰＣ相対オペランド　この形式はサイン付直接オペ
ランドのものと同様であるが、オフセットはプログラム
カウンタに関して相対的である。
４　１−オペランド　オペランドを使用するとしても、
指定されないで、スタックの先頭が使用される。Ｚｅｔ
ａｌｉｓｐの基本命令でも多く使用される。
５　リンクオペランド　これは、ファンクションヘッダ
内のリンク領域への参照を指定する。
６　＠Ｌｉｎｋオペランド　これはある機能に関連した
スタックフレーム領域への間接的参照を指定する。
７　ローカルオペランド　オペランドはスタックまたは
ファンクションフレーム内に存在する。この形式は多く
の、Ｚｅｌａｌｉｓｐ基本命令に使用される。
多くの命令は、操作すべきデータのソース（源）をアド
レスする。１個を超える引数が必要であれば、他の引数
はスタックから取られる。この例としては、ＰＵＳＨ（
ソースをスタックにプッシュする）、ＡＤＤ（ソースと
スタックの先頭とを加える）、およびＣＡＲ（ソースの
ＣＡＲを取り、スタックにブツシュする）カする。それ
らの命令は数種類の形式で使用される。
システム命令には、更に別のデスティネーションフィー
ルドは存在しない。全ての命令は、スタックをプッシュ
する変形を有している。その他のオプコード（オペレー
ションコード）は別のデスティネーションを指定する。
本装置には以下の命令タイプが定義されている。
・データ移送命令　この命令はデータを変えずに移動す
る。例としてはＰＵＳＨ、ＰＯＰ、ＭＯＶＥＭ、および
ＲＥＴＵＲＮがある。
ハウスキープ処理命令　これらの命令はメツセージ転送
、呼び出された機能、およびスタック操作において使用
される。例としてはＰＯＰ−Ｎ．ＦＩＸ−ＴＯＢ．ＢＩ
ＮＤ．ＵＮＢＩＮＤ．ＳＡＶＥ−ＢＩＮＤ工ＮＧ−ＳＴ
ＡＣＫ−ＬＥＢＥＬ．ＣＡＴＣＨ−ＯＰＥＮ．およびＣ
ＡＴＣＨ−ＣＬＯＳＥがある。
機能呼出し命令　これは無反転（ｎｏｎ−ｉｎｖｅｒｔ
ｅｄ　）呼出しシーケンスを使用する。引数は既にスタ
ックに入っている。例としてはＣＡＬＬ、ＦＵＮＣＡＬ
Ｌ．ＦＵＮＣＡＬＬ−ＶＡＲ．ＬＥＸＰＲ−ＦＵＮＣＡ
ＬＬ．およびＳＥＮＤがある。
機能エントリ命令　４個を超える引数またはＲＥＳＴ引
数を有する構能で、このため、それらの引数はマイクロ
コードで設定されない機能の中で使用される。例として
は、ＴＡＫＥ−Ｎ−ＡＲＧＳ．ＴＡＫＥ−Ｎ−ＡＲＧＳ
−ＲＥＳＴ．ＴＡＫＡ−Ｎ−ＯＰＴＩＯＮＡＬ−ＡＲＧ
Ｓ．およびＴＥＫＥ−Ｎ−ＯＦＴＩＯＮＡＬ−ＡＲＧＳ
−ＲＥＳＴがある。
機能リターン命令　これらは機能からの値を返却する。
主オプコード９はＲＥＴＵＲＮであり、いくつかの変形
がある。
・複数値受取命令　これらの命令はスタックからいくつ
かの値を取り出す。例はＴＡＫＥ−ＶＡＬＵＥである。
・高速機能呼出しおよび返却命令　これらは高速呼出し
命令である。例はＰＯＰＪである。
・分岐命令　プログラムの流れを変える命令である。こ
れはプログラムカウンタまたはスタックに関して実行で
きる。
・予測　これらは、標準的テスト命令で、ＥＱ．ＥＱＬ
．ＮＯＴ．ＰＬＵＳＰ．ＭＩＮＮＵＳＰ．ＬＥＳＳＰ．
ＧＲＥＡＴＥＲＰ．ＡＴＯＭ．ＦＩＸＰ．ＦＬＯＡＴＰ
、ＮＵＭＢＥＲＰ、およびＳＹＭＢＯＬＰを含む。
・演算命令　これらは、標遵的な算術、論理、およびビ
ット操作処理を行う。例としては、ＡＤＤ．ＳＵＢＴＲ
ＡＣＴ．ＭＵＬＴＩＰＬＹ．ＴＲＵＮＣ２（除算と余り
に対して）、ＬＯＧＡＮＤ．ＬＯＧＩＯＲ．ＬＯＧＸＯ
Ｒ．ＬＤＢ．ＤＰＢ．ＬＢＨ．ＨＯＴ、およびＡＳＨが
ある。
・リスト命令　多くのＺｅｔａｌｉｓｐリスト操作命令
は直接システム内へのマイクロコードとして実行される
。例は、ＣＡＲ，ＯＤＲ．ＲＰＬＡＣＡ、およびＲＰＬ
ＡＣＤがある。
・シンボル命令　これらの命令は、シンボルとその特性
リストを操作する。例には、ＳＥＴ．ＳＹＭＥＶＡＬ．
ＦＳＥＴ．ＦＳＹＭＥＶＡＬ．ＦＢＯＵＮＤＰ．ＢＯＵ
ＮＤＰ、ＧＥＴ−ＰＮＡＭＥ、ＶＡＬＵＥ−ＣＥＬＬ−
ＬＯＣＡＴＩＯＮ、ＦＵＮＣＴＩＯＮ−ＣＥＬＬ−ＬＯ
ＣＡＴＩＯＮ、ＰＲＯＰＥＲＴＹ−ＣＥＬＬ−ＬＯＣＡ
ＴＩＯＮ、およびＰＡＣＫＡＧＥ−ＣＥＬＬ−ＬＯＣＡ
ＴＩＯＮが含まれる。
・配列命令　このグループは配列の高速定義と高速処理
を行う。例には、ＡＲ−１，ＡＳ−１，ＳＥＴＵＰ−１
Ｄ−ＡＲＲＡＹ、ＦＡＳＴ−ＡＲＥＦ、ＡＲＲＡＹ−Ｌ
ＥＡＤＥＲ．ＳＴＯＲＥ−ＡＲＲＡＹ−ＬＥＡＤＥＲが
、構造フィールドをアクセスするために使用される。
・その他の命令　これらには、通常にコンパイルされた
コードでは使用されない擬似データ移動命令、タイプチ
ェック命令、および誤り修復命令が含まれる。
システム命令の実行は、ハードウェアとマイクロコード
を組合せながら仕事を遂行する。ハードウェアとしては
以下が含まれる。
・アドレス計算 ・タイプチェック ・ビットフィールドの回転、マスク、およびマージ処理 ・算術および論理機能 ・乗算および除算 ・結果のタイプを挿入する。
命令実行の遂行例として、３２ビツトの加算命令は、以
下の事象シーケンスで行われる。
・オペランドを（通常はスタックから）取込む。
誤り訂正ロジック（ＥＣＣ）チェックによりデータの整
合性を確認。データが正しい場合にはＥＣＯは実行時間
に影響しない。
・データタイプフィールドをチェックする。
・オペランドを整数と想定して、データタイプチェック
と並行に３１ビツトの加算を行う。（オペランドが整数
でなければ、オペランドを取込むためのマイクロコード
にトラップし、別のタイプの加算を行う。） ・オーバーフローをチェックする。（発生していればマ
イクロコードにトラップする。）・結果に適当なデータ
タイプをつける。
・結果をスタックに入れる。
データタイプチェックは同一サイクル内に命令と並行に
実施されるので、これによるオーバーヘッドはない。
メモリ制御も誤り訂正回路（第１１６図−第１１７図）
を含んでいる。第１図に示す装置の全てのボード上にＥ
ＯＣが置かれているのに比較すると、メモリ制御ボード
上には１個の集中ＥＣＣが設置されている。全てのデー
タはメモリへまたはメモリから、この集中ＥＣＣを通る
Ｌバスを介して転送される。マイクロＤＭＡ中に、周辺
装置とＦＥＰでの間で行われる転送も、この集中ＥＣＣ
を介して主メモリに通じている。フロントエンドプロセ
ッサ第１２６図−第１７６図はＦＥＰ装置のフロントエ
ンドプロセッサ回路を示す。
ＦＥＰはＭＣ６８０００を基礎とするプロセッサ（第１
５０図）と、種々の機能をサポートする回路（第１２６
図−第１３１図、第１３４図−第１３５図、および第１
５３図）であって、いくつかの機能を果す回路とを備え
ている。正常動作中は、ＦＥＰは低速および中速入出力
（Ｉ／Ｏ）装置を制御し、エラーをログし、必要であれ
ばリカバリ手順を始動する。ＦＥＰは、システムプロセ
ッサに直接かゝってくる実時間応答要求を、極めて減少
させる。マウス（入力装置）やキーボードのような装置
をＦＥＰを介して本装置に接続できる。
プロントエンドプロセッサは、ＦＥＰを介してＬバスに
接続される汎用バス網も駆動する。この汎用バス網は、
他のインターフェースによって、Ｌバスデータおよび制
御信号をある外部バスタイプの装置に接続される外部バ
スの特定な信号に変換できる。このタイプの外部バスの
例としては、マルチパスがある。Ｌパスデータおよびｆ
ｌｊｊ制御信号は、接続される特定な外部バスには無関
係に、第１５１−第１５２図および第１５７図−第１５
８図に示す回路で、汎用バス形式に変換され、その後、
（この特定外部バスで）データおよび制御信号の汎用形
式は外部バスの形式に変えられる。
■ＥＥＥ−７９６（マルチパス）カード回路は、市販の
マルチパス周辺装置をＦＥＰを介して本装置に接続する
ために使用される。ＦＥＰは、固定の６４にワードアド
レス空間内にマルチパスメモリマツプを有している。４
個のプログラム可能なシリアルライン（第１５４図−第
１５５図：ＡＭ１２００モデムを含む）およびマルチパ
スＤＭＡ−データは、ＦＥＰを通して送出される。
４本のシリアルラインはＦＥＰに接続される。２本は高
速用、他の２本は低速用である。各ラインは同期または
非同期で使用できる。１本の高速用ラインは常に、シス
テムコンソール用に供されている。１本の低速用ライン
はモデム用である。この低速用ラインのポーレイトはプ
ログラム可能で、最高で１９．２Ｋボーである。高速用
ラインは、最大１Ｍボーまで使用ができる。全ての４ラ
インは、標準の２５ビンＤコネクタでターミネイトする
。
マルチパスからの英時間割込みはＦＥＰで処理される。
割込みを受けた後、ＦＥＰは適当な割込みハンドラにト
ラップする。このハンドラはＦＥＰの主メモリのシステ
ム通信領域に情報を書込み、次に割込をシステムＣＰＵ
に送出する。システムＣＰＵは、この割込のためにシス
テム通信領域に置かれたメツセージを読み、適当な行動
をとる。
第１６８図−第１７６図のパドルカードは、外部バスイ
ンターフェース回路の残りを示す。次に示す表５には、
記憶モジュールドライブディスクコントローラおよび主
（ｐｒｉａｍ）装置のためのパドルボードへ、または、
からの信号を示す。
表　　３ 総ピン数は４９本。ネットワークおよびＴＶも同一のパ
ドルボードを介して出力する。ＢＵＳ＜１０＞は富士通
ＳＭＤのＴＡＧ＜４＞としてＳＭＤのＵＮＩＴ＜３＞の
予備は、富士通ＳＭＤのＴＡＧ＜５＞として知られてい
る。
ＳＭＤのＰＡＤＤＬＥ　ＢＵＳ＜７：０＞にのみ存する
ｒａｄｉａｌｉｎｄｅｘ＆ｓｅｃｔｏｒは３状態である
。主装置（Ｌバスはこれを読み戻せるが）のために、Ｐ
ＡＤＤＬＥＤＢＵＳ　ＩＮは１であればＰｒｉａｍ　Ｄ
ＢＵＳからＰＡＤＤＬＥＳＴＡＴＵＳまでをイネーブル
し、もし０であれば、ＰＡＤＤＬＥ　ＢＵＳからＤＢＵ
Ｓまでをイネーブルする。
ＳＭＤ’Ｂ”（ラジアル）ケーブル入力は、選択された
装置（Ｕｎｉｔ−ｓｅｌｅｃｔｅｄ）でデートされた７
５１０８を用いて、パドルボード上でマルチプレックス
される。バドルボード上のプルアップである。
ＰＡＤＤＩＬＥ　ＩＯ　ＥＮＡＢＬＥ　Ｌは、ＩＯＰＲ
ＯＭがＢＵＳ＜７：０＞を駆動できるようにする。ＰＲ
ＯＭアドレスはＴＡＧ１、ＵＮＩＴ＜３：０＞から得ら
れる。これらのビットは他のタグが０であるかきり、デ
ィスクに影響を与えることなく、いかなる組合せをとっ
てもよい。
ＰＡＤＤＬＥ　ＤＩＳＫ　ＥＮＡＢＬ　ＬはＳＥＯＴＯ
Ｒのための３状態ドライバをイネーブルする。ＩＮＤＥ
Ｘ、ＲＥＡＤ　ＤＡＴＡ。
ＳＥＲＶＯ　ＣＬＫ、およびＲＥＡＤ　ＣＬＫは、ディ
スクに対して確認（出力）されるべきタグラインをイネ
ーブルし、ＳＥＬＳＣＴ　ＥＲＲＯＲ（ディスクがイネ
ーブルされていなければ強制的にオフとされる）をイネ
ーブルする。ＰＡＤＤＬＥ　ＤＩＳＫ　ＥＮＡＢＬＥが
主パドルボードに対して確認されていない場合には、デ
ィスクによって駆動されないようにバス＜７：０＞をデ
ィスエーブルする。（これによってディスクに代ってＩ
ＯＦＲＯＭで駆動できるようにする。）クロック　フェ
ーズ リードおよびライトデータは、パドルボードへまたはか
らの対応するクロックの立下りで変化する。ＳＭＤに関
しては、ライトクロックはパドルボード上で反転されな
いが、リードクロックは反転される。サーボクロックフ
ェーズは影響しない。
主装置（ｐｒｉａｍ）に関しては、両クロック共に反転
される。実際ライトクロックのフェーズのために、パド
ルボード上でジャンパを使用する必要がある。このフェ
ーズは、ライトデータはコントローラからのクロックと
共に提供されないので、ケーブル長に従って設定されね
ばならない。「ライトクロック開始駆動」モード設定に
は、主装置のスイッチをセットすること。
ＳＴＡＴＵＳ＜５：Ｏ＞ニモニックについては上記の富
士通マニュアルまたはプログラム手引を参照され度い。
ＳＥＬＥＣＴ　ＥＲＲＯＲは、４個のドライブから構成
された装置のラインによってアドレスされたＦＲＯＭか
ら出される。
ＳＥＬＥＣＴ　ＥＲＲＯＲは、１個だけの装置が選択さ
れた場合には０となる。
ＳＭＤ″Ｂ”ケーブル上のＳＥＥＫ　ＥＮＤ信号は使用
されない。
割込み処理はシステムプロセッサ内に記憶された多重マ
イクロコンテクストを用いて高速化される。これによれ
は割込みハンドラへの分岐前に、全マイクロコンテクス
トを退避する必要がないので、割込サービスはより速か
になる。
ＦＥＰはプロセッサに調停されたＤＭＡ転送を遂行する
能力もある。ＤＭＡを実行するための回路は、第１４７
図と第１４８図に示すマイクロ秒クロック回路とマイク
ロデバイスデコード回路と、ＤＭＡアドレス回路と、バ
スインターフェース回路と、制御回路（第１５９図−第
１６１図）とを備えている。
本装置からＦＥＰへのＤＭＡ動作は、２Ｍバイト／秒で
実行できる。
Ｉ／Ｏ装置ＤＭＡインターフェース（ＦＥＰバッファお
よびマイクロコードタスクに対して）ＦＥＰから装置へ
： ＦＦＰはバッファに、データを入れる。このデータは、
バッファアドレスカウンタのキャリ出力が装置への停止
信号に対して正しい時点で起るように列べられる。ＰＥ
Ｐは、アドレスカウンタがデータの第１ワードを示すよ
うにリセットする。ＦＥＰはバッファデータがバス（ス
パイ７：０）を駆動できるようにするためのバッファモ
ードをセットし、装置が動作をバスに報知するようにす
る。つまりＦＥＰに対する動作を報知する。更に、（Ｆ
ＥＰ）がバス制御信号のＳＰＹ　ＤＭＡ　ＳＹＮＣを駆
動できるようにする。
装置はバスからのデータの１語を取入れ、ＳＰＹＤＭＡ
　ＳＹＮＯ上にパルスを発生する。このパルスの後縁で
アドレスカウンタが加算され、バスを装置のシストレジ
スタにクロックする。これが最後のワードであれば（ま
たは装置によっては、最後のワードに近ければ）、この
パルスの間にアドレスカウンタからキャリが出る。この
キャリは、装置に停止を伝えるＳＰＹ　ＤＭＡ　ＢＵＳ
Ｙをクリアする。
ＳＰＹ　ＤＭＡ　ＢＵＳＹがクリアされるとＦＥＰに割
込みがかかる。
装置からＦＥＰへ： 停止信号を必要とするディスクに関してはＦＥＰは、キ
ャリ出力が停止信号を生成するようにアドレスカウンタ
を用意する。ネットワークはエンドオプパケット到着を
基に、自身の停止信号を作成する。ＦＥＰは、第１ワー
ドが記憶される位置の直前の語をアドレスカウンタが示
すようにリセットする。ＦＥＰはバッファモードをセッ
トし、バスを駆動しないようにし、バッファメモリへの
書込みを行うようにし、装置がバスに動作を伝えるよう
にセットする。つまりその動作をＦＥＰに伝える。
これによって、ＦＥＰがレジスタからバスを駆動できる
ようにし、バス制御信号のＳＰＹ　ＤＭＡ　ＳＹＮＯと
ＳＰＹ　ＤＭＡ　ＢＵＳＹ（ネットワークの場合）を駆
動できるようにする。
装置がデータの１語を得ると、ＳＰＹ　ＤＭＡ　ＳＹＮ
Ｃでパルスを発生する。このパルスの後縁で、データは
装置内のレジスタにクロックされる。この装置はＳＰＹ
７：Ｏを駆動している。更に、アドレスカウンタを加算
する。このカウンタはＳＰＹ　ＤＭＡ　ＢＵＳＹ（装置
がディスクであるとき）に反映する。バッファ制御ロジ
ックはアドレスとデータの設定時間を待ち、続いて、メ
モリへの適渦なライトパルスを生成する。
ＳＰＹ　ＤＭＡ　ＢＵＳＹがクリアされるとＦＢＰに割
込みが発生する。
装置とＦＥＰのインターフェースラインは以下のように
まとめられる。
ＳＰＹ７：０ 双方向データバス。診断に使用されるものと同一のバス
。
ＳＰＹ　ＤＭＡ　ＥＮＢＬ スパイバスがＤＭＡに使用される可能性のあるときに確
認（出力）される。ＦＥＰは、診断用リードおよびライ
トを実行する場合には、ＤＭＡ装置がスパイバスを駆動
しないことを確実にするために、このラインを取消す。
ＳＰＹ　ＤＭＡ　ＳＹＮＣ 選択された装置で躯勤され、後縁（立上り）でアドレス
カウンタを加算し、一連のライトタイミングを始動する
。これはオープンコレクタである。
ＳＰＹ　ＤＭＡ　ＢＵＳＹ　Ｌ 転送が完了するまで出力されているオープンコレクタ信
号。転送の長さを決定する装置に従って、装置またはＦ
ＥＰによって駆動される。（恐らく、ＦＥＰが、プログ
ラムによって必要に応じてセットされ、カウンタオーバ
ーフローでクリアされるフリップフロップを用いて駆動
する。）ＦＥＰは、ＳＰＹ　ＤＭＡ　ＢＵＳＹが出力さ
れていないときには、自分に割込みがかゝるようにでき
る。
Ｉ／Ｏバスまたは汎用バスは、転送を実行し、上記の信
号を駆動または受信するために装置の制御レジスタを設
定する。全ての３状態（信号）は、転送が始まる前に設
定され、転送中は一定であることに留意されたい。
装置からマイクロデバイスヘ： 装置制御レジスタは、Ｉ／Ｏパスを用いて先ず設定され
、マイクロタスクの状態は初期設定される。
（初期設定されるのは、ＰＣと変数、代表的なものはア
ドレスとワードカウントである。）タスク番号は装置の
制御レジスタ内に記憶される。）装置がデータの１語を
得ると、それをバッファレジスタに転送し、ＷＡＫＥＵ
Ｐをセットする。これはＦＥＰ　ＤＭＡ　ＮＥＸＴと同
一のタイミング゛である。プロセッサはサービスを直ち
には始めないのてＷＡＫＥＵＰは前縁でまたは　後縁で
セットすればよい。
ＷＡＫＥＵＩが既にセットされていれは、転送完了後に
テストされる　ＯＶＥＲＲＵＮをセットする。
プロセッサはタスクの走行を決定する（下記参照）。第
１サイクル中は、タスクマイクロコードはＤＩＳＭＩＳ
Ｓを指定する。装置はこれを検出し、指定されたタスク
番号に等しいカレントタスクにゲートされそのサイクル
の終りにＷＡＫＥＵＰをクリアする。ＤＩＳＭＩＳＳは
プロセッサが内部的に新しいタスクを選択するようにも
する。マイクロコードは、物理アドレスも生成する。装
置はマイクロコード機能のＤＭＡ−ＷＲＩＴＥを検出し
、装置のタスクと等しいカレントタスクをゲートし、バ
ッファレジスタをバス上に駆動する。プロセッサはバス
上のＥＣＣ部分を駆動し、書込み命令をメモリに送る。
第２サイクルでは、プロセッサはワードカウントを減算
し、バッファが空であるかどうかに従って、タスクが次
に起動すべきＰＣの値に影響を与える条件スキップを実
行する。
第１サイクルよりも２サイクルトおいた前のサイクル中
に、装置は、そのステータスを、３本または４本の特殊
パスライン上に駆動する。このラインは、ディスパッチ
のためにマイクロタスクによってイネーブルされ得る。
これは、ディスクエラーでの停止およびネットワークパ
ケットの終りでの停止のような事態に使用される。
マイクロタスクから装置へ： 装置の制御レジスタはＩ／Ｏバスを用いて先ず設定され
、マイクロタスクの状態は初切設定される。（ＰＣおよ
び代表的にはアドレスとワードカウントが設定される）
。タスク番号は装置内の制御レジスタに記憶される。Ｗ
ＡＫＥＵＰけ、データの第１ワードが取込まれるように
オンにされ続ける。
装置がデータのワードを必要とする場合には、バッファ
レジスタから１語を取入れ、マイクロタスクかバッファ
レジスタを再び満たすようにＷＡＫＫＵＰをセットする
。同時に、装置はＢＵＦＦＥＲＥＭＰＴＹをセットする
。既にセットされていれば、ＯＶＥＲＲＵＮをセットす
る。
タスクの第１サイクルでは、マイクロコードは、ＷＡＫ
ＥＵＰをクリアするＤＩＳＭＩＳＳを指定する。マイク
ロコードはアドレスも生成しＤＭＡ−ＲＥＡＤを指定す
る。第２サイクルでは、タスクはワードカウントを減算
する。第３サイクル（タスクは走行していない）では、
ＥＣＣ訂正済データがバス上に存在する。このサイクル
の終りに、このデータはバッファレジスタ内にクロック
され、ＢＵＦＦＥＲＥＭＰＴＹはクリアされる。ＤＭＡ
−ＲＥＡＤはカレントタスクとＡＮＤされる。装置タス
クは、２台のフリップフロップで遅延されて、保持レジ
スタのこのクロック動作をイネーブルするために使用さ
れる。
タスク選択ハードウェア（装置およびプロセッサ内） 装置はタスク番号レジスタおよびＷＡＫＥＵＰフリップ
フロップを有している。このフリップフロップは装置に
よってセットされ、カレントタスクが装置のタスクと等
しいときに、プロセッサからのＤＩＳＭＩＳＳ信号でク
リアされる。これは、装置の要求に従って、セットまた
はクリアがエッジトリガのＲ／ＳまたはＪ／Ｋフリップ
フロップでよい。プロセッサにとってはどちらでもよい
。上記のマイクロタスクの場合の装置では、ＷＡＫＥＵ
Ｐはオーバーラン計算のために使用されるので、クリア
処理はエツジトリがタイプでなければならない。
ＷＡＫＥＵＰはオープンコレクタの３−８デコーダをイ
ネーブルする。このデコーダは指定されたタスク番号を
デコードし選択されたＴＡＳＫＥ　ＲＢＱＵＥＳＴｎラ
インをプロセッサに駆動する。
プロセッサは通常のＩ／Ｏパスおよびクロックに加えて
、以下の信号を装置に送る。
ＣＵＲＲＥＮＴ　ＴＡＳＫ　（実行中のマイクロ命令の
属しているタスク） ＮＥＸＴ　ＮＥＸＴ　ＴＡＳＫ　（カレントタスクより
も２クロツク前のタスク） ＤＩＳＭＩＳＳ　（カレントタスクがＷＡＫＥＵＰをク
リアするように命じる。） ＴＡＳＫ−ＳＰＥＣＩＦＩＣ　ＦＵＮＣＴＩＯＮ　（マ
イクロコードから装置への通信） ＴＡＳＫ　ＳＴＡＲＥＵＰ　ＤＩＳＰＡＴＣＨ（ＤＭＡ
−ＲＥＡＤおよびＤＭＡ−ＷＲＩＴＥのデコード） （装置からマイクロコードへの通信、ＮＥＸＴＮＥＸＴ
　ＴＡＳＫが指定されたタスクと一致すると駆動される
。） プロセッサは、正常のマイクロコードクロックでクロッ
クされて、入力ＴＡＳＫ　ＲＥＱＵＥＳＴラインをレジ
スタに同期させる。このレジスタは、ＤＩＳＭＩＳＳが
出されていればカレントタスクに対してＦＡＬＳＥを作
成するデコーダとＡＮＤされる。結果はプライオリティ
エンコーダに送られる。プライオリティエンコーダの出
力はカレントタスクと比較される。
これらが異っていれは、マイクロコードはＴＡＳＫＳＷ
ＩＴＣＨ　ＥＮＡＢＬＥで確認され、本装置は直前のサ
イクルでタスクの切替を行っていないことになり、この
サイクル内でタスクの切替を行う。サイクルの後半では
カレントタスクでな（ＮＥＸＴ　ＮＥＸＴ　ＴＡＳＫが
プライオリティ　エンコーダ出力から選択され、そのタ
スクの状態が取込まれる。こゝではＰＡＬを利用する場
所はないようである。
ＤＩＳＭＩＳＳが処理されると、ＷＡＫＥＵＰはサイク
ルの終りまでクリアされない。つまり、同期レジスタに
留ったまゝである。しかし、プライオリティエンコーダ
の出力は、タスク切替が直前のサイクルで必らず実行さ
れているので、ＤＩＳＭｌＳＳ後のサイクル中には検出
されない。
ＷＡＫＥＵＰの設定から、タスクの第１マイクロ命令実
行の始動までの最小遅延時間は２サイクルである。１サ
イクルはタスク状態を取込むために、他のサイクルはマ
イクロ命令を取込むために使用する。この時間は、同期
のために１サイクル、タスク切替のために１サイクル、
更に高優先度タスク要求またはカレントタスクがタスク
処理を不能に（例えは、メモリアクセス中の１サイクル
はタスク処理は不能である）している場合にはより多く
のサイクルの延長が可能である。一方、最高の優先度を
有するタスクの最大の遅れは、５サイクルまたは１マイ
クロ秒である。こゝでは、タスク処理は一時には、１サ
イクルを超えて不能にはされないことを想定している。
マイクロコードタスクが単純なＤＭＡよりも複雑なサー
ビスを実行しているときには、装置内のＷＡＫＥＵＰフ
ロップフロップはタスクを活動させておくために最後の
マイクロ命令まで、セットされたまゝでなければならな
い。
ＦＥＰは、第１６２図−第１６７ａ図に示すナノＦＥＰ
を介してディスクから小規模なブートストラツププログ
ラムを読み込み、システムマイクロコードメモリにロー
ドし、実行することによって、本装置をコールドスター
トから走行させる。プートストラッププログラムをロー
ドする前に、ＦＥＰはプロセッサのデータ径路と内部メ
モリとを診断する。
エラー処理は、システムプロセッサからＦＥＰレポート
エラー信号を得て作動する。矛盾チェック（例えば、内
部メモリのパリティエラー）によつて検出されたハード
ウェア障害によって誤りが報告されれば、プロセッサは
停止しなければならない。この時点で、ＦＥＰはハード
ウェアを直接テストし、プロセッサ処理を続行するか、
ユーザに事態を知らせる。誤り信号がソフトウェア（マ
イクロコードまたはＺｅｔａｌｉｓｐ　）によって生成
されれば、ＦＥＰはその誤り、典型的には、ディスクエ
ラーやメモリエラーを記録する。
本装置は、メンテナンス要員の利用する情報を定期的に
ＦＥＰから集め、ディスクに記録する。ＦＥＰは常に最
新のエラー情報を持っているので、これ以外の装置が障
害を起こしても、エラー情報を取ることができる。これ
は、ハードウェア誤りによってクラッシュが発生した時
の対応には特に利用価値がある。エラー情報は保存され
ているので、プロセッサが復旧した時に誤りを修復でき
る。
本装置が走行中でなければ、ＦＥＰは診断およびマイク
ロコードデバッグツールな提供する。
第１３２図−第１３３図のＥＦＲＯＭ（電気的にプログ
ラム可能なＲＯＭ　）はＦＥＰ内にあって簡単な診断ル
ーチンを記憶している。これは、第１３６図−第１３８
図の高速バッファメモリを用いてネットワークおよびデ
ィスクを走行させるコードを含んでいる。ＦＥＰは第１
５６図の回路を用いて、プロセッサ内部をスパイバス経
由でテストする。
ハードウェア上の問題のデバッグには、遠隔コンソール
またはＥｔｈｅｒｎｅｔの他のコンソールから、ＦＥＰ
に対して直接にダイアル呼出しができる。より高度の診
断が必要であれば、ディスクからまたはネットワークを
介してロードできる。
ＦＥＰは、既に説明したＬバス制御用のメモリと共に動
作するＬバス制御回路（第１３９図−第１４６図）も備
えている。更に、既述のページタグ回路（第１４９図）
を含んでいる。
第１７７図−第２１９図にディスプレイ（第１７７図−
第１９３図）と、Ｅｔｈｅｒｎｅｔ（第１９４図−第２
０２図）と、Ｌバス（第２０３図−第２０７図）と、デ
ィスクコントローラ（第２０８図−第２１７図）と、お
よび／またはオーディオ出力（第２１８図−第２１９図
）とのための入出力回路を示す。
入出力回路（第１７７図−第１９６図）は柔軟性のある
プログラム可能な高解像度カラーディスプレイ回路、特
にＣＤ１０００カラーディスプレイのものである。ディ
スプレイメモリ回路を用いて、本装置はカラーディスプ
レイを実現し、１ビクセル／３２ビットワードへのアク
セスと、１個の３２ビツトワードにまとめられた４個の
隣接するピクセルの１個の色に関するビットのアドレス
処理と、３２個の隣接するピクセルの１平面をアクセス
することと、カラーフィルレジスタ内の値を１メモリサ
イクル内に３２個の隣接するピクセルに入れることとに
よってこのカラーディスプレイを制御する。更に、カラ
ーメモリはシステムアドレス空間に直接マツプされる。
第１９４図−第２０７図は１０Ｍビット／秒のＥｔｈｅ
ｒｎｅｔプロトコールのためのサポート部分である。プ
ロセッサとネットワークコントローラはＬバスで相互接
続され、ネットワークコントローラは、プロセッサから
のマイクロタスク支援をも受ける。
第２０８図−第２１７図はＬパスにつけられる任意の記
憶モジュールドライブのものである。ディスク回路は、
コントローラロジックと、メモリアクセスと、ディスク
ヘッダ比較とが、独立したタスクとしてプロセッサマイ
クロコードで実行されるようにしている。マイクロコー
ド支援は、１ページを超えるページを１要求で転送でき
るようにするためにページチェイン処理を許している。
第２１８図−第２１９図は、Ｌパスとシステムプロセッ
サとの間のオーディオインターフェースのものである。
機能は、実時間上の制約に応じて３タイプに分けられる
。
ＬＩＳＰコードによって、装置選択と、シークと、再校
正や誤り処理のような種々の処理とが実行される。ディ
スクドライブに命令を出し、そのステータスを読み取る
ことを許すＩ／Ｏ装置アドレス（擬似メモリ）もある。
（プロトコール、例えばＳＭＤ主装置（ｐｒｉａｍ）も
含む。）ディスクのフォーマット作成時には、インデッ
クスとセクタのパルスはこの径路を介してディスクから
直接に読取られ、それらに関するタイミングはＬＩＳＰ
コードまたは特別なフォーマット用マイクロコードで制
御される。
ヘッド選択は以下を除いて同様である。ＬＩＳＰコード
を走行させるための実時間プロセスのスケジュールにお
ける遅延が存在するので、回転の利用を完全にしてシリ
ンダ内の隣接トラックの次のトラックから入出方動作が
続行されるように、ＬＩＳＰコードでなくマイクロコー
ドが使用される。
リード／ライト動作はマイクロコードと共働してディス
ク制御装置で実行される。ドライブへの制御タグ信号（
即ちリードゲートやライトデート信号）を生成し、デー
タワードを主メモリへ、または、から転送するためのマ
イクロコードヘの要求を制御しＥＣＣハードウェアを制
御する状態装置が備えられている。
ＦＥＰがディスクを使用している間は、上記の最初の２
機能は、ＦＥＰ内のＬＩＬコードで実行され、第３の機
能はＦＥＰの高速バッファと共働してディスク状態装置
によって行われる。
ディスク状態装置は、ディスクからの２個の同期してい
ないクロックの１個から、自身のクロックを選択できる
。１方はサーボクロック、他方はリードクロックで、記
録されたデータから得られる。サーボクロックは選択さ
れたドライブがある間は有効である。これはスピンして
いて、常にレディ状態である。遅延は常にサーボクロッ
クから構成される。装置のクロックや単発クロックによ
ってではない。
状態装置はマイクロコード、ＬＩＳＰコード、またはＦ
ＥＰからの命令で始動され、停止の命令があるまで走行
を続ける。ＳＭＤを使用しているときは制御タグを含む
ディスクバス上の殆んどのラインは、前もって設定して
おくべきレジスタから得られるがＲｅａｄ　Ｇａｔｅと
Ｗｒｉｔｅ　Ｇａｔｅのラインは状態装置によってＯＲ
される。
状態装置は、次に示すいずれかの条件が発生すると、停
止してエラーフラッグを設定する。
いずれのディスクも選択されない（ＳＭＤ）２個以上の
ディスクが選択される（ＳＭＤ）ディスクがレディ状態
でない（主装置 （ｐｒｉａｍ　）） オーバーラン（マイクロコードからの応答が遅い） インデックスパルスまたはセクタパルス誤り状態装置が
走行中に命令レジスタに畳込み発生 マイクロコードが何かの理由で破壊されて、停止信号を
送出しない場合には、これらの誤りチェックはトラック
全体に対して操作を実行しないようにする。
ディスクからのｏｆ　Ｃｙｌｉｎｄｅｒのような他のエ
ラーはチェックされない。多くのドライブでは、省込み
中のエラーに対して、フォールトを発生させる。ディス
クエラーステータス（フォールトも含む）は、マイクロ
コードでチェックされ、セクタ転送完了後はマクロコー
ドでチェックされる。
状態装置はディスクからのクロックか伺かの理由でオフ
にされると、ハングアップする。マクロコードはタイム
アウトを提供しなければならない。
状態装置は以下の順序で動作する。つまり、そのメモリ
内には以下のプログラムか存在する。
リード：状態装置は遅延を発生し、リードゲートをオン
にし、更に遅延を発生し、内部クロックからディスクビ
ットクロックに切替え、ａｅｙｎｃ（非同期）パターン
を待ち、次に、停止命令があるまでデータワードを読取
りマイクロコードに渡す。停止信号はマイクロコードタ
スクによって、最後の飴から３番目の語の受信に同期し
て同時に、出される。最後のデータワードの読取り後、
ＥＣＣが読まれ、マイクロコードタスクは、状態装置が
アイドル状態になる最後の時点で起動される。マイクロ
コードはＥＣＣ−０フラッグをバスを介して読取る。エ
ラーが発生しなければこのフラッグは１である。
リードヘダー：状態装置はセクタパルスを待ち、遅延を
発生し、リードゲートをオンにし、更に遅延を発生し、
内部クロックからディスクビットクロックに切替え、非
同期パターンを待ち、１データワード（セクタヘッダ）
を読取り、リードゲートなオフにし、続いてリードプロ
グラムに制御を渡す。ヘダーワードはデータ（３２ビツ
トのへダーと４ビットの不用情報）としてマイクロコー
ドに渡される。マイクロコードは、正しいセクションが
アクセスされているかを確認するためにヘダーの比較を
行う。ヘダーにはＥＣＣはなく、その代りに、マイクロ
コードが実際のデータビットと並行してチェックをする
冗長ビットかある。すなわち、ヘダーは、６ピツトのセ
クタ番号と、６ビツトのヘッド番号と、１２ビツトのシ
リンダ番号と、４ピツトのハツシュ機能（他のビットに
対して）のデータから成り、全体で２８ビツトのへデー
としてＤＣＷリストに収められている。
「メモリ上にマップされた」入出力は、ＤＭＡタスクに
関する機能を除いて、全ての機能に対して使用される。
これによってＦＥＰはマイクロ命令の実行をしないで、
単にＬバス動作を行うだけでディスクからデータを読込
むことが可能である。
（しかし、ＣＰＵは、停止されているか、または、少く
ともディスクには関与しないようにしなければならない
。）Ｌパスが機能しない場合にしなけれＦＥＰはディス
クを使用するだめの手段を持たない。
命令レジスタ：このレジスタはパスと、タグと、ディス
クへのユニットセレクトライントとを直接に制御し、Ｄ
ＭＡタスク指定を提供し、実行すべき状態装置プログラ
ムを選択する。命令レジスタに書込みがされている時に
状態装置力を稼動していると、エラーと共にこの装置は
停止する。または、オプションとして（ビット２４が１
であれば）始動することもできる。命令レジスタに書込
みを行うと、種々のエラー条件がリセットされる。命令
レジスタの全てのビットは読み返すことができる。
列８を除いて、命令レジスタの全てのビットはＬバスリ
セットで零にされる。
１０：０　ディスク、パス １１　　　０バスイン １５：１２　ＳＭＤ：ベージ３：０ １９：１６　ユニット番号 ２３：２０　命令オプコード（状態装置プログラム選択
） ２４　　　　始動。１であれば状態装置を始動。
−ＤＩＳＫ　ＩＤＬＥ（状態装置が稼動中であれば１）
として読み戻す。
２８：２５　タスク。８−１５、該タスク選択。
これ以外は、タスクなし。
２９　　　　ディスク使用のＦＥＰ。スパイパスＤＭＡ
をイネーブルする。
３０　　　　３２ビツトモード（高次ビットに、定数デ
ータタイプを指定。） ３１　　　　予備 タスク起動は状態装置が起動を命じたとき、状態装置が
走行中でない場合に発生する。状態装置が使用中でない
場合は、命令レジスタでタスクを指定してはならない。
起動はタスク指定が行われたときには常に発生する。
診断レジスタ このレジスタはプログラムがパドルボードをディセーブ
ルし、ディスクをンミュレートできるようにし、完全に
組立てられた装置で殆んどのロジックをテストできるよ
うにする。このレジスタは、本装置に電源が入れられる
とクリアされる。
０　　　リードクロック １　　　サーボクロック ２　　　リードデータ ３　　　インデックス ４　　　セクタ ７：５　（予備） パドルイネーブルレジスタ このレジスタは本装置に電源が入るとクリアされる。こ
れによってパドルボードをオフにすることができる。正
常動作では１０にセットされる。
ビットの意味は次の通りである。
０　パドルＩＤイネーブル（パドルパードＩＯＦＲＯＭ
からディスクバスへ） １　−パドルディスクイネーブル（パドルボードのディ
スク部分火切断） ２　−パドルネットイネーブル（パドルボードのネット
ワーク部分を切断） ３　パドルパワーＯＫ（ディスク回転をイネーブルする
） ステータスレジスタ このレジスタを読むことで、選択されたドライブのステ
ータス、ディスクインターフェースのステータス、およ
びいくつかの内部診断１６号を得ルことができる。
オーバーランおよびエラーは命令レジスタへの書込みに
よってクリアされる。（しかし、状態装置走行中に命令
レジスタへの書込みがあると、エラーをセットし、状態
装置を停止する。）回転位置検出レジスタ このレジスタは、１６ビツトを備え、各ドライブに対し
４ビツトを使用して、現時点でのセクタ番号を含んでい
る。
誤り訂正（レジスタ） 状態レジスタのビット１５が読取り動作後に０であると
、ＥＣＣエラーが検出されたこと暑示す。
誤り訂正状態装置の動作は、エラー現象を計算するのに
使用できる。マイクロコードタスクは、単にビットをカ
ウントするために３２ビットごとに起動される。状態装
置の停止後、誤り訂正レジスタを読むことができる。
１０：０　　エラーパターン １５：１１　胎内のビット番号 ＤＭＡ転送 マイクロデバイスの書込み動作はアドレスサイクル中に
実行される。同時に、シーケンサはタスクを解放するよ
うに命令を受け、メモリ制御は過当な（リードまたはラ
イトの）ＤＭＡサイクルを始動するように命令を受ける
。Ｌパス装置アドレスのビットは次の通りである。
９：５　カードスロット番号 ４：３　サブデバイス（０・・・ディスク）２：０　動
作 動作 ０　ディスクバッファ直接書込み（レビジョン２以降） １ＤＭＡサイクル（解放（ｄｉｓｍｉｓｓｉｏｎ　）ば
１にＤＭＡサイクルを始動） ２　解放、タスク確認（ＷＡＫＫＵＰのクリア）３　解
放およびＤＭＡサイクル ４　解放（のみ） ５　ディスクタスク消去（キル） ６　Ｍ放、タスク確認、エンドフラッグのセット ７　ＤＭＡサイクル、エンドフラッグのセット、解放 動作３が正常時に使用される。動作１は、１語を超える
語のバッファ処理がされていれは、１回の起動で複数の
語を転送できるようにする。タスクの走行を続行中にデ
ィスクへのＤＭＡ転送を始動するためにマイクロコード
でこの動作１が必要とされることもあり得る。
動作２は、セクタパルスでの起動や、ＥＣＣ訂正の場合
にワードカラントラ行うために使用される起動のような
、データ転送のないタスク起動に使用される。単にタス
クを解放し（ＷＡＫＥＵＰをクリアし）、オーバランエ
ラーに関しては異ったタイミングを有している。
動作５は、ディスクタスク指定をクリアし、それ以降の
起動をやめさせ、次のディスク命令が正しく与えられる
ために制御タグをクリアし、更に、時によっては、ＦＥ
Ｐを使用しているディスクおよびディスク３６ビットモ
ードもクリアする。
ディスクからメモリへの読込み時には、エンドフラッグ
を有するＤＭＡサイクル後、更に２語が存在する。状態
装置は、ＥＯＯコードを読み、チェックし、その後停止
する。
メモリからディスクへの書込み時には、エンドフラッグ
を有するデータワードがセクタ内の最後から２番目のデ
ータワードとなる。状態装置は更に１データワードを受
けて、その後にＥＣＣコードを書込み、ガードバイトを
書き、その後停止する。
読込み比較処理にも同一のタイミングが適用される。
マイクロデバイスリードについては、Ｌパス装置アドレ
ス内のビットは次の通りである。
９：５　　カードスロット番号 ４：６　　サブデバイス（Ｕ・・・ディスク）２：０　
　動作（０：ディスク・・・データバッファ読込み） 第２２０図−第２３３図は、５１２Ｋ×４４ビツト記憶
装置を有するメモリボードの概略図であり、本発明に従
った装置の主メモリを構成している。
メモリは６４ＫＲＡＭチップ（第２２０図）を備え、こ
れらのチップは、第２２０図−第２２３図に示すように
列１−１６と列１９−３４、および行Ａ−Ｍを形成する
ようにメモリボード上に置かれる。アドレスドライバは
列１７と１８を中心に置かれ、左右または上下のメモリ
装置を交互に駆動する。メモリからのリードおよびライ
ト信号は、前もって、Ｌバスタイミングモードの説明に
関して触れたので、こゝでは繰返さない。
メモリは１９ビットアドレスを用いてインターリーブさ
れるように配置されている。アドレスの８ビツトは行を
、他の８ピツトは列を選択するために使用され、残りの
３ビツトは第２２１図の左下隅に示すように、セクタ０
−７を選択するために使用される。
メモリがこのようにインターリーブする構成になってい
る結果、マイクロコード制御下の有効な記憶技法によっ
て、メモリからのデータ要求のパイプライン処理および
メモリへのデータの書込みを既述のブロックモードで行
うことが可能である。
第２２４図はメモリのデータ出力バツファ２示し、第２
２５図−第２２６図は６状態データドライバを示してい
る。第２２７図−第２２８図はアドレスドライバであり
、第２２９図にはアドレスバッファレジスタおよびデコ
ーダを示し、第２３０図−第２３３図はメモリ制御信号
回路である。
同期パイプラインメモリと、マイクロタスク処理と、マ
イクロＤＭＡと、集中ＥＣＣとの組合せは、メモリへの
要求を出す必要のある各マイクロデバイスに対してＤＭ
Ａを不要とすること、更に、本装置の各ボード上のＥＣ
Ｃ回路の使用を不要にすることから特に有利であると思
われる。
同期パイプラインメモリと、マイクロタスクと、マイク
ロＤＭＡ機能は組み合わせられて、パスタイミングのア
クティブサイクル内での誤り訂正を行いながら、外部周
辺装置と本装置のメモリ間でＦＥＰを介してマイクロシ
ーケンス処理できるようにしている。この際、メモリか
らデータを要求しているマイクロデバイスは影響を受け
ない。
これらの機能の組合せによって、外部Ｉ／Ｏ装置はタス
ク要求が出せるようになり、本装置のマイクロタスク処
理機能はブロックモードのデータ転送が可能となる。
本仕様書および特許請求の範囲記載系項は本発明の明示
のために提出するものであって、制限のためにではなく
更に、種々の変形および変更ば本発明の主旨を外れるこ
となく実行できるものであると理解され度い。
【図面の簡単な説明】
第１図は本発明による装置のブロック図である。 第２図は第１図のシーケンサのブロック図である。 第６図はシーケンサのタスク選択回路の概略図である。 第４図はシーケンサのタスク優先度回路の概略図である
。 餓５図はシーケンサのタスク状態獲得回路の概略図であ
る。 第６図はシーケンサのタスク状態メモリ回路の概略図で
ある。 第７図はシーケンサのタスクメモリパリテイ回路の概略
図である。 第８図はシーケンサのタスクメモリ出力レジスタ回路の
概略図である。 第９図はシーケンサのトラップアドレス回路の概略図で
ある。 第１０図はシーケンサの制御スタック回路の概略図であ
る。 第１１図はシーケンサの制御スタックポインタ回路の概
略図である。 第１２図はシーケンサの制御スタックレジスタの概略図
である。 第１３図はシーケンサのＰＣおよびＮＰＣレジスタの概
略図である。 第１４図はシーケンサのＮＰＣ選択回路の概略図である
。 第１５図はシーケンサのスキップおよびＰＣ加算回路の
概略図である。 第１６図から第２９図はシーケンサの制御メモリの概略
図である。 第３０図はシーケンサ制御メモリアドレスドライバの概
略図である。 第３１図はシーケンサの制御メモリアドレス選択回路の
概略図である。 第３２図はシーケンサの制御メモリパリティ回路の概略
図である。 第３３図はシーケンサのマイクロ命令デコード回路の概
略図である。 第３４はシーケンサのマイクロ命令フィールドの概略図
である。 第３５図はシーケンサのクロックおよび制御回路の概略
図である。 第３６図はシーケンサのクロック受信回路の概略図であ
る。 第３７図はシーケンサのエラーホールト回路の概略図で
ある。 第３８図はシーケンサのデバッグ履歴回路の概略図であ
る。 第３９図から第４０図はシーケンサの板面コネクタの概
略図である。 第４１図は、第１図のデータ径路のブロック図である。 第４２図はデータ径路のスタックポインタ回路の概略図
である。 第４３図はデータ径路のフレームポインタおよび特別ベ
ース回路の概略図である。 第４４図はデータ径路のデータタイプタグ回路の概略図
である。 第４５図はデータ径路の不用情報収集回路の概略図であ
る。 第４６図はデータ径路のトラップ制御回路の概略図であ
る。 第４７図はデータ径路の条件およびディスパッチ回路の
概略図である。 第４８図はデータ径路のマイクロ命令デコード回路の概
略図である。 第４９図はデータ径路のベースレジスタの概略図である
。 第５０図はデータ径路のペースレジスタ選択回路の概略
図である。 第５１図から第５６図はデータ径路のＡメモリの概略図
である。 第５４図はＬバス回路からのデータ径路Ａメモリアドレ
スの概略図である。 第５５図はデータ径路のＡメモリアドレス回路の概略図
である。 第５６図はデータ径路のＡメモリアドレス計算回路の概
略図である。 第５７図はデータ径路のへメモリライトアドレス回路の
概略図である。 第５８図はデータ径路のＡメモリパリティ回路の概略図
である。 第５９図はデータ径路のＡバスオフボードトランシーバ
回路の概略図である。 第６０図から第６４図はデータ径路のＢメモリ回路の概
略図である。 第６５図はデータ径路のＢメモリアドレス回路の概略図
である。 第６６図はデータ径路のＢメモリパリティ回路の概略図
である。 第６７図から第６８図はデータ径路のシフタ回路の概略
図である。 第６９図はデータ径路の最終シフト、マスク、およびマ
ージ回路の概略図である。 第７０図はデータ径路のシフト／マスク制御回路の概略
図である。 第７１図はデータ径路のマスク発生回路の概略図である
。 第７２図はデータ径路のＡＬＵ回路の概略図である。 第７６図はデータ径路のＡＬＵオーバーフロー、キャリ
、および制御回路の概略図である。 第７４図はデータ径路の乗算回路の概略図である。 第７５図はデータ径路のＸパス選択回路の概略図である
。 第７６図はデータ径路のＹバス選択回路の概略図である
。 第７７図はデータ径路のＹバス回路へのクロックの概略
図である。 第７８図はデータ径路の出力バス回路の概略図である。 第７９図はデータ径路のＬバス回路への出力の概略図で
ある。 第８０図はデータ径路のクロック分配およびプルアップ
回路の概略図である。 第８１図はデータ径路のターミネータおよびバイパス回
路の概略図である。 第８２図から第８６図はデータ径路の裏面コネクタの概
略図である。 第８４図は第１図のメモリ制御のブロック図である。 第８５図はメモリ制御の命令取出し装置のデータ径路図
である。 第８６図はメモリ制御のマツプ回路のブロック図である
。 第８７図から第８８図はメモリ制御の命令取出し装置内
の命令整列回路の概略図である。 第８９図はメモリ制御の命令取出し装置内の命令キャッ
シュおよびタダ回路の概略図である。 第９０図はメモリ制御の命令取出し装置内の命令キャッ
シュ回路の概略図である。 第９１図はメモリ制御の命令取出し装置内の命令デコー
ダおよびＭＤ回路の概略図である。 第９２図はメモリ制御の命令取出し装置内のディスバッ
チ選択装置の概略図である。 第９３図はメモリ制御の命令取出し装置内のＥＰＣ回路
の概略図である。 第９４図はメモリ制御の命令取出し装置内のアドレス回
路の概略図である。 第９５図はメモリ制御の命令取出し装置内の取出しアド
レス回路の概略図である。 第９６図から第９７図はメモリ制御の命令取出し装置制
御回路の概略図である。 第９８図はメモリ制御の命令取出し装置内のキャッシュ
ヒット回路の概略図である。 第９９図はメモリ制御の命令取出し装置内の命令レジス
タ回路の概略図である。 第１００図はメモリ制御の命令取出し装置内のＰＣ回路
の概略図である。 第１０１図はメモリ制御の命令取出し装置内のマップ制
御回路の概略図である、 第１０２図はメモリ制御の命令取出し装置内のメモリ制
御回路の概略図である。 第１０３図はメモリ制御のメモリデータラッテ回路の概
略図である。 第１０４図はメモリ制御の命令取出し装置内のメモリデ
ータ制御回路の概略図である。 第１０５図はメモリ制御のマツプ制御回路の概略図であ
る。 第１０６図は命令取出し装置のＬパスアドレスおよびア
ドバンスＰＣ回路の概略図である。 第１０７図はメモリ制御のマツプアドレス回路の概略図
である。 第１０８図はメモリ制御のマツプ出力回路の概略図であ
る。 第１０９図はメモリ制御のマツプパリティ回路の概略図
である。 第１１０図はメモリ制御のマツプページハッシュテーブ
ルプロープアドレス回路の概略図である。 第１１１図はメモリ制御のマツプ出力回路の概略図であ
る。 第１１２図はメモリ制御のマップハッシュおよびタグ比
較回路の概略図である。 第１１３図はメモリ制御のマツプ仮想メモリアドレス回
路の概略図である。 第１１４図はメモリ制御のマツプＡパスライトデータ径
路回路の概略図である。 第１１５図はメモリ制御のマツプＡバスデータ径路回路
の概略図である。 第１１６図はメモリ制御のＥＣＣデコード回路の概略図
である。 第１１７図はメモリ制御のＥＣＣ訂正ＸＯＲ回路の概略
図である。 第１１８図はメモリ制御のＬパスデータ入出力回路の概
略図である。 第１１９図はメモリ制御シンドローム、レベル１、パー
ト１回路の概略図である。 第１２０図はメモリ制御シンドローム、レベル１、パー
ト２回路の概略図である。 第１２１図はメモリ制御シンドローム、最終レベルおよ
びＥＣＣビット回路の概略図である。 第１２２図はメモリ制御のスパイインターフェース回路
の概略図である。 第１２３図はメモリ制御のクロック、コンデンサ、およ
び抵抗回路の概略図である。 第１２４図から第１２５図はメモリ制御の裏面接続の概
略図である。 第１２６図はＦＥＰディジタル遅延ライン回路の概略図
である。 第１２７図はＦＥＰクロック信号回路の概略図である。 第１２８図はＦＥＰＥＣＬターミネータＳＩＰ回路の概
略図である。 第１２９図はＦＥＰローカルマルチパスドライバ回路の
概略図である。 第１３０図はＦＥＰダイナミックメモリ制御回路の概略
図である。 第１３１図はＦＥＰダイナミックメモリ回路の概略図で
ある。 第１３２図はＦＥＰの低位３２ＫＰＲＯＭ回路の概略図
である。 第１３３図はＦＥＰの高位３２Ｋ　ＥＰＲＯＭ回路の概
略図である。 第１３４図はＦＥＰ裏面接続の概略図である。 第１３５図はＦＥＰ裏面接続の概略図である。 第１３６図はＦＥＰの高速バッファ制御回路の概略図で
ある。 第１３７図はＦＥＰの高速バッファデータドライバ回路
の概略図である。 第１３８図はＦＥＰの高速バッファ回路の概略図である
。 第１３９図はＦＥＰのＬバスアドレス回路の概略図であ
る。 第１４０図はＦＥＰのＬバス調停およびリフレッシュ回
路の概略図である。 第１４１図はＦＥＰのＬパスバッファバスデータ回路の
概略図である。 第１４２図はＦＥＰのＬバスバッファ回路の概略図であ
る。 第１４３図はＦＥＰのＬバスバッファ制御回路の概略図
である。 第１４４図はＦＥＰのＬバスクロック受信回路の概略図
である。 第１４５図はＦＥＰのＬバス制御およびＥＣＣ診断回路
の概略図である。 第１４６図はＦＥＰのＬバスデータ径路の概略図である
。 第１４７図はＦＥＰのマイクロ秒クロック回路の概略図
である。 第１４８図はＦＥＰのマイクロデバイスデコード回路の
概略図である。 第１４９図はＦＥＰの物理ページタグ回路の概略図であ
る。 第１５０図はＦＥＰの主プロセッサ回路の概略図である
。 第１５１図はＦＥＰのマルチパス調停回路の概略図であ
る。 第１５２図はＦＥＰの要求選択回路の概略図である。 第１５３図はＦＥＰのリセットおよびタイムアウト回路
の概略図である。 第１５４図はＦＥＰのシリアルボーレイト回路の概略図
である。 第１５５図はＦＥＰのシリアル通信回路の概略図である
。 第１５６図はＦＥＰのスパイ、続行、およびＩＤ要求回
路の概略図である。 第１５７図はＦＥＰのサブバス回路の概略図である。 第１５８図はＦＥＰのタイミング回路の概略図である。 第１５９図はＦＥＰの８ビットＤＭＡ高位アドレス回路
の概略図である。 第１６０図はＦＥＰの８ビットＤＭＡバスインターフェ
ース回路の概略図である。 第１６１図はＦＥＰの８ビットＤＭＡコントローラ回路
の概略図である。 第１６２図はＦＥＰのディスプレーインターフェース回
路の概略図である。 第１６３図はＦＥＰインターフェース回路の概略図であ
る。 第１６４図はＦＥＰの周波数計数回路の概略図である。 第１６５図はＦＥＰのプロセッサ回路の概略図である。 第１６６図はＦＥＰのクロックおよびより回路の概略図
である。 第１６７図から第１６７ａ図はＦＥＰのその他の制御お
よびパケットカウンタ回路の概略図である。 第１６８図はＦＥＰのパドルおよびカートリッジインタ
ーフェース回路の概略図である。 第１６９図はＦＥＰのパドルカードコンソールインター
フェース回路の概略図である。 第１７０図はＦＥＰのパドルカード外部バスインターフ
ェース回路の概略図である。 第１７１図はＦＥＰのパドルカードナノＦＥＰインター
フェース回路の概略図である。 第１７２図はＦＥＰのパドルカードシリアルラインイン
ターフェース回路の概略図である。 第１７３図はＦＥＰのパドルカードパラレル入出力回路
の概略図である。 第１７４図はＦＥＰのパドルカード要求選択回路の概略
図である。 第１７５図はＦＥＰのパドルカードコネクタの概略図で
ある。 第１７６図はＦＥＰのパドルカード裏面接続の概略図で
ある。 第１７７図から第１７７ａ図は■／Ｏディスプレーステ
ータス、ＶｓｙｎｃタスクおよびパドルカードＥＯＬ回
路の概略図である。 第１７８図はＩ／Ｏディスシレーシンク（同期）回路の
概略図である。 第１７９図はＩ／ＯディスプレーＦＩＦＯ制御回部の概
略図である。 第１８０図はＩ／Ｏディスプレーフィル／ドレンカウン
タ回路の概略図である。 第１８１図はＩ／Ｏディスプレービクセルパイプおよび
ＳＩＰＳ回路の概略図である。 第１８２図はＩ／ＯディスプレーのＦＩＦＯＲＡＭおよ
びレベルシフト回路の概略図である。 第１８３図はＩ／Ｏディスプレーのデータレジスタの概
略図である。 第１８４図は■／ＯディスプレーのＴＶアドレス処理回
路の概略図である。 第１８５図はＩ／ＯディスプレーのＲＡＭ　ＳＩＰ回路
の概略図である。 第１８６図から第１８７図はＩ／Ｏディスプレーのメモ
リ回路の概略図である。 第１８８図から第１８８ａ図および第１８８ｂ図はＩ／
ＯディスプレーのビデオＲＡＭ制御およびＥＣＬビデオ
アウトパイプ回路の概略図である。 第１８９図はＩ／Ｏディスプレーのメモリアドレス回路
の概略図である。 第１９０図から第１９１図は■／ＯディスプレーＬバス
Ｉ／Ｏ回路の概略図である。 第１９２図はＩ／Ｏディスプレーアドレス／制御パイプ
ライン回路の概略図である。 第１９３図から第１９３ａ図はＩ／Ｏディスプレーキャ
ッシュおよびＤＭ制御回路の概略図である。 第１９４図から第１９４ａ図はＩ／Ｏネットワーク送信
エンコーダおよび制御回路の概略図である。 第１９５図はＩ／Ｏネットワークタスクインターフェー
ス回路の概略図である。 第１９６図はＩ／Ｏネットワークステータスレジスタ／
リードバック回路の概略図である。 第１９７図はＩ／Ｏネットワークスバイパスインターフ
ェース回路の概略図である。 第１９８図はＩ／Ｏネットワークシフトレジスタ／ワー
ドタイプ制御回路の概略図である。 第１９９図はＩ／Ｏネットワーク受信制御回路の概略図
である。 第２００図はＩ／ＯネットワークＣＲＣ生成回路の概略
図である。 第２０１図はＩ／Ｏネットワークのクロック回路の概略
図である。 第２０２図はＩ／ＯＤＭＡバッファレジスタ回路の概略
図である。 第２０３図はＩ／ＯＬパストランシーバ回路の概略図で
ある。 第２０４図はＩ／ＯＬバス端子の概略図である。 第２０５図はＩ／ＯＬバスのマツプされたＩ／Ｏ装置の
制御回路の概略図である。 第２０６図はＩ／ＯＬバスＤＭＡ選択／マイクロデバイ
スデコード回路の概略図である。 第２０７図はＩ／Ｏ　Ｌバスサイクル制御回路の概略図
である。 第２０８図はＩ／Ｏディスクタスクインターフェース回
路の概略図である。 第２０９図はＩ／Ｏディスク状態装置制御回路の概略図
である。 第２１０図はＩ／Ｏディスク状態装置メモリ回路の概略
図である。 第２１１図はＩ／Ｏディスクシリアルデータ径路回路の
概略図である。 第２１２図はＩ／Ｏディスク回転位置検出回路の概略図
である。 第２１３図はＩ／Ｏディスクバドルボード端子の概略図
である。 第２１４図はＩ／Ｏディスクパドルインターフェース回
路の概略図である。 第２１５図はＩ／Ｏディスク誤りチェック／訂正回路の
概略図である。 第２１６図はＩ／Ｏディスククロック回路の概略図であ
る。 第２１７図はＩ／ＯディスクＤＭＡバッファレジスタ回
路の概略図である。 第２１８図はＩ／Ｏオーディオシフト制御およびタスク
インターフェース回路の概略図である。 第２１９図はＩ／Ｏオーディオシフトレジスタ回路の概
略図である。 第２２０図から第２３３図は第１図による５１２Ｋメモ
リカードの概略図である。 代理人　浅村　皓 手続補正書（方式） 昭和５９年３月１日 特許庁長官殿 １、事件の表示 昭和５８年特許願第１８４６０１号 ２、発明の名称 データ　プロセッサ ３、補正をする者 事件との関係　特許出願人 住　　所 氏　　名 （名称）　　　　　　シンポリックス　インコーホレー
テッド４、代理人 居所　〒１００東京都千代田区大手町二丁目２番１号新
大手町ビルヂング３３１ 電話（２１１）３６５１（代表） 氏名　（６６６９）浅村浩 ８、補正の内容　　別紙のとおり １　明細書第７０頁第１７行乃至第１８行の「示し、そ
の・・・・・・・・・・・・第４０図に」を削除する。 ２　同第７１頁第２行の「（第１６図−第２９図）」を
削除する。 ６　同第７１頁第３行の「（第６０図）」を削除する。 ４　同第７１頁第４行の「（第６１図）」を削除する。 ５　同第７１頁第５行の「（第６２図）」を削除する。 ６　同第７１頁第６行の「（第６６図）」を削除する。 ７　同第７６頁第６行の［優先権回路（第４図）」を「
優先度回路」に補正する。 ８　同第７３頁第４行の「優先権」を「優先度」に補正
する。 ９　同第７６頁第９行の「（第５図）」を削除する０ １０　　同第７６頁第１０行の「（第６図）」を削除す
る。 １１　　同第７６頁第１１行の「（第７図）」を削除す
る。 １２　　同第７６頁第１２行の「（第８図）」を削除す
る。 １６　　同第７６頁第１３行の「優先権を」を「優先度
を」に補正する。 １４　　同第７６頁第１６乃至１４行の１優先権回路（
第４図）」を「優先度回路」に補正する。 １５　　同第７４頁第２０行乃至第７５頁第１行の「（
第５１図−第５６図）」を削除する。 １６　　同第７７頁第９乃至１０行の１第５図−第８図
の回路で」を削除する。 １７　　同第８１頁第１１乃至１２行の「第９図の回路
で実行される」を削除する。 １８　　同第８２頁第１８行の「（第１０図）」を削除
する。 １９　　同第８２頁第１９行の「（第１１図）」を削除
する。 ２０　　同第８２頁第２０行の「（第１２図）」を削除
する。 ２１　　同第８６頁第２行の「（第１３図）」を削除す
る。 ２２　　同第８３頁第６行の「（第１４図）」を削除す
る。 ２３　　同第８３頁第４行の「（第１５図）」を削除す
る。 ２４　　同第８７頁第３行乃至第４行の［第６５図およ
び第６６図に示す」を「本装置の」に補正する。 ２５　　同第９６頁第１９乃至２０行の「（第６７図）
」を削除する。 ２６　　同第９６頁第２０行乃至第９７頁第１行の「第
６８図に示す」を削除する。 ２７　　同第１０１頁第８行の「第４１図」を「第６図
」に補正する。 ２８　　同第１０１頁第８行の「第４１図」を「第６図
Ｊに補正する。 ２９　　同第１０１頁第９行の「第４２図−第８４図に
詳細なゾロツク図で示す」を１第４図のブロック図で示
すもの等のｊに補正する。 ６０　　同第１０１頁第１７行の「第５１図−第５６図
に示し、関連回路」を「あり、関連回路として」に補正
する。 ６１　　同第１０１頁第２０行乃至第１０２頁第１行の
１は、第５４図から第５９図に示す。」を「を有する。 」に補正する。 ６２　　同第１０２頁第２行乃至第６行の「、第６０図
−第６４図に・・・・・・・・・・・・示す。」を「あ
る。」に補正する。 ６６　　同第１０２頁第４行乃至第５行の「（第６７図
−第６８図）」を削除する。 ６４　　同第１０２頁第５行乃至第６行の「（第６９図
−第７１図）」を削除する。 ６５　　同第１０２頁第６行乃至第７行の「（第７２図
−第７６図）」を削除する。 ６６　　同第１０２頁第９行乃至第１０行の「乗算器は
・・・・・・第７９図に示す。」を「これらの演算論理
装置等には乗算器ならびにｘ、Ｙおよび０バス回路が含
まれる。」に補正する。 ６７　　同第１０２頁第１０行乃至第１２行の「第８０
図−第８６図には・・・・・・・・・示す。」を削除す
る。 ６８　　同第１０６頁第１行乃至第７行の「上記の・・
・・・・に示す。」を「本装置は父上記のスタックポイ
ンタ回路、データタイプタグ処理回路、不用情報収集回
路、トラップ制御、条件ディスパッチ、およびマイクロ
命令デコーＶ回路、ベースレジスタ、およびセレクト回
路を有する。」に補正する。 ６９　　同第１０６頁第１０行の「第４１図」を「第６
図」に補正する。 ４０　　同第１１６頁第１０行の「第１４９図に示すＪ
を削除する。 ４１　　同第１２８頁第１６行の「第４６図の」を削除
する。 ４２　　同第１６２頁第２行の「第８４図−第８６図」
を「第４図−第６図」に補正する。 ４６　　同第１３２頁第６行の「第８４図」を「第４図
」に補正する。 ４４　　同第１６２頁第４行の「第８５図」を「第５図
」に補正する。 ４５　　同第１６２頁第５行の「第８６図」を「第６図
Ｊに補正する。 ４６　　同第１６２頁第６行乃至第７行の「第８７図−
第１０４図に詳しく示され」を削除する。 ４７　　同第１６２頁第７行乃至第８行の「（第８７図
−第８８図）」を削除する。 ４８　　同第１６２頁第８行乃至第９行の「（第８９図
−第９０図）」を削除する。 ４９　　同第１３２頁第９行の「（第９１図）」を肖ｌ
除する。 ５０　　同第１６２頁第１０行の「（第９２図）」を削
除する。 ５１゛　　同第１６２頁第１１行の［（第９４図−第９
５図）」を削除する。 ５２　　同第１６２頁第１２行の「（第９６図および第
９６図−第９７図）」を削除する。 ５６　　同第１６２頁第１３行の「（第９８図）」を削
除する。 ５４　　同第１６２頁第１４行の「（第９９図）」を削
除する。 ５５　　同第１６２頁第１４行乃至第１５行の「（第１
００図）」を削除する。 ５６　　同第１６２頁第１５行乃至第１６行の「（第１
０１図−第１０４図、および第１０６図）」を削除する
。 ５７　　同第１６２頁第１９行のｒ（１０５図）」を削
除する。 ５８　　同第１３２頁第２０行の「（第１０７図−第１
０８図）」を削除する。 ５９　　同第１６６頁第１行の「（第１０９図）」を削
除する。 ６０　　同第１６３頁第１行乃至第５行の［ページハツ
シュ・・・・・・・・・・・示す。」を「本装置はペー
ゾノ・ツシュテーグルプローアドレス、マツプＲＡＭ。 マツプハツシュ処理および比較回路、仮想メモリアドレ
ス回路を有する。」に補正する。 ６１　　同第１６６頁第６行乃至第１４行の［第１１４
図および・・・・・・示す。」を次の文章に補正する。 「　本装置は共通誤シ訂正回路（ＥＣＣ）のための種々
の回路、およびメモリ制御ボードのためのスパイス回路
を有する。」 ６２　　同第１６４頁第２行乃至第６行の「（第２２０
図−第２６６図参照）」を削除する。 ６６　　同第１４０頁第６行乃至第４行の「第１１８図
および第１６９図−第１４６図に示した、」を削除する
。 ６４　　同第１６６頁第１１行の「ｎｓ」を「ｘｘ　ｎ
ｓ　ｌに補正する。 ６５　　同第１７４頁第５乃至６行の「（第１１６図−
第１１７図）」を削除する。 ６６　　同第１７４頁第１６行乃至第１５行の１フロン
トエンドプロセツサ・・・・・・・・示す。」を「ＦＥ
ＰｉＷＩｄ、フロントエンｒプロセッサ回路を有する。 」に補正する。 ６７　　同第１７４頁第１６行乃至第１７行の「（第１
５０図）」を削除する。 ６８　　同第１７４頁第１８行乃至第１９行の「（第１
２６図・・・第１５６図）」を削除する。 坤シ補４酢≠シ社１ ７０　　同第１７６頁第４行の「第１５４図−第１５５
図二」を削除する。 ７１　　同第１７７頁第３行乃至第４行の「第１６８図
・・・・・・残シを示す。」を「外部バスインターフェ
ース回路には更にパドルカードが含まれる。」に補正す
る。 ７２　　同第１８０頁第１０行の「第１４７図と第１４
８図に示す」を削除する。 ７６　　同第１８０頁第１３行の「（第１５９図−第１
６１図）」を削除する。 ７４　　同第１９１頁第１０行の「第１６２図−第１６
７ａ図に示す」を削除する。 ７５　　同第１９２頁第１９行の「第１６２図−第１６
６図の」を「本装置における」に補正する。 ７６　　同第１９３頁第１行乃至第２行の「第１３６図
−第１３８図の」を削除する。 ７７　　同第１９６頁第４行の「第１５６図」を「所定
」に補正する。 ７８　　同第１９６頁第１２行乃至第１３行の［（第１
３９図−第１４６図）」を削除する。 ７９　　同第１９６頁第１４行の「（第１４９図）」を
削除する。 ８０　　同第１９６頁第１５行の「第１７７図−第２１
９図に」を削除する。 ８１　　同第１９６頁第１６行乃至第１７行の「（第１
９４図−第２０２図）」を削除する。 ８２　　同第１９６頁第１７行乃至第１８行の［（第２
０６図−第２０７図）」を削除する。 ８６　　同第１９６頁第１８行乃至第１９行の「（第２
０８図−第２１７図）」を削除する。 ８４　　同第１９６頁第２０行の「（第２１８図−第２
１９図）」を削除する。 ８５　　同第１９４頁第２行の「（第１７７図−第１９
６図）」を削除する。 ８６　　同第１９４頁第１６行の「第１９４図−第２０
７図」ヲ「本装置において」に補正する。 ８７　　同第１９４頁第１７行乃至第１８行の「ための
サポート部分である。」を「ためにサポート部分が設け
られる。」に補正する。 ８８　　同第１９５頁第２行乃至第６行の「第２０８１ ８９　　同第１９５頁第１０行の「第２１８図−第２１
９図は、」を削除する。 ９０　　同第１９５頁第１１行の「間の」を「間に」に
補正する。 ９１　　同第１９５頁第１２行の「のものである。」を
「が設けられる。」に補正する。 ９２　　同第２０８頁第５行の「第２２０図−第２３３
図は、」を削除する。 ９６　　同第２０８頁第６行乃至第７行の「の概略図で
あｐ、」を「が」に補正する。 ９４　　同第２０８頁第９行の「（第２２０図）」を削
除する。 ９５　　同第２０８頁第１０行乃至第１１行の「第２２
０図−第２２６図に示すように」を削除する。 ９６　　同第２０９頁第１行乃至第２行の「第２２１図
の左下隅に示すように、」を削除する。 ９７　　同第２０９頁第９行乃至第１４行の「第２２４
図は・・・・・・・・・である。」を「本装置には、メ
モリのデータ出力バッファ、５状態データドライバ、ア
まれる。Ｊに補正する。 ９８　　同第２１１頁第１行乃至第２１６頁第８行を行
を削除する。 １０１　　同第２１６頁第１９行の「第８４図」を「第
４図」に補正する。 １０２　　同第２１７頁第１行の１第８５図」を「第５
図Ｊに補正する。 １０３　　同第２１７頁第３行の「第８６図」を「第６
図」に補正する。 １０４　　同第２１７頁第５行乃至第２６０頁第１行を
削除する。 １［］５　　図面第６図乃至第４０図、第４２図乃至第
図、第４図、第５図及び第６図と差し替える。 ／ρ６　叩（ｌ庚／ｑ、９勇擁バ灯乃詮菌ＩＵ灯、「（
禎／１〕Ｊ各−薄白之ｐ２１ｉ）ユを　肖１）ンヤζ薊
る。

Claims (82)

    【特許請求の範囲】
  1. （１）データプロセッサにおいて、記号処理言語でプロ
    グラム可能であって、主メモリと、少くとも１組の連続
    する主メモリアドレスにデータを記憶するためのバッフ
    ァメモリであって、前記主メモリよりも高速でアクセス
    可能なバッファメモリと、データの処理およびメモリア
    ドレスの生成を行うための中央処理装置とを有するデー
    タプロセッサであって；メモリコントローラにおいて、
    少くとも１組の連続する主メモリアドレスのデータを前
    記バッファメモリ内に記憶するための装置と、前記バッ
    ファメモリ内にデータが記憶された主メモリ内の前記連
    続アドレスを識別するための装置と、前記識別用装置が
    前記アドレスは前記少くとも１組（のアドレス）内に存
    すると識別した時に前記主メモリに代って前記バッファ
    メモリをアドレスし、前記識別用装置が前記アドレスは
    前記少くとも１組（のアドレス）内に存在すると識別し
    た時に、前記バッファメモリに代って前記主メモリをア
    ドレスするために、メモリアドレスを受信するための装
    置とを備えたことを特徴とするデータプロセッサ。
  2. （２）特許請求の範囲第１項記載のプロセッサにおいて
    、前記中央処理装置は、ベースポインタおよび前記ベー
    スポインタからの選釈されたオフセットに対応するメモ
    リアドレスを作成するための装置と、前記アドレスとオ
    フセット（を演算的に組み合わせた結果）を前記アドレ
    ス用装置に印加する以前に、前記アドレスとオフセット
    を演算的に組み合わせるための装置とを備えているプロ
    セッサ。
  3. （３）特許請求の範囲第２項記載のプロセッサにおいて
    前記中央処理装置は、予定のタイミング周期でデータに
    対して各操作を実行し、１タイミング周期内で前記ベー
    スポインタおよびオフセットを作成するための装置を備
    え、前記ベースポインタとオフセットを演算的に組み合
    わせるための装置は前記ベースポインタ吉オフセットを
    前記１タイミング周期内に組み合わせる装置であるプロ
    セッサ。
  4. （４）特許請求の範囲第３項記載のプロセッサにおいて
    前記演算的に組み合わせを行うための装置は、前記組み
    合せのためにのみ備えられている演算論理装置を含んで
    いる装置であるプロセッサ。
  5. （５）特許請求の範囲第１項、第２項、または第６項記
    載のプロセッサにおいて、前記アドレス用装置は、中央
    処理装置からのアドレスを主メモリ内の物理的位置に変
    換するための装置を備え、前記変換装置は前記識別装置
    を含んでいる装置であるプロセッサ。
  6. （６）特許請求の範囲第１項、第２項、または第６項記
    載のプロセッサにおいて前記中央処理装置は、更に、前
    記ベースポインタからのオフセットを予め選択された範
    囲に限定するための装置と、前記ベースポインタとオフ
    セットの演算的組合せが少くとも１組のメモリアドレス
    内に入ることを確実にするための装置とを備えている装
    置であるプロセッサ。
  7. （７）特許請求の範囲第１項、第２項、または第６項記
    載のプロセッサにおいて、更に、マイクロコード命令の
    シーケンスを実行するための装置と、記号処理言語プロ
    グラムをマクロコード命令のシーケンスにコンパイルす
    るための装置とを備え、前記中央処理装置は更に、ベー
    スポインタからのオフセットを予め選択された範囲に限
    定するための装置を含み、前記コンパイル装置は前記ベ
    ースポインタとオフセットの演算的組合せが少くとも１
    組のメモリアドレス内に入ることを確実にするための装
    置を備えている装置であるプロセッサ。
  8. （８）データプロセッサにおいて、記号処理言語でプロ
    グラム可能であって、各々が識別タイプフィールドを有
    するデータオブジェクトを記憶するための主メモリ上、
    前記主メモリからの少くとも１個のデータオブジェクト
    に対して操作を行うための中央処理装置とを備えている
    プロセッサであって、前記中央処理装置によって操作が
    行われる以前に、前記識別タイプフィールドを各データ
    の残りの部分から分離するための装置と、前記、関連す
    るデータオブジェクトの残りの部分に対する操作に関し
    て前記識別タイプフィールＰをチェックし、前記データ
    オブジェクトに対する操作き並行して前記操作に応じて
    新しいタイプフィールＶを作成するための装置と、前記
    新タイプフィールＶを前記操作結果に組合せるための装
    置とを備えたことを特徴とするプロセッサ。
  9. （９）特許請求の範囲第８項記載のプロセッサにおいて
    、更に、前記作成された予定のタイプフィールＶに応じ
    て前記データプロセッサの動作に割込みをかけ、前記フ
    ィールドの変化に対して動作を続行するための装置を備
    えたプロセッサ。
  10. （１０）特許請求の範囲第８項記載のプロセッサにおい
    て、前記中央処理装置は予定のタイミング周期で少くと
    も１データオブジエクトに対して各操作を実行するため
    の装置を含み、前記分離装置、チェック装置、および組
    合せ装置は、前記新タイプフィールドを前記操作周期と
    同一のタイミング周期内で、分離、チェック、および組
    合せを行う装置であるプロセッサ。
  11. （１１）データプロセッサにおいて、記号処理言語でプ
    ログラム可能であって、各仲間がページ番号およびオフ
    セット番号を含む多ビットの実アドレスを有する主メモ
    リ上、データに対して操作を行い、仮想ページ番号およ
    びオフセット番号を含む関連づけられた仮想アドレスを
    用いて前記主メモリ内にデータを記憶するための中央処
    理装置と、前記仮想アドレスを実アドレスに変換するた
    めの装置とを備えたプロセッサにおいて、前記変換装置
    は、前記仮想ページ番号のビット数を減少させるための
    前記仮想ページ番号に対する第１ハッシュ機能を、ハツ
    シュされた仮想ページ番号に対応するマップアドレスを
    形成するために実行するための装置と、ハツシュされた
    仮想ページ番号に対応するマツプ番地に、前記実ページ
    番号および対応する実ページ番号を記憶するための少く
    とも１個のアドレス可能マップコンバータと、前記仮想
    ページ番号と前記マツプアドレスによってアクセスされ
    た仮想ページ番号を比較するための装置において、望ま
    しくは、比較の結果が、保存された実ページ番号が前記
    マツプコンバータ内に存在することを示すようなもので
    ある装置と、前記第１ハツシュ機能および変換の実行と
    並行して、前記仮想ページ番号に対して第２ハツシュ機
    能を実行するための装置と、望ましい比較（結果）がで
    た時に、前記アクセスされた実ページ番号およびオリジ
    ナルのオフセット番号を前記主メモリに印加し、望まし
    くない比較（結果）がでた時には、前記第２ハツシュ（
    機能で処理）された仮想ページ番号を前記主メモリに印
    加するための装置とを備えたことを特徴とするプロセッ
    サ。
  12. （１２）特許請求の範囲第１１項記載のプロセッサにお
    いて、前記変換装置は少くとも２個のアドレス可能なマ
    ツプ０コンバータを備え、各コンバータは前記第１ハツ
    シユ（機能で処理）された仮想ページ番号に対応する前
    記マップアドレスを受けるものである装置と、前記仮想
    ページ番号および実ページ番号を前記少くとも２個のマ
    ップコンバータのうちのより以前に使用されたコンバー
    タ内のマツプアドレスに書き込むために全てのコンバー
    タからの望ましくない比較（結果）に応答する装置とを
    備えた変換装置であるプロセッサ。
  13. （１３）特許請求の範囲第１１項または第１２項記載の
    プロセッサにおいて、前記主メモ１１は、前記第２ハツ
    シユされた仮想ページ番号およびアドレス用第２テーブ
    ルによってアドレス可能なページハツシュテーブルを内
    に含む装置を有し、前記中央処理装置は少くとも１個の
    マイクロコード命令を、各マイクロコード命令を１タイ
    ミング周期以内で実行するためにマクロコード命令に応
    答するものであって、前記変換装置は更に、障害に応答
    して、第２テーブル内のアドレスをマイクロコード制御
    によって先取りすることを実行するために、前記ページ
    ハツシュテーブル内の物理アドレスを位置決定するため
    の装置を備えている装置であるプロセッサ。
  14. （１４）特許請求の範囲第１３項記載のプロセッサにお
    いて、更に、第２記憶装置を備えたプロセッサであって
    、前記主メモリは、前記第２記憶装置内に第３のアドレ
    ステーブルおよび第４のアドレステーブルを含み、前記
    変換装置は、障害に応答する装置であって、前記第２記
    憶装置内のアドレスを位置決定するために、主メモリの
    前記第６テーブル内のアドレスを、万一前記第３テーブ
    ル内にない場合は前記第４テーブル内のアドレスをマク
    ロコード命令の先取りを行うことを実行するための、ま
    たは、第２記憶装置にない場合には、誤りを表示するた
    めの装置を有している装置であるプロセッサ。
  15. （１５）特許請求の範囲第１６項記載のプロセッサにお
    いて、前記変換装置は更に、アドレスが位置決定されて
    いない全てのテーブル内に前記アドレスを入れるための
    装置を備えている装置であるプロセッサ。
  16. （１６）データプロセッサにおいて、記号処理言語でプ
    ログラム可能であって、マクロコード命令のシーケンス
    を実行するための中央処理装置を有しているプロセッサ
    であって、前記中央処理装置は、更に、予定の例外デー
    タプロセッサ条件の組を定義し、前記マクロコード命令
    のシーケンスの実行中に、前記条件の発生を検出するた
    めの装置と、前記条件の１個の検出に応答する装置であ
    って、前記検出された条件が除去された時に、中止され
    ていたマクロコード命令のシーケンスを完了するために
    前記データプロセッサをリスタートさせることができる
    ように、前記検出時に前記データプロセッサの選択され
    た状態部分を保持するための装置と前記検出条件に対し
    て予定のマクロコード命令のシーケンスを始動させるた
    めの装置であって、前記検出条件を除去し、前記中止さ
    れたマクロコード命令のシーケンスに対して前記データ
    プロセッサを復旧するための装置とを備えたことを特徴
    とするプロセッサ。
  17. （１７）特許請求の範囲第１６項記載のプロセッサにお
    いて、前記始動させるための装置は前記検出された条件
    を除去するために前記保持されたデータプロセッサの状
    態を操作するための装置を備えた装置であるプロセッサ
    。
  18. （１８）特許請求の範囲第１６項記載のプロセッサにお
    いて、前記始動させるための装置は前記データプロセッ
    サの保持されていない状態部分を再生成するための装置
    を含んでいる装置であるプロセッサ。
  19. （１９）特許請求の範囲第１６項記載のデータプロセッ
    サにおいて、前記中央処理装置は、少くとも１個のマイ
    クロコード命令によって各マクロコード命令を実行する
    ための装置を有し、前記条件の組を定義し検出するため
    の装置は、マイクロコード命令を用いて制御する装置を
    備えている装置であるプロセッサ。
  20. （２０）特許請求の範囲第１９項記載のデータプロセッ
    サにおいて、前記データプロセッサの状態を保持するた
    めの装置は、マイクロコード命令で制御される装置を含
    んだ装置であるプロセッサ。
  21. （２１）特許請求の範囲第２０項記載のデータプロセッ
    サにおいて、前記予定のマクロコード命令のシーケンス
    を始動するための装置は、マイクロコード命令によって
    制御される装置を備えている装置であるプロセッサ。
  22. （２２）データ処理装置において、記号処理言語でプロ
    グラム可能であって、主メモリと、少くとも１個の周辺
    装置と、データに対し、予定のタイミング周期で、前記
    メモリおよび前記メモリに同期した周辺装置を用いて操
    作を実行するための中央処理装置とを有する装置であっ
    て；前記主メモリはデータをパイプライン入力および出
    力させるために各タイミング周期で新たなメモリアクセ
    スを始動するための装置を有し、前記中央処理装置はマ
    イクロコード命令タスクシーケンスを記憶し、各タイミ
    ング周期にマイクロコード命令を実行するための装置と
    、予定の装置状態に応答して他のタスクシーケンスであ
    るタスクシーケンスに割込みをかけ、前記状態が除去さ
    れた時に前記割込まれたタスクシーケンスを続行するた
    めの装置とを備え、多導線バスは前記メモリと、中央処
    理装置と周辺装置とを並列に相互接続し、単独集中誤り
    訂正回路は前記メモリと中央処理装置と周辺装置とに共
    有され、データ制御用装置は、前記メモリと中央処理装
    置間を前記集中誤り訂正回路を通じての通信のために、
    第１タイミングモードを定義するために前記システムタ
    イミング周期に同期して、パス上に（データを）転送し
    、前記周辺装置と中央処理装置間の通信およびその後に
    、前記集中誤り訂正回路を通じての前記主メモリとの通
    信のために第２タイミングモードを定義するために、前
    記システムタイミングに同期してバス上に（データを）
    転送する装置であることを特徴とするプロセッサ。
  23. （２３）特許請求の範囲第２２項記載の装置において前
    記中央処理装置は前記少くとも１個の周辺装置からのデ
    ータを主メモリに記憶し、前記少くとも１個の周辺装置
    に対して、前記周辺装置によって予定された位置に、主
    メモリからデータを移動するための装置を備えたもので
    ある装置。
  24. （２４）特許請求の範囲第２３項記載の装置において、
    前記中央処理装置は、前記装置の状態に依存して、デー
    タを送信する前記周辺装置の状態を変化させるための装
    置を含むものである装置。
  25. （２５）データ処理装置であって、記号処理言語でプロ
    グラム可能であって、中央プロセッサと、入出力装置が
    結合可能な共通システムパスによって接続された主メモ
    リを有する装置において、第２汎用（ｇｅｎｅｒｉｅ　
    ）パスと、前記システムパスと汎用パスとの間での通信
    を行わせるために、前記システムパスと汎用パス形式の
    間でデータおよび制御信号を変換するための第１インタ
    ーフエース装置と、システムパスと前記選択された外部
    パスタイブの間で、データおよび制御信号の転送を可能
    にするために、前記汎用パス形式と選択された外部パス
    形式との間でデータおよび制御信号の変換を行うために
    、前記汎用パスに接続された第２インターフエース装置
    とを備えていて、前記第１インターフエース装置は、前
    記選択された外部パスに独立して、データおよび制御信
    号を変換することを特徴とするデータ処理装置。
  26. （２６）特許請求の範囲第２５項記載の装置において、
    前記第１インターフエース装置は、前記外部パスの制御
    信号およびアドレス形式に独立して、前記外部パス周辺
    （装置）の制御信号およびアドレスを前記システムパス
    形式から前記汎用バス形式に変換するための装置を含む
    ものである装置。
  27. （２７）データプロセッサにおいて、記号処理言語でプ
    ログラム可能であって、マクロコード命令のシーケンス
    を実行するための中央処理装置であって、与えられ、た
    マクロコード命令のシーケンスは不正の処理結果を作成
    する装置と、記号処理言語プログラムをマクロコード命
    令のシーケンスにコンパイルするための装置とを備えた
    プロセッサであって、；前記コンパイル装置は前記与え
    られたシーケンスの生成を妨げるための装置であること
    を特徴とするプロセッサ。
  28. （２８）データプロセッサにおいて、記号プログラム言
    語でプログラム可能であって、多ビットアドレスでアド
    レス可能なデータオブジェクトを記憶するための主メモ
    リと、アドレスを生成するための中央処理装置と、生成
    したアドレスに対して操作を行うための装置とを有する
    プロセッサにおいて；主メモリを予定の領域に分割する
    ための装置と、データオブジェクトを前記領域に位置づ
    けるための装置と、各アクションコードが１領域に対応
    しているアクションコードのテーブルを作成するための
    装置と、前記テーブルに生成されたアドレスを入れるた
    めの装置であって、前記アドレスに関連づけられたアク
    ションコードを得るために前記アドレスへの操作と並行
    して、生成されたアドレスを前記テーブルに入れるため
    の装置と、ある動作を成すべきであるかを、前記アドレ
    スへの操作と並行して決定するために前記アクションコ
    ードに応答する装置とを備えたことを特徴とする装置。
  29. （２９）特許請求の範囲第２８項記載のプロセッサにお
    いて、前記中央処理装置は、予定のタイミング周期で各
    操作を実行するための装置を含んでいて、前記アクショ
    ンコードが得られこれに対する応答は、前記アドレスに
    対する操作と同一のタイミング周期内で決定される装置
    であるプロセッサ。
  30. （３０）特許請求の範囲第２８項または第２９項記載の
    プロセッサにおいて、更に、予定のアクションコードに
    応じて前記データプロセッサの動作に割り込みをかけ、
    実行された動作の完了に応じて前記データプロセッサの
    動作を続行させるための装置を備えたプロセッサ。
  31. （３１）特許請求の範囲第２８項記載のプロセッサにお
    いて、前記中央処理装置は、少くとも１マイクロ命令に
    よって操作を実行するための装置を有していて、前記決
    定用装置はマイクロコード命令で制御される装置を有す
    る装置であるプロセッサ。
  32. （３２）特許請求の範囲第２８項記載のプロセッサにお
    いて、前記中央処理装置は、不用情報を収集すべき領域
    をメモリ上で決定することによって前記データプロセッ
    サ内で不用情報収集を実現させるために、マクロコード
    およびマイクロコード命令のシーケンスを実行するため
    の装置を含み、前記アクションコーＶテーブルを作成す
    るための装置は、前記不用情報収集シーケンスを始動す
    るアクションコードを作成する装置であるプロセッサ。
  33. （３３）特許請求の範囲第６２項記載のプロセッサにお
    いて、前記不用情報収集を実現するための装置は、生成
    された位置において前記データオブジェクトを検査し、
    前記データオブジェクトが移動されたかどうかを調べる
    ための装置き、移動されていなかった場合に前記データ
    オブジェクトを新領域内の新アドレスに移動するための
    装置と、前記生成された位置において前記データオブジ
    ェクトが移動されたことを示すために前記データオブジ
    ェクトを更新するための装＠吉、前記データオブジェク
    トが移動されている時には前記生成アドレスを新アドレ
    スに変換し、前記生成アドレスのデータオブジェクト内
    の操作の継続を実現するための装置とを備えた装置であ
    るプロセッサ。
  34. （３４）データプロセッサにおいて、記号処理言語でプ
    ログラム可能であって、ページに分割された主メモリを
    有するプロセッサであって、各メモリページに関連した
    少くとも１個のビットを有する記憶装置と、メモリの領
    域内で与えられたアドレスを位置決定するための装置と
    、与えられたページに対して少くとも１個のビットにコ
    ードを入れるための装置であって、前記ページ内のアド
    レスがメモリ内の選択された組の中にあるかを示すため
    のコードを与えられたページに対して少くとも１個のビ
    ットに、前記アドレスの位置決定と並行して入れるため
    の装置とを備えたことを特徴さするプロセッサ。
  35. （３５）特許請求の範囲第３４項記載のプロセッサにお
    いて、前記コードを入れるための装置は、各アクション
    コードがメモリの１領域に対応するアクションコードの
    テーブルを作成するための装置と、アドレスを前記テー
    ブル内に位置決定することと並行して前記テーブルに該
    アドレスを印加するための装置と、関連するアクション
    コードに応答して、前記アドレスが前記選択された領域
    の組の１個内にあるかを決定するための装置とを備えた
    装置であるプロセッサ。
  36. （３６）特許請求の範囲第３５項記載のプロセッサにお
    いて、更に、前記メモリ領域の組に対する不用情報収集
    を実現するための装置を備え、前記不用情報収集を実現
    するための装置は、不用情報収集を実現するために各ペ
    ージを検査するための装置と、少くとも１個のビットを
    センスするための装置であって前記コードが前記少くと
    も１個のビットに入れられない場合に、前記検査装置が
    該ページをスキップできるようにするために、各メモリ
    ページの少くとも１個のビットをセンスするための装置
    とを備えたプロセッサ。
  37. （３７）データプロセッサにおいて、記号処理言語でプ
    ログラム可能であって、システムクロックさ、トランザ
    クションを実現するためのパス要求信号を生成するため
    の中央処理装置と、少くとも１個の周辺装置と、前記中
    央処理装置と周辺装置とを接続するためのパスとを有す
    るプロセッサであって；パス制御装置において、前記中
    央処理装置がアレレスデータと共に前記要求信号を生成
    する１クロック期間を含む要求サイクルと、前記周辺装
    置がアクセスされる少くとも次のクロック期間を含むア
    クティブサイクルさ、データが前記周辺装置によって前
    記パス上に置かれる次のクロック期間を含むデータサイ
    クルとを有する前記クロックに同期して、前記パス上に
    全てのトランデクジョンを実現するためのパス制御装置
    を備えたことを特徴とするプロセッサ。
  38. （３８）特許請求の範囲第３７項記載の装置において、
    前記パス制御装置は、連続クロック期間に前記中央処理
    装置から一連の要求信号を受け、前記バス上の連続トラ
    ンザクションのサイクルをオーバーラップさせるために
    、ブロックパストランザクションモードを定義するため
    の装置を有しているものである装置。
  39. （３９）データ処理装置において、記号処理言語でプロ
    グラム可能であって、システムクロックと、主メモリ上
    、少くとも１個の周辺装置と、パス要求信号を生成する
    こみによって前記システムクロックに同期した前記メモ
    リおよび周辺装置で、予定のタイミングサイクルでトラ
    ンザクションを有効にするための中央処理装置とを有す
    る装置において；前記主メモリはデータをパイプライン
    入出力させるために各タイミングサイクルで新しいメモ
    リアクセスを始動するための装置を有し；前記中央処理
    装置は、マイクロコーに命令タスクシーケンスを記憶し
    、各タイミングサイクルでマイクロコード命令を実行す
    るための装置き、予定のシステム条件に応じてタスクシ
    ーケンスに他のタスクシーケンスで割込みをかけ、前記
    条件の除去後に前記割込まれたタスクシーケンスを続行
    するための装置とを備えていて；多導線双方向バスは前
    記メモリ、中央処理装置、および周辺装置を並列に接続
    し；データ制御装置は前記メモリと中央処理装置との間
    で前記システムタイミングサイクルに同期して通信を行
    うものであって、前記中央処理装置がアドレスデータ七
    共に前記要求信号を生成する１クロック期間を含む要求
    サイクルさ、前記周辺装置がアクセスされる少くとも１
    個の次のクロック期間を含むアクティブサイクルと、前
    記周辺装置が前記バス上にデータを置く次のクロック期
    間を含むデータサイクルと、連続クロック期間に前記中
    央処理装置から一連の要求信号を受け、前記バス上で前
    記連続トランデクジョンのサイクルをオーバーラツプし
    、前記周辺装置と中央処理装置間、更にその後、前記主
    メモリ間との通信のためのブロックバストランずクショ
    ンモードとを含むような制御装置であるデータ処理装置
    。
  40. （４０）特許請求の範囲第６９項記載の装置において、
    更に、前記メモリと中央処理装置と、周辺装置とで共有
    される単独集中誤り訂正回路であって、該回路を介して
    全てのデータ転送が実行される訂正回路を備えた装置。
  41. （４１）システムクロックさ同期したバスを有するデー
    タ処理装置と共に使用するためのデータ装置において；
    １システムクロック期間を含む要求サイクル内にアドレ
    スデータを受信するためにトランずクション要求信号に
    応答する装置と、少くとも１個の次のシステムクロック
    期間を含むアクティブサイクル内にアドレスされたデー
    タをアクセスし、１システムクロック周期を超える周期
    が必要な場合に、待ち信号を生成するための装置と、次
    のシステムクロック期間を含むデータサイクル内に前記
    バスにデータをかけるための装置とを備えたデータ装置
    。
  42. （４２）特許請求の範囲第４１項記載のデータ装置にお
    いて、更に、連続システムクロック期間に要求信号を受
    信し連続トランザクションの為に前記要求、アクティブ
    およびデータのサイクルをオーバーラップするための装
    置を備えたデータ装置。
  43. （４３）主メモリと中央処理装置を有するデータ処理装
    置と共に使用するためのデータ装置であって、前記中央
    処理装置は予定のタイミングサイクルで、バスを介して
    前記メモリと前記メモリに同期した前記データセットで
    、データに対しての操作を実行するための装置であって
    、前記主メモリはデータをパイプライン入出力するため
    に各タイミングサイクルで新しいメモリアクセスを始動
    するための装置を有し、前記中央処理装置はマイクロコ
    ード命令タスクシーケンスを保存し、各タイミングサイ
    クルにマイクロ命令を実行するための装置と、予定のシ
    ステム条件に応じてタスクシーケンスに他のタスクシー
    ケンスで割り込みをかけ、前記条件が除去された時に前
    記割込まれたタスクシーケンスを続行するための装置と
    を備え；前記データ装置は、前記データ装置と中央処理
    装置さの間、更に、その後、前記主メモリとの間での通
    信のためタイミングモード内において、前記システムタ
    イミングサイクルに同期して、バス上のデータ転送を有
    効きするための装置を含んでいる装置であるデータ装置
    。
  44. （４４）データ処理方法において、少くとも一組の連続
    する主メモリアドレスからのデータを前記主メモリより
    も高速でアクセス可能なバッファに保存し、データの処
    理が実行され、メモリアドレスが生成される方法であっ
    て、前記方法は、主メモリ内の連続アドレスであって、
    前記主メモ１１の代わりに前記バッファメモリ内にデー
    タが記憶される連続アドレスを識別することと、前記ア
    ドレスが前記少くとも一組の中に存在すると識別される
    場合に、前記主メモリの代わりに前記バッファメモリを
    アドレスすることさ、前記アドレスが前記少くとも一組
    の中に存在しないと識別される場合に前記バッファメモ
    リの代わりに前記主メモリをアドレスすることを含んだ
    ことを特徴とする方法。
  45. （４５）特許請求の範囲第４４項記載の方法において更
    に、ペースポインタおよび前記ペースポインタから選釈
    したオフセットに対応したあるメモリアドレスを作成す
    ることと、前記アドレスすることの前に、前記あるアド
    レスおよびオフセットを演算的に組合わせることとを含
    んだ方法。
  46. （４６）特許請求の範囲第４５項記載の方法において更
    に、データへの各操作を予定のタイミングサイクルで実
    行することと、前記ペースポインタとオフセットを１タ
    イミングサイクル内で生成することとを含み、前記ペー
    スポインタとオフセットの演算的組合せステップが前記
    １タイミングサイクル内に完了するステップを有する方
    法。
  47. （４７）特許請求の範囲第４６項記載の方法において、
    前記演算的に組合せるステップは、前記ステップのため
    にのみ与えられた演算論理装置を備えることを含んでい
    る方法。
  48. （４８）特許請求の範囲第４４項、第４５項、または第
    ４６項記載の方法において、前記アドレスするステップ
    は前記アドレスを主メモリ内の物理位置に、前記識別ス
    テップにおいて変換することを含んでいるステップであ
    る方法。
  49. （４９）特許請求の範囲第４４項、第４５項、または第
    ４６項記載の方法であって、更に、前記ベースポインタ
    からのオフセットを予め選択された範囲内に限定し、前
    記ベースポインタとオフセットの演算的組合せが前記少
    くとも一組のメモリアドレスの中に存在するこさを確実
    にするためのステップである方法。
  50. （５０）特許請求の範囲第４４項、第４５項、または第
    ４６項記載の方法において、更に、マイクロコード命令
    のシーケンスを実行し、記号処理言語プログラムをマイ
    クロコード命令のシーケンスにコンパイルし、前記ベー
    スポインタからのオフセットを予め選択された範囲に制
    限するステップを含み、前記コンパイルステップは前記
    ベースポインタとオフセットとの演算的組合せが前記少
    くとも１組のメモリアドレス内に存在することを確実に
    するステップである方法。
  51. （５１）データ処理の方法において、各データオブジェ
    クトが識別タイプフィールドを有するデータオブジェク
    トを記憶し、記憶装置からの少くとも１個のデータオブ
    ジェクトを操作する方法において、前記タイプフィール
    ドを各データオブジェクトの残り部分から前記データオ
    ブジェクトの操作よりも以前に分離するステップと、前
    記分離されたタイプフィールドを、関連するデータオブ
    ジェクトの残り部分への操作に関してチェックするステ
    ップと、前記データオブジェクトへの操作と並行した操
    作に応じて新しいタイプフィールドを作成するステップ
    と、前記操作の結果と新しいタイプフィールドとを組合
    せるステップとを含むことを特徴とする方法。
  52. （５２）特許請求の範囲第５１項記載の方法において、
    更に、作成された予定のタイプフィールドに応じて前記
    データオブジェクトへの操作に割込みをかけ、前記割込
    みの変換時に操作を続行することを含んだ方法。
  53. （５３）特許請求の範囲第５１項記載の方法において、
    更に、少くとも１個のデータオブジェクトへの各操作を
    予定のタイミングサイクルで実行するステップと、前記
    操作と同じタイミングサイクル内で前記新タイプフィー
    ルドを分離し、チェックし、組合せるステップとを含む
    方法。
  54. （５４）各記憶位置は、ページ番号とオフセット番号さ
    を備えた多ビット実アドレスを与えられ、データが操作
    され、仮想アドレスとオフセット番号とを備えた関連す
    る仮想アドレスで記憶され、前記仮想アドレスが実アド
    レスに変換される主メモリを含むデータ処理の方法にお
    いて、前記変換段階は、仮想ページ番号への第１ハツシ
    ュ機能を前記仮想ページ番号のビット数を減少させるた
    めに、ハツシュされた仮想ページ番号に対応するマツプ
    アドレスを形成するために実行するステップさ、前記実
    ページ番号と対応する仮想ページ番号さを前記ハツシュ
    された仮想ページ番号に対応する少くとも１個のアドレ
    ス可能マツプコンバータのマップアドレスに記憶するス
    テップと、仮想ページ番号を得るために、マツプアドレ
    スを前記コンバータに印加するステップと、前記仮想ペ
    ージ番号と前記マツプアドレスでアクセスされた仮想ペ
    ージ番号とを比較し、望ましい比較においては前記記憶
    されたページ番号が前記マツプコンバータ内に存在する
    ことを示すものであるステップと、前記第１ハツシュ機
    能および変換の実行と並行して、前記仮想ページ番号に
    対して第２ハツシュ機能を実行するステップと、前記望
    ましい比較が存在する場合に前記アクセスされた実ペー
    ジ番号と元々のオフセット番号とで主メモリをアレレス
    し、前記望ましい比較が存在しない場合に前記第２のハ
    ツシュされた仮想ページ番号で主メモリをアドレスする
    ステップとを備えた変換ステップである方法。
  55. （５５）特許請求の範囲第５４項記載の方法において、
    前記変換ステップは、更に、各アドレス可能なマップコ
    ンバータが前記第１ハツシユされた仮想ページ番号に応
    じてマップアドレスを受信する少くとも２個のアドレス
    可能なマップコンパータを備えるステップと、前記コン
    バータの全てからの比較結果が望ましいものでない場合
    に前記少くとも２個のマッシコンバータの最初に使用さ
    れたコンバータ内のマツプアドレスに前記仮想ページ番
    号と実ページ番号とを書き込むステップとを備えた変換
    ステップである方法。
  56. （５６）特許請求の範囲第５４項または第５５項記載の
    方法において、更に、主メモリ内のページハツシュトー
    タルを前記第２ハツシユされた仮想ページ番号でアドレ
    スするステップと、少くとも１個のマイクロコード命令
    を実行するステップであって各実行は１タイミングサイ
    クル内のものであるステップとを含む方法において、前
    記変換装置は更に、前記ページハツシュテーブル内の物
    理アドレスの位置づけに障害がある場合には、マイクロ
    コード命令されたルックアップアドレスを第２テーブル
    に作成するための装置を備えた装置である方法。
  57. （５７）特許請求の範囲第５６項記載の方法において、
    前記変換ステップは、前記第２テーブル内のアドレスの
    位置づけに障害がある場合に、主メモリ内の第３テーブ
    ルに、前記アドレスに関するマクロコード制御されたル
    ックアップを作成し、前記第３テーブル内でない場合に
    は前記第２記憶装置内の第４テーブル内に作成し、更に
    、前記第４テーブル内でない場合にはエラーを示すステ
    ップである方法。
  58. （５８）特許請求の範囲第５６項記記載方法において、
    前記変換ステップは、更に、前記アドレスが位置づけら
    れていない全てのテーブルに、前記アドレスを入れるス
    テップを含んでいる段階である方法。
  59. （５９）マクロコード命令のシーケンスが実行されるデ
    ータ処理の方法において、予定の例外データ処理条件を
    定義するステップと、前記マクロコード命令のシーケン
    スの実行中に前記条件の発生を検出するステップさ、前
    記条件の１個の検出時に、前記検出された条件除去時に
    前記中断されたマクロコード命令シーケンスを完了する
    ために、前記データ処理が再始動できるようにするため
    に、前記データ処理の状態の選択された部分を保持する
    ステップみ、前記データ処理を前記中断されたマクロコ
    ード命令シーケンスに復旧するステップとを備えたこと
    を特徴とする方法。
  60. （６０）特許請求の範囲第５９項記載の方法において、
    前記始動ステップは、前記検出された条件を除去するた
    めに、前記保持された状態を操作するステップを含んで
    いるステップである方法。
  61. （６１）特許請求の範囲第５９項記載の方法において、
    前記始動ステップは前記保持されない状態部分を再作成
    するステップを含んでいるステップである方法。
  62. （６２）特許請求の範囲第６１項記載の方法において、
    更に、各マクロコード命令を少くとも１個のマイクロコ
    ード命令で実行するステップと、前記条件の組の定義と
    前記条件のマイクロコード命令による検出とを制御する
    ステップとを備えた方法。
  63. （６３）特許請求の範囲第６２項記載の方法において、
    前記状態を保持するステップはマイクロコード命令で制
    御されるステップである方法。
  64. （６４）特許請求の範囲第６３項記載の方法において、
    前記予定のマクロコード命令シーケンスを始動するステ
    ップはマイクロコード命令によって制御されるステップ
    である方法。
  65. （６５）データへの操作を予定のタイミングサイクル内
    に中央プロセッサで実行するデータ処理の方法において
    、各タイミングサイクル内にマイクロコード命令の実行
    でマイクロコード命令タスクシーケンスを実行し、予定
    のシステム条件に応じて、あるタスクシーケンスに別の
    タスクシーケンスで割り込みをかけ、前記条件の除去時
    には前記割込まれたタスクシーケンスを続行するステッ
    プと、前記メモリ、中央プロセッサ、および周辺装置を
    バス上において並列に相互接続するステップと、前記シ
    ステムタイミングサイクルに同期して前記パス上のデー
    タ転送を制御する前記メモリ、中央プロセッサ、および
    周辺装置によって共有される単独集中誤り訂正回路を提
    供するステップであって、前記メモリと中央プロセッサ
    装置との間の前記集中誤り訂正回路を介した通信のため
    の第１タイミングモードと、前記周辺装置と中央プロセ
    ッサ間、およびその後の前記集中誤り訂正回路を介した
    前記主メモリ間の通信のための第２タイミングモードを
    定義するためのステップとを含むことを特徴とする方法
    。
  66. （６６）特許請求の範囲第６５項記載の方法において、
    更に、前言化周辺装置からのデータを主メモリに記憶し
    、前記周辺装置に従って予め定められた位置に、主メモ
    リから前記周辺装置にデータを移動するステップを備え
    た方法。
  67. （６７）特許請求の範囲第６６項記載の方法において、
    更に、前記周辺装置であって受信されるデータを出力す
    る周辺装置の状態を、前記方法の状態に依存して変更す
    るステップを含んでいる方法。
  68. （６８）データさ制御信号とを共通システムバスによっ
    て中央プロセッサと主メモリの間で通信するデータ処理
    の方法において、第２汎用データバスのステップと、デ
    ータおよび制御信号をシステムバス形式と汎用バス形式
    の間で変換するステップさ、データおよび制御信号を前
    記システムバスと汎用バスの間で伝送するステップと、
    データおよび制御信号を汎用バス形式と選択された外部
    バス形式の間で変換するステップと、データおよび制御
    信号を前記システム汎用バスと、前記選択された外部バ
    スに接続された周辺装置との間で伝送するステップであ
    って、前記変換用データおよび制御信号を接続する第１
    ステツプは、前記選択された外部バスに無関係に実行さ
    れるステップである方法。
  69. （６９）データ処理の方法において、マクロコード命令
    のシーケンスを実行し、あるマクロコード命令のシーケ
    ンスが不正処理結果を作成し、記号処理言語プログラム
    がマクロコード命令シーケンスにコンパイルされるデー
    タ処理の方法であって、前記コンパイルのステップは前
    記あるシーケンスの作成を妨げるステップを含んでいる
    こさを特徴さする方法。
  70. （７０）データ処理の方法において、データオブジェク
    トは主メモリに記憶され、多ピッドアドレスでアドレス
    可能であり、アドレスは前記中央プロセッサによって作
    成され操作されるデータ処理方法であって、主メモリを
    予定の領域に分割するステップと、データオブジェクト
    を前記領域に位置づけるステップと、各アクションコー
    ドが１領域に対応するアクションコードのテーブルを作
    成するステップと、作成したアドレスを前記テーブルに
    前記アドレスに関連するアクションコードを得るために
    、前記アドレスへの操作と並行して、印加するステップ
    さ、得られた各アクションコードに対して動作を行うべ
    きであ名かを、前記アドレスへの操作と並行して決定す
    るステップとを備えたことを特徴とする方法。
  71. （７１）特許請求の範囲第７０項記載の方法において、
    更に、予定のタイミングサイクル内に各操作を実行する
    ステップであって、前記アクションコードを得て、該ア
    クションコードへの応答は、前記アドレスに対する操作
    さ同一のタイミングサイクル内に決定されるステップを
    備えた方法。
  72. （７２）特許請求の範囲第７０項または第７１項記載の
    方法において、更に、予定のアクションコードに応じて
    中央プロセッサの動作に割込みをかけるステップと、前
    記実行された動作の完了に応じて前記中央プロセッサの
    動作を続行するステップとを含んだ方法。
  73. （７３）特許請求の範囲第７０項記載の方法において、
    更に、少くとも１個のマイクロコード命令で操作を実行
    するステップであって前記決定ステップはマイクロコー
    ド命令で制御されるステップを備えた方法。
  74. （７４）特許請求の範囲第７０項記載の方法において、
    更に、不用情報収集すべきメモリ内の領域を決定するこ
    とによって、中央プロセッサ内での不用情報収集を実現
    するために、１個のマクロコードシーケンスおよび複数
    のマイクロコード命令シーケンスを実行するステップで
    あって、前記アクションコードテーブルは前記不用情報
    収集シーケンスを始動する１個のアクションコードを作
    成するテープルであるステップを含む方法。
  75. （７５）特許請求の範囲第７４項記載の方法において、
    更に、作成されたアドレスにおいて、データオブジェク
    トが、新しいアドレスに移動されたかを決定するために
    前記データオブジェクトを検査するステップと、 移動されていた場合に、前記作成されたアドレスを新ア
    ドレスに変更し、前記新アドレスで前記データオブジェ
    クトに対する操作を続けるステップと、 移動されていなかった場合に、データオブジェクトを新
    しいメモリ領域内の新しいアドレスに移動し、前記デー
    タオブジェクトが移動されたこさを示すために前記デー
    タオブジェクトを前記作成されたアドレスで更新し、前
    記作成されたアドレスを前記新アドレスに変更し、前記
    データオブジェクトに対する操作を前記新アドレスで続
    けるステップとを含む方法。
  76. （７６）主メモリがページに分割されるデータ処理の方
    法において、各メモリページに関連する少くとも１個の
    ビットを記憶するステップと、メモリ領域内のあるアド
    レスの位置づけを行うステップと、前記アドレスの位置
    づけと並行して、あるページに対して、コードを少くと
    も１ビットに入れるステップであって、前記ページ内の
    アドレスがメモリ領域の選択された組内にあるかを示す
    ためのステップとを備えたこさを特徴とする方法。
  77. （７７）特許請求の範囲第７６項記載の方法において、
    前記コードを入れるステップは、各アクションコードが
    １メモリ領域に対応するアクションコードのテーブルを
    作成するステップと、前記テーブルの位置づけと同時に
    、前記テーブルにアドレスを与えるステップと、前記ア
    ドレスが前記選択された領域の組内にあるかを関連する
    アクションコードに応じて決定するステップと含んだス
    テップである方法。
  78. （７８）特許請求の範囲第７７項記載の方法において、
    更に、各ページに対して少くさも１ビットをセンスし、
    前記コーダが入っていないに一ジをスキップすることに
    よって前記メモリ領域の組に対して不用情報を収集する
    ステップを含む方法。
  79. （７９）バス上の周辺装置に関してトランザクションを
    有効とするために、パス要求信号を中央プロセッサが作
    成するデータ処理の方法において、中央処理によってア
    ドレスデータみ共に前記要求信号が作成される１クロッ
    ク期間を含む要求サイクル内と、前記周辺装置がアクセ
    スされる少くとも次のクロック期間を含むアクティブサ
    イクル内と、前記ペリフェラルがデータをパス上に置く
    次のクロック期間を含むデータサイクル内とにおいて、
    前記中央処理と同期して前記パス上に全てのトランデク
    ジョンを有効とするステップを備えたことを特徴さする
    方法。
  80. （８０）特許請求の範囲第７９項記載の方法において、
    更に、前記中央プロセッサから一連の要求信号を連続す
    るクロック期間に与えることによって、および、前記パ
    ス上の連続するトランデクジョンの。 サイクルをオーバラップさせるためにブロックパストラ
    ンデクジョンを実行するステップを含んでいる方法。
  81. （８１）システムクロックと同期したパスを有するデー
    タ処理装置とインターフェースする方法において、１シ
    ステムクロック期間の要求サイクル内にアドレスデータ
    を受信することによってトランザクション要求信号に応
    答するステップと、少くとも１システムクロック期間を
    含むアクティブサイクル内のアドレスされたデータをア
    クセスし、１個を超えるシステムクロック期間が必要な
    場合に待ち信号を作成するステップと、次のシステムク
    ロック期間を含むデータサイクル内にデータを前記パス
    に与えるステップとを備えたステップを含む方法。
  82. （８２）特許請求の範囲第８１項記載の方法において、
    更に、連続するシステムクロック期間に要求信号を受信
    し、連続トランデクジョンのための前記要求サイクル、
    アクティブサイクル、およびデータサイクルをオーバー
    ラップさせるステップを含む方法。
JP58184601A 1982-12-17 1983-10-04 デ−タプロセツサ Pending JPS59188879A (ja)

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IL70279A (en) 1987-07-31
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