JPS62208796A - 時分割電子交換機の通話路構成方法 - Google Patents
時分割電子交換機の通話路構成方法Info
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- JPS62208796A JPS62208796A JP5047286A JP5047286A JPS62208796A JP S62208796 A JPS62208796 A JP S62208796A JP 5047286 A JP5047286 A JP 5047286A JP 5047286 A JP5047286 A JP 5047286A JP S62208796 A JPS62208796 A JP S62208796A
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- time switch
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- 238000000034 method Methods 0.000 title claims description 11
- 230000010363 phase shift Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は時分割電子交換機の通話路構成方法に係シ、特
に、時間スイッチ(T)−空間スイッチ(S)一時間ス
イッチ(T)形式の通話路構成を有する時分割電子交換
機を空間スイッチ(S)を削除することにより小容量の
交換機として使用するときの通話路構成方法に関する。
に、時間スイッチ(T)−空間スイッチ(S)一時間ス
イッチ(T)形式の通話路構成を有する時分割電子交換
機を空間スイッチ(S)を削除することにより小容量の
交換機として使用するときの通話路構成方法に関する。
電子交換機には小容量、中容量、大容量の各種のものが
あるが、経済性を考慮し、各容量の電子交換機が共通の
電子パッケージを流用できる構成としている。例えば、
昭和53年度電子通信学会通信部門全国大会5s−sr
ディノタル通話路装置構成法の検討」には、交換機の容
量により、T。
あるが、経済性を考慮し、各容量の電子交換機が共通の
電子パッケージを流用できる構成としている。例えば、
昭和53年度電子通信学会通信部門全国大会5s−sr
ディノタル通話路装置構成法の検討」には、交換機の容
量により、T。
T−T 、 T−8−Tと通話路形式を変える方法が
記載されている。しかし、この従来技術は、通話路の各
形式における全ハイウェイの位相ずれが異なるため、ソ
フトウェアを夫々別に設けなければならないという不都
合がある。これに対し、昭和58年度電子通信学会情報
、システム部門全国大会8、交換システム486「大規
模時分割通話路の構成法」には、交換機の容量にかかわ
らずソフトウェアを統一化するためすべてT−8−Tの
通話路形式とし、空間スイッチのサイズを変えられる構
成を採り、容量の変化に対応させている。しかるにこの
従来技術は、空間スイッチの変更に伴う位相のずれやバ
ラツキを補正するため、遅延回路やエラスティック回路
を設けなければならず、ノ)−ドウエアの経済性に難点
がある。
記載されている。しかし、この従来技術は、通話路の各
形式における全ハイウェイの位相ずれが異なるため、ソ
フトウェアを夫々別に設けなければならないという不都
合がある。これに対し、昭和58年度電子通信学会情報
、システム部門全国大会8、交換システム486「大規
模時分割通話路の構成法」には、交換機の容量にかかわ
らずソフトウェアを統一化するためすべてT−8−Tの
通話路形式とし、空間スイッチのサイズを変えられる構
成を採り、容量の変化に対応させている。しかるにこの
従来技術は、空間スイッチの変更に伴う位相のずれやバ
ラツキを補正するため、遅延回路やエラスティック回路
を設けなければならず、ノ)−ドウエアの経済性に難点
がある。
本発明の目的は、上記従来技術の問題点を解決し、時分
割電子交換機の容量をT−TとT−8−Tのいずれかの
通話路形式を選択して変更したときでも、ハードウェア
の増加なしに統一のソフトウェアを使用できる通話路構
成方法を提供することにある。
割電子交換機の容量をT−TとT−8−Tのいずれかの
通話路形式を選択して変更したときでも、ハードウェア
の増加なしに統一のソフトウェアを使用できる通話路構
成方法を提供することにある。
上記目的を達成するため、本発明では、T−8−T形式
の時分割電子交換機の空間スイッチsl削除して小容量
の時分割電子交換機を構成する場合、フロント側、リア
側に夫々設けられているシーケンシャルカウンタのいず
れか一方あるいは両方の初期値を調整してタイミングの
ずれをなくすようKする。
の時分割電子交換機の空間スイッチsl削除して小容量
の時分割電子交換機を構成する場合、フロント側、リア
側に夫々設けられているシーケンシャルカウンタのいず
れか一方あるいは両方の初期値を調整してタイミングの
ずれをなくすようKする。
以下、本発明の一実施例を図面を参照して説明する。
第1図はT−8−T形式の犬・中容量交換機の通話路構
成図である。第1図において、3はフロント側時間スイ
ッチ、4は空間スイッチ、5はリア側時間スイッチであ
る。時間スイッチ3,5は、夫々シーケンシャルカウン
タ1.2に従いシーケンシャルに書込まれ、保持メモリ
6に従いランダムに読出される。シーケンシャルカウン
タ、保持メモリからの各アドレス信号はアドレスセレク
タ9で交互に選択され、保持メモリは、信号受信分配装
置7から送られるソフトオーダで制御される。
成図である。第1図において、3はフロント側時間スイ
ッチ、4は空間スイッチ、5はリア側時間スイッチであ
る。時間スイッチ3,5は、夫々シーケンシャルカウン
タ1.2に従いシーケンシャルに書込まれ、保持メモリ
6に従いランダムに読出される。シーケンシャルカウン
タ、保持メモリからの各アドレス信号はアドレスセレク
タ9で交互に選択され、保持メモリは、信号受信分配装
置7から送られるソフトオーダで制御される。
第2図は小容量交換機の通話路構成図である。
小容量交換機では時間スイッチだけで必要なトラヒック
容量を満足するため、第1図に示す大・中容量交換機か
ら機能的に不要な空間スイッチ4及び該空間スイッチ4
を制御する保持メモリを削除したT−T形式を採り、経
済性の向上を図っている。
容量を満足するため、第1図に示す大・中容量交換機か
ら機能的に不要な空間スイッチ4及び該空間スイッチ4
を制御する保持メモリを削除したT−T形式を採り、経
済性の向上を図っている。
しかし、単純に空間スイッチを削除して交換機の小容量
化を図っても、次の様な問題が生じる。
化を図っても、次の様な問題が生じる。
第3図及び第4図は、T−8−T形式とT−T形式にお
いて共通なフレーム同期信号と、第1図A点及び第2図
に点で示すフロント側時間スイッチ3の出力ハイウェイ
情報と、第1図B点及び第2図B′点で示すリア側時間
スイッチ5の入カノーイウエイ情報とのタイミングチャ
ートである。
いて共通なフレーム同期信号と、第1図A点及び第2図
に点で示すフロント側時間スイッチ3の出力ハイウェイ
情報と、第1図B点及び第2図B′点で示すリア側時間
スイッチ5の入カノーイウエイ情報とのタイミングチャ
ートである。
ここで、T−8−T形式とT−T形式の画形式で共通な
フレーム同期信号に対する谷形成のフロント側時間スイ
ッチ3の出力ハイウェイ情報は同じタイミングであり、
フレームパルスに対してタイムスロット0(TSO)が
出力される。しかし、リア側時間スイッチ5の入カッ・
イウェイ情報は、T−8−T形式ではフロント側時間ス
イッチ3の出力後に空間スイッチ4を通過するため、空
間スイッチの遅延分、1024多重時間スイッチを用い
る本実施例では6ピツト分だけ遅れ、フレーム同期ノJ
?ルスに対しTS1018が入力される。これに対し、
T−T形式では空間スイッチを削除したため、フロント
側時間スイッチ3の出力ハイウェイ情報が遅延せず、そ
のままリア側時間スイッチ50入カツ・イウエイ情報と
なるので、フレーム同期ノ臂ルスに対しTS。
フレーム同期信号に対する谷形成のフロント側時間スイ
ッチ3の出力ハイウェイ情報は同じタイミングであり、
フレームパルスに対してタイムスロット0(TSO)が
出力される。しかし、リア側時間スイッチ5の入カッ・
イウェイ情報は、T−8−T形式ではフロント側時間ス
イッチ3の出力後に空間スイッチ4を通過するため、空
間スイッチの遅延分、1024多重時間スイッチを用い
る本実施例では6ピツト分だけ遅れ、フレーム同期ノJ
?ルスに対しTS1018が入力される。これに対し、
T−T形式では空間スイッチを削除したため、フロント
側時間スイッチ3の出力ハイウェイ情報が遅延せず、そ
のままリア側時間スイッチ50入カツ・イウエイ情報と
なるので、フレーム同期ノ臂ルスに対しTS。
が入力される。従って、この位相ずれに対して何らの対
策も講じないと、T−8−T形式をT−T形式に変換し
たとき、リア側時間スイッチ5の入カッ・イウエイ情報
のタイミングが異なってしまい、リア側の時間スイッチ
5の制御を別のソフトウェアで行なわなければならなく
なる。
策も講じないと、T−8−T形式をT−T形式に変換し
たとき、リア側時間スイッチ5の入カッ・イウエイ情報
のタイミングが異なってしまい、リア側の時間スイッチ
5の制御を別のソフトウェアで行なわなければならなく
なる。
次に、第5図乃至第7図を参照し、本実施例によるタイ
ミング調整法を説明する。本実施例では、リア側時間ス
イッチ5を制御してタイミングを合わせる。リア側時間
スイッチの制御でT−8−T形式とT−T形式とを切分
けるには、時間スイッチの書込み時に操作するか、読出
し時に操作するかのいずれかが考えられる。本実施例で
は、ノー−ドウエア制御によるシーケンシャル書込み、
ソフトウェア制御によるランダム読出しを行っているの
で、ハードウェアによるシーケンシャル書込みを操作し
てタイミングを調整する。第5図及び第6図は、リア側
時間スイッチ5と、シーケンシャル書込みを制御するシ
ーケンシャルカウンタ2と、リア側時間スイッチ5に入
力されるノ為イウエイ情報とのT−8−T及びT−T形
式における関係を夫々示すものである。
ミング調整法を説明する。本実施例では、リア側時間ス
イッチ5を制御してタイミングを合わせる。リア側時間
スイッチの制御でT−8−T形式とT−T形式とを切分
けるには、時間スイッチの書込み時に操作するか、読出
し時に操作するかのいずれかが考えられる。本実施例で
は、ノー−ドウエア制御によるシーケンシャル書込み、
ソフトウェア制御によるランダム読出しを行っているの
で、ハードウェアによるシーケンシャル書込みを操作し
てタイミングを調整する。第5図及び第6図は、リア側
時間スイッチ5と、シーケンシャル書込みを制御するシ
ーケンシャルカウンタ2と、リア側時間スイッチ5に入
力されるノ為イウエイ情報とのT−8−T及びT−T形
式における関係を夫々示すものである。
T−8−T形式では第3図に示す通り、フレーム・ンル
スと同時にTS1018がリア側時間スイッチ5に入力
サレルので、フレームパルスにシーケンシャルカウンタ
のアドレス“O″を合わせることにより、第5図の通り
、リア側時間スイッチ5にはアドレス“0#から順々に
TS1018、TS1019・・・・・・と書込まれる
。それに対し、T−T形式では、第4図に示す通り、フ
レームパルスと同時にTSOがリア側時間スイッチ5に
入力されるので、T−8−T形式同様シーケンシャルカ
ウンタを設定すると、リア側時間スイッチ5にはアドレ
ス“0″から順々にTSOlTSI・・・・・・と書込
まれ、リア側時間スイッチの書込み状態がT−8−T形
式と異なる。そこで第6図に示す通り、シーケンシャル
カウンタ2を操作し、フレーム/4’ルスに対シ−ケン
シャルカウンタ2のアドレスを“d”に合わせ、ハイウ
ェイ情報の位相差を吸収することにより、リア側時間ス
イッチ5にはT−8−T形式同様、アドレスOから順々
にTS1’018 、 TS1019・・・・・・と書
込まれ、全く同じリア側時間スイッチ5の書込み状態と
することができる。
スと同時にTS1018がリア側時間スイッチ5に入力
サレルので、フレームパルスにシーケンシャルカウンタ
のアドレス“O″を合わせることにより、第5図の通り
、リア側時間スイッチ5にはアドレス“0#から順々に
TS1018、TS1019・・・・・・と書込まれる
。それに対し、T−T形式では、第4図に示す通り、フ
レームパルスと同時にTSOがリア側時間スイッチ5に
入力されるので、T−8−T形式同様シーケンシャルカ
ウンタを設定すると、リア側時間スイッチ5にはアドレ
ス“0″から順々にTSOlTSI・・・・・・と書込
まれ、リア側時間スイッチの書込み状態がT−8−T形
式と異なる。そこで第6図に示す通り、シーケンシャル
カウンタ2を操作し、フレーム/4’ルスに対シ−ケン
シャルカウンタ2のアドレスを“d”に合わせ、ハイウ
ェイ情報の位相差を吸収することにより、リア側時間ス
イッチ5にはT−8−T形式同様、アドレスOから順々
にTS1’018 、 TS1019・・・・・・と書
込まれ、全く同じリア側時間スイッチ5の書込み状態と
することができる。
つまり、ハードウェアによるシーケンシャル書込み、ソ
フトウェアによるランダム読出しでリア側時間スイッチ
5を制御する本実施例では、T−8−T形式とT−T形
式との間に生ずる空間スイッチでの遅延分nビットを、
リア側時間スイッチのシーケンシャルカウンタをnビッ
トずらすことによυ相殺し、リア側時間スイッチ5の書
込み状態を、両形式とも同一にするので、ソフトウェア
は統一したtまハードウェアの操作により両形式を自由
に選択することができる。
フトウェアによるランダム読出しでリア側時間スイッチ
5を制御する本実施例では、T−8−T形式とT−T形
式との間に生ずる空間スイッチでの遅延分nビットを、
リア側時間スイッチのシーケンシャルカウンタをnビッ
トずらすことによυ相殺し、リア側時間スイッチ5の書
込み状態を、両形式とも同一にするので、ソフトウェア
は統一したtまハードウェアの操作により両形式を自由
に選択することができる。
第7図は、本実施例の具体的なハードウェア構成図であ
る。リア側時間スイッチノ母ツケーゾ8には、リア側時
間スイッチ5と、シーケンシャルカウンタ2と、書込み
、読出しのアドレスを選択するアト0レスセレクタ9と
が搭載されている。シーケンシャルカウンタ2は、フレ
ーム同期信号をカウンタのロード入力(LOAD)K接
続し、フレーム・マルスが入力されるとカウンタの初期
値設定ビットの値を出力する1024段カウンタである
。本実施例では、T−8−T形式とT−T形式とでカウ
ンタの値を6段ずらすため、カウンタの初期値設定ビッ
トのDt r D4を・ぐツケージの接栓からパックメ
ートに接続し、T−8−T形式では該パック?−ドの接
栓をアースに、T−T形式ではオープンにすることによ
り、7−ケンシヤルカウンタの初期設定値を6段ずらし
ている。
る。リア側時間スイッチノ母ツケーゾ8には、リア側時
間スイッチ5と、シーケンシャルカウンタ2と、書込み
、読出しのアドレスを選択するアト0レスセレクタ9と
が搭載されている。シーケンシャルカウンタ2は、フレ
ーム同期信号をカウンタのロード入力(LOAD)K接
続し、フレーム・マルスが入力されるとカウンタの初期
値設定ビットの値を出力する1024段カウンタである
。本実施例では、T−8−T形式とT−T形式とでカウ
ンタの値を6段ずらすため、カウンタの初期値設定ビッ
トのDt r D4を・ぐツケージの接栓からパックメ
ートに接続し、T−8−T形式では該パック?−ドの接
栓をアースに、T−T形式ではオープンにすることによ
り、7−ケンシヤルカウンタの初期設定値を6段ずらし
ている。
このように、搭載モジュールのパック?−ドをわずかに
変更することによシ、ソフトウェアは両形式とも統一し
、かつ構成・母ツケージも画形式共通のものを流用して
、T−8−T、 T−Tの両形式を構成することができ
る。
変更することによシ、ソフトウェアは両形式とも統一し
、かつ構成・母ツケージも画形式共通のものを流用して
、T−8−T、 T−Tの両形式を構成することができ
る。
上述した実施例は、シーケンシャルライト/ランダムリ
ード制御形式の時間スイッチをリア側において調整する
場合であるが、本発明はこれに限定されるものではなく
、フロント側の時間スイッチを調整するようにしてもよ
い。第8図はシーケンシャルライト/ランダムリード制
御形式の時間スイッチの構成図で、10は通話路メモリ
、11は保持メモリ、12.13はセレクタ、A、Bは
カウンタであυ、通話路メモリ10の入側の書込みデー
タのタイムスロット番号とフレーム位相はカウンタAの
初期値により決定され、通話路メモリ10の出側の読み
出しデータのタイムスロット番号とフレーム位相はカウ
ンタBの初期値により決定され、カウンタA、Bはフレ
ームパルスにより初期設定されるようになっている。
ード制御形式の時間スイッチをリア側において調整する
場合であるが、本発明はこれに限定されるものではなく
、フロント側の時間スイッチを調整するようにしてもよ
い。第8図はシーケンシャルライト/ランダムリード制
御形式の時間スイッチの構成図で、10は通話路メモリ
、11は保持メモリ、12.13はセレクタ、A、Bは
カウンタであυ、通話路メモリ10の入側の書込みデー
タのタイムスロット番号とフレーム位相はカウンタAの
初期値により決定され、通話路メモリ10の出側の読み
出しデータのタイムスロット番号とフレーム位相はカウ
ンタBの初期値により決定され、カウンタA、Bはフレ
ームパルスにより初期設定されるようになっている。
斯かるシーケンシャルライト/ランダムリード型スイッ
チをフロント側、リア側共に使用してT−8−T形式を
T−T形式に変更した場合、前述したように、T−T構
成の通話路の場合はT−8−T構成の場合に対してリア
側の書き込みタイムスロット番号が空間スイッチの遅延
タイムスロット分進む。
チをフロント側、リア側共に使用してT−8−T形式を
T−T形式に変更した場合、前述したように、T−T構
成の通話路の場合はT−8−T構成の場合に対してリア
側の書き込みタイムスロット番号が空間スイッチの遅延
タイムスロット分進む。
これをフロント側時間スイッチで対処するには、フロン
ト側時間スイッチに設けられたカウンタBの初期値を空
間スイッチの遅延タイムスロット分遅らせればよい。ち
なみに、前述した実施例では、リア側時間スイッチに設
けられたカウンタAの初期値を所定スロクト分進めるこ
とにより、リア側時間スイッチで対処している。
ト側時間スイッチに設けられたカウンタBの初期値を空
間スイッチの遅延タイムスロット分遅らせればよい。ち
なみに、前述した実施例では、リア側時間スイッチに設
けられたカウンタAの初期値を所定スロクト分進めるこ
とにより、リア側時間スイッチで対処している。
第9図はランダムライト/シーケンシャルリード制御形
式の時間スイッチの構成図であり、10は通話路メモリ
、11は保持メモリ、12.13はセレクタ、C,Dは
カウンタで、通話路メモリ10の入側の書込みデータの
タイムスロット番号とフレーム位相はカウンタDの初期
値によシ決定され、通話路メモリ10の出側の読み出し
データのタイムスロット番号とフレーム位相はカウンタ
Cの初期値により決定され、カウンタC,Dの初期設定
はフレーム・ぐルスで行なわれるようになっている。
式の時間スイッチの構成図であり、10は通話路メモリ
、11は保持メモリ、12.13はセレクタ、C,Dは
カウンタで、通話路メモリ10の入側の書込みデータの
タイムスロット番号とフレーム位相はカウンタDの初期
値によシ決定され、通話路メモリ10の出側の読み出し
データのタイムスロット番号とフレーム位相はカウンタ
Cの初期値により決定され、カウンタC,Dの初期設定
はフレーム・ぐルスで行なわれるようになっている。
斯かるランダムライト/シーケンシャルリード型時間ス
イッチをフロント側、リア側共に使用して通話路を構成
した場合について説明する。この場合は、フロント側時
間スイッチで対処するときはカウンタCの初期値を空間
スイッチの遅延タイムスロット分遅らせ、リア側時間ス
イッチで対処するときはカウンタDの初期値を空間スイ
ッチの遅延タイムスロット分進めればよい。
イッチをフロント側、リア側共に使用して通話路を構成
した場合について説明する。この場合は、フロント側時
間スイッチで対処するときはカウンタCの初期値を空間
スイッチの遅延タイムスロット分遅らせ、リア側時間ス
イッチで対処するときはカウンタDの初期値を空間スイ
ッチの遅延タイムスロット分進めればよい。
尚、シーケンシャルライト/ランダムリード型。
ランダムライト/シーケンシャルリード型の時間スイッ
チを組み合せて使用している場合にも同様にタイミング
のずれに対処できることはいうまでもない。また、フロ
ント側、リア側のいずれか一方を調整するのではなく、
両方を調整し、合計で空間スイッチの遅延スロット分を
相殺するようにすることもできる。
チを組み合せて使用している場合にも同様にタイミング
のずれに対処できることはいうまでもない。また、フロ
ント側、リア側のいずれか一方を調整するのではなく、
両方を調整し、合計で空間スイッチの遅延スロット分を
相殺するようにすることもできる。
本発明によれば、交換機の必要容量によシT−8−T及
びT−Tのいずれかの通話路形式をソフトウェアの変更
なしに選択できるので、総合的に経済性に優れた通話路
を構成できるという効果がある。
びT−Tのいずれかの通話路形式をソフトウェアの変更
なしに選択できるので、総合的に経済性に優れた通話路
を構成できるという効果がある。
第1図は本発明の一実施例に係るT−8−T形式による
通話路構成図、第2図は本発明の一実施例に係るT−T
形式による通話路構成図、第3図はT−8−T形式にお
けるタイムチャート、第4図はT−T形式におけるタイ
ムチャート、第5図はT−8−T形式でのリア側時間ス
イッチ書込方法説明図、第6図はT−T形式でのリア側
Tスイッチ書込方法説明図、第7図は時間スイッチ・ぐ
クケーソ構成図、第8図はシーケンシャルライト/ラン
ダムリード型時間スイッチの構成図、第9図はランダム
ライト/シーケンシャルリード型時間スイッチの構成図
である。 1.2.A、B、C,D・・・シーケンシャルカウンタ
、3,5・・・時間スイッチ、4・・・空間スイッチ、
6.11・・・保持メモリ、7・・・信号受信分配装置
、8・・・時間スイッチ/4’ツケーゾ、9.12.1
3・・・セレクタ、10・・・通話路メモリ。 代理人 弁理士 秋 本 正 実 第3図 第4図 第5図 、2 第6図 第7図
通話路構成図、第2図は本発明の一実施例に係るT−T
形式による通話路構成図、第3図はT−8−T形式にお
けるタイムチャート、第4図はT−T形式におけるタイ
ムチャート、第5図はT−8−T形式でのリア側時間ス
イッチ書込方法説明図、第6図はT−T形式でのリア側
Tスイッチ書込方法説明図、第7図は時間スイッチ・ぐ
クケーソ構成図、第8図はシーケンシャルライト/ラン
ダムリード型時間スイッチの構成図、第9図はランダム
ライト/シーケンシャルリード型時間スイッチの構成図
である。 1.2.A、B、C,D・・・シーケンシャルカウンタ
、3,5・・・時間スイッチ、4・・・空間スイッチ、
6.11・・・保持メモリ、7・・・信号受信分配装置
、8・・・時間スイッチ/4’ツケーゾ、9.12.1
3・・・セレクタ、10・・・通話路メモリ。 代理人 弁理士 秋 本 正 実 第3図 第4図 第5図 、2 第6図 第7図
Claims (1)
- 1、フロント側時間スイッチ−空間スイッチ−リア側時
間スイッチ形式の時分割電子交換機を、前記空間スイッ
チを削除して小容量の時分割電子交換機に変更する場合
、前記フロント側時間スイッチに設けられているシーケ
ンシャルカウンタ、あるいは前記リア側時間スイッチに
設けられているシーケンシャルカウンタの少なくとも何
れか一方の初期値を調整して、前記空間スイッチの遅延
スロット分の位相ずれを調整することを特徴とする時分
割電子交換機の通話路構成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5047286A JPS62208796A (ja) | 1986-03-10 | 1986-03-10 | 時分割電子交換機の通話路構成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5047286A JPS62208796A (ja) | 1986-03-10 | 1986-03-10 | 時分割電子交換機の通話路構成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62208796A true JPS62208796A (ja) | 1987-09-14 |
Family
ID=12859835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5047286A Pending JPS62208796A (ja) | 1986-03-10 | 1986-03-10 | 時分割電子交換機の通話路構成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62208796A (ja) |
-
1986
- 1986-03-10 JP JP5047286A patent/JPS62208796A/ja active Pending
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