JPH01302458A - データ分配の初期化時の信号誤出力の防止方法 - Google Patents
データ分配の初期化時の信号誤出力の防止方法Info
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- JPH01302458A JPH01302458A JP63133994A JP13399488A JPH01302458A JP H01302458 A JPH01302458 A JP H01302458A JP 63133994 A JP63133994 A JP 63133994A JP 13399488 A JP13399488 A JP 13399488A JP H01302458 A JPH01302458 A JP H01302458A
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- 230000002265 prevention Effects 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 4
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
マイクロプロセッサから送られてくる並列データのポー
ト拡張の手段としてのデータ分配器に関し、 並列データ分配の初期化時のタイミングを揃えることに
より、初期化時に生じる誤動作を防止する簡単な回路を
提供することを目的とし、マイクロプロセッサから人力
する並列データをポート拡張して出力するものにおいて
、マイクロプロセッサから入力するにビットの並列デー
タをＮポートに拡張し、ｋ−１ビットと１ピントのデー
タとに分けて出力する第１〜第ｎのデータ分配器と、対
向する前記第１〜第ｎのデータ分配器の中の−っからｋ
−１ビットのデータを入力し、かつ、該ｋ−１ビットの
データを出力したデータ分配器を除いた他の第１〜第ｎ
のデータ分配器からは１ビットのデータを入力するｎ個
の第１〜第ｎのＡＮＤを設け、 一つのデータ分配器の初期化の期間中は、他のデータ分
配器の出力を抑えるように構成する。
ト拡張の手段としてのデータ分配器に関し、 並列データ分配の初期化時のタイミングを揃えることに
より、初期化時に生じる誤動作を防止する簡単な回路を
提供することを目的とし、マイクロプロセッサから人力
する並列データをポート拡張して出力するものにおいて
、マイクロプロセッサから入力するにビットの並列デー
タをＮポートに拡張し、ｋ−１ビットと１ピントのデー
タとに分けて出力する第１〜第ｎのデータ分配器と、対
向する前記第１〜第ｎのデータ分配器の中の−っからｋ
−１ビットのデータを入力し、かつ、該ｋ−１ビットの
データを出力したデータ分配器を除いた他の第１〜第ｎ
のデータ分配器からは１ビットのデータを入力するｎ個
の第１〜第ｎのＡＮＤを設け、 一つのデータ分配器の初期化の期間中は、他のデータ分
配器の出力を抑えるように構成する。
本発明はマイクロプロセッサから送られる並列データの
ポート拡張の手段としてのデータ分配器に関する。
ポート拡張の手段としてのデータ分配器に関する。
マイクロプロセッサを用いて監視・制御系の回路を構成
する際に小型化な回路とすることは、保守と経済性の点
から最も重要である。
する際に小型化な回路とすることは、保守と経済性の点
から最も重要である。
そのマイクロプロセッサとしては、４ビット系、８ビッ
ト系・・等各種ありそのビット数により経済性と回路規
模に差異がある。一般にビル管理や公害管理システム等
の監視・制御系の回路には、８ビットマイクロプロセツ
サを用いており、足りないポートを補うにためには複数
のデータ分配器を用いてポート拡張を行う方法が有効で
ある。
ト系・・等各種ありそのビット数により経済性と回路規
模に差異がある。一般にビル管理や公害管理システム等
の監視・制御系の回路には、８ビットマイクロプロセツ
サを用いており、足りないポートを補うにためには複数
のデータ分配器を用いてポート拡張を行う方法が有効で
ある。
しかしこの複数のデータ分配器を用いてポート拡張のと
きに、初期化時のタイミング差のため不要データの送出
等の問題が生じることになる。このために、この不要デ
ータの送出等の問題の防止のための小型で簡単な回路が
必要となる。
きに、初期化時のタイミング差のため不要データの送出
等の問題が生じることになる。このために、この不要デ
ータの送出等の問題の防止のための小型で簡単な回路が
必要となる。
従来の並列データの拡張を行うときに、複数のデータ分
配器を用いると、データ分配の初期時においてのタイミ
ングが揃わないという問題があるため、特に誤出力を防
止する回路を設けて初期時のタイミングが揃えるように
している。
配器を用いると、データ分配の初期時においてのタイミ
ングが揃わないという問題があるため、特に誤出力を防
止する回路を設けて初期時のタイミングが揃えるように
している。
第４図は従来の一実施例を示す回路図であり、また第５
図は従来の一実施例のタイミングを示す図である。
図は従来の一実施例のタイミングを示す図である。
第４図において、３０はマイクロプロセッサ、３１は第
１のデータ分配器、３２は第２のデータ分配器、３３は
誤出力防止回路であり、また３４〜３９はＡＮＤである
。
１のデータ分配器、３２は第２のデータ分配器、３３は
誤出力防止回路であり、また３４〜３９はＡＮＤである
。
マイクロプロセッサ３０から、８ビットのデータが出力
し、データバスを経由して第１のデータ分配器３１と第
２のデータ分配器３２とに入力する。
し、データバスを経由して第１のデータ分配器３１と第
２のデータ分配器３２とに入力する。
この入力データは、アドレスバスにより時分割制御され
て第１のデータ分配器３１からは８ビット構成の出力ａ
−ｃに、また第２のデータ分配器３２からは同じく８ビ
ット構成の出力ｄ−ｆのデータにポート拡張され、ＡＮ
Ｄ３４〜第３Ｄ３９を経由して第１の出力データと第２
の出力データとして出力する。すなわち８ピントマイク
ロプロセツサセツサにより、８ビット以上の入出力を行
うためのポート拡張を第１のデータ分配器３１と第２の
データ分配器３２により各々３ポート拡張を行うように
している。なお一般に、１個のデータ分配器は、３ポー
ト×８ビット＝２４ビットの汎用入出力の構成である。
て第１のデータ分配器３１からは８ビット構成の出力ａ
−ｃに、また第２のデータ分配器３２からは同じく８ビ
ット構成の出力ｄ−ｆのデータにポート拡張され、ＡＮ
Ｄ３４〜第３Ｄ３９を経由して第１の出力データと第２
の出力データとして出力する。すなわち８ピントマイク
ロプロセツサセツサにより、８ビット以上の入出力を行
うためのポート拡張を第１のデータ分配器３１と第２の
データ分配器３２により各々３ポート拡張を行うように
している。なお一般に、１個のデータ分配器は、３ポー
ト×８ビット＝２４ビットの汎用入出力の構成である。
第５図に示すように、第１のデータ分配器３１はアドレ
スデータにより書込み１の時間において書込みを開始し
て“ＬＯＷ ” に転じ、次ぎに初期化１の時間で初期
化が終了して出力レベルは°ｈｉｇｈ’に転じ、第１の
ＡＮＤ３４〜第３のＡＮＤ３６を経て第１の出力データ
を出力する。同様に 第２のデータ分配器３２は、第１
のデータ分配器のアクセスの後、成る一定時間遅れてア
ドレスバスにより書込みを開始してレベルはＬＯＷ’
となり、書込み１のタイミングより時間ｔ２の後の初期
化２の時間で初期化が終了し出力レベルはｈｉｇｈ’に
転じ、第４のＡＮＤ３７〜第６のＡＮＤ３９を経て第１
の出力データを出力する。すなわち第１のデータ分配器
３１の初期化時には、第２のデータ分配器３２は前の状
態を継続しており、次段以降の回路の誤動作の原因とな
る。この誤動作を防止するために、第４図に示す３３の
誤出力防止回路を設けている。
スデータにより書込み１の時間において書込みを開始し
て“ＬＯＷ ” に転じ、次ぎに初期化１の時間で初期
化が終了して出力レベルは°ｈｉｇｈ’に転じ、第１の
ＡＮＤ３４〜第３のＡＮＤ３６を経て第１の出力データ
を出力する。同様に 第２のデータ分配器３２は、第１
のデータ分配器のアクセスの後、成る一定時間遅れてア
ドレスバスにより書込みを開始してレベルはＬＯＷ’
となり、書込み１のタイミングより時間ｔ２の後の初期
化２の時間で初期化が終了し出力レベルはｈｉｇｈ’に
転じ、第４のＡＮＤ３７〜第６のＡＮＤ３９を経て第１
の出力データを出力する。すなわち第１のデータ分配器
３１の初期化時には、第２のデータ分配器３２は前の状
態を継続しており、次段以降の回路の誤動作の原因とな
る。この誤動作を防止するために、第４図に示す３３の
誤出力防止回路を設けている。
誤出力防止回路３３は、データおよびアドレスデータを
入力し、書込み１のタイミングの時間で出力レベルを°
ＬＯＷ’ とし、また書込み２の時間においてｈｉｇｈ
’となる時間幅ｔ３を有する（Ｃ）に示す誤出力防止回
路３３の出力を生成して第１のＡＮＤ３４〜第６のＡＮ
Ｄ３９に加え、時間ｔ３だけ遅れて第１のＡＮＤ３４〜
第６のＡＮＤ３９のゲートを開くようにする。
入力し、書込み１のタイミングの時間で出力レベルを°
ＬＯＷ’ とし、また書込み２の時間においてｈｉｇｈ
’となる時間幅ｔ３を有する（Ｃ）に示す誤出力防止回
路３３の出力を生成して第１のＡＮＤ３４〜第６のＡＮ
Ｄ３９に加え、時間ｔ３だけ遅れて第１のＡＮＤ３４〜
第６のＡＮＤ３９のゲートを開くようにする。
この結果、第１のＡＮＤ３４〜第６のＡＮＤ３９の入力
である第１のデータ分配器３１と第２のデータ分配器３
２の出力レベルがｈｉｇｈ’となり、かつ誤出力防止回
路３３の出力も°ｈｉｇｈ’となったとき、すなわちア
ドレス開始から時間ｔ３遅れた時間に初期化のタイミン
グが揃えられ、８ビット構成の第１の出力データと第２
の出力データが出力される。
である第１のデータ分配器３１と第２のデータ分配器３
２の出力レベルがｈｉｇｈ’となり、かつ誤出力防止回
路３３の出力も°ｈｉｇｈ’となったとき、すなわちア
ドレス開始から時間ｔ３遅れた時間に初期化のタイミン
グが揃えられ、８ビット構成の第１の出力データと第２
の出力データが出力される。
従って、並列データのデータ分配時の初期化のタイミン
グを揃えるためには、初期化中であることを検出する誤
出力防止回路３３が必要となり、簡単・小型の回路構成
が困難となる。
グを揃えるためには、初期化中であることを検出する誤
出力防止回路３３が必要となり、簡単・小型の回路構成
が困難となる。
本発明は、並列データ分配の初期化時のタイミングを揃
えることにより、初期化時に生じる誤動作を防止する簡
単な回路を提供することを目的とする。
えることにより、初期化時に生じる誤動作を防止する簡
単な回路を提供することを目的とする。
第１図は本発明の原理構成を示す図である。
図中、１ａ〜１ｎは第１〜第ｎのデータ分配器であり、
マイクロプロセッサから入力するにビットの並列データ
をＮポートに拡張し、ｋ−１ビットと１ビットのデータ
とに分けて出力するもの、また２ａ〜２ｎは第１〜第ｎ
のＡＮＤであり、対向する前記第１〜第ｎのデータ分配
器１８〜１ｎの中の一つからｋ−１ビットのデータを入
力し、かつ、該ｋ−１ビットのデータを出力したデータ
分配器を除く他の第１〜第ｎのデータ分配器１ａ〜１ｎ
からはｌビア）のデータを入力するようにし、データ分
配の初期化時の信号誤出力の防止するように構成する。
マイクロプロセッサから入力するにビットの並列データ
をＮポートに拡張し、ｋ−１ビットと１ビットのデータ
とに分けて出力するもの、また２ａ〜２ｎは第１〜第ｎ
のＡＮＤであり、対向する前記第１〜第ｎのデータ分配
器１８〜１ｎの中の一つからｋ−１ビットのデータを入
力し、かつ、該ｋ−１ビットのデータを出力したデータ
分配器を除く他の第１〜第ｎのデータ分配器１ａ〜１ｎ
からはｌビア）のデータを入力するようにし、データ分
配の初期化時の信号誤出力の防止するように構成する。
本発明では第１図に示すように、例えばデータ合成を行
う一つのＡＮＤ２１１に、データ分配器Ｉｎ＋が出力し
たｋ−１ビットのデータと共にデータ分配器１＋ｓの以
外のデータ分配器が出力した各１ピントの構成のｎ−１
個のデータをゲートとして加えるようにする。
う一つのＡＮＤ２１１に、データ分配器Ｉｎ＋が出力し
たｋ−１ビットのデータと共にデータ分配器１＋ｓの以
外のデータ分配器が出力した各１ピントの構成のｎ−１
個のデータをゲートとして加えるようにする。
この結果ＡＮＤ１４〜ＡＮＤ１９は、一つのデータ分配
器の初期化のときには、他のデータ分配器の出力を抑え
て誤出力を防止することが可能となる。
器の初期化のときには、他のデータ分配器の出力を抑え
て誤出力を防止することが可能となる。
第２図は本発明の一実施例を示す回路図であり、また、
第３図は本発明の一実施例のタイミングを示す図である
。以下第２図と第３図に基ずいて詳細に説明するが第４
図、第５図と同一構成については説明を省略する。
第３図は本発明の一実施例のタイミングを示す図である
。以下第２図と第３図に基ずいて詳細に説明するが第４
図、第５図と同一構成については説明を省略する。
第２図において、１０はマイクロプロセッサ、１１は第
１のデータ分配器、１２は第２のデータ分配器、また３
４〜３９は第１のＡＮＤ〜第６のＡＮＤである。
１のデータ分配器、１２は第２のデータ分配器、また３
４〜３９は第１のＡＮＤ〜第６のＡＮＤである。
従来例と同様に、マイクロプロセッサ１０からは８ビッ
トの並列データが出力し、データバスを経由して第１の
データ分配器１１と第２のデータ分配器１２に入力する
。この入力データは、アドレスバスにより時分割制御さ
れて第１のデータ分配器３１からは出力ａ−ｃと出力ｃ
１を出力する。このとき出力ａは８ビット構成のデータ
であり第１のＡＮＤ３４に、また出力すも８ビット構成
のデータとして第２のＡＮＤ３５に加える。しかしなが
ら、出力Ｃは７ビットとして１ビット分少なくなったデ
ータとして第３のＡＮＤ３６に入力され、余りビットで
ある１ビットのデータは第４のＡＮＤ３７〜第６のＡＮ
Ｄ３９に入力するようにする。
トの並列データが出力し、データバスを経由して第１の
データ分配器１１と第２のデータ分配器１２に入力する
。この入力データは、アドレスバスにより時分割制御さ
れて第１のデータ分配器３１からは出力ａ−ｃと出力ｃ
１を出力する。このとき出力ａは８ビット構成のデータ
であり第１のＡＮＤ３４に、また出力すも８ビット構成
のデータとして第２のＡＮＤ３５に加える。しかしなが
ら、出力Ｃは７ビットとして１ビット分少なくなったデ
ータとして第３のＡＮＤ３６に入力され、余りビットで
ある１ビットのデータは第４のＡＮＤ３７〜第６のＡＮ
Ｄ３９に入力するようにする。
また同様に、第２のデータ分配器３２からの８ビットの
出力ｄは第４のＡＮＤ３７に、８ビットの出力ｅは第５
のＡＮＤ３８に入力し、また７ビットの出力ｆは第６の
ＡＮＤ３９に、なお余り１ビットの出力ｆ１は第１のＡ
ＮＤ３４〜第３のＡＮＤ３６に入力する。すなわち８ピ
ントの入力データは、ポート拡張されて第１のＡＮＤ３
４〜第３のＡＮＤ３６からは２３ビット、また、第４の
ＡＮＤ３７〜第６のＡＮＤ３９からも２３ビット、計４
６ビットに拡張されて出力する。
出力ｄは第４のＡＮＤ３７に、８ビットの出力ｅは第５
のＡＮＤ３８に入力し、また７ビットの出力ｆは第６の
ＡＮＤ３９に、なお余り１ビットの出力ｆ１は第１のＡ
ＮＤ３４〜第３のＡＮＤ３６に入力する。すなわち８ピ
ントの入力データは、ポート拡張されて第１のＡＮＤ３
４〜第３のＡＮＤ３６からは２３ビット、また、第４の
ＡＮＤ３７〜第６のＡＮＤ３９からも２３ビット、計４
６ビットに拡張されて出力する。
第３図（Ａ）に示すように、第１のデータ分配器１１は
アドレスデータにより書込みｌの時間において書込みを
開始して初期化され、書込みデータの不定な時間目の後
の初期化１の時間で初期化が終了して出力レベルはＬＯ
Ｗ’ に転じ、さらに遅れた時間ｔ３の書込み２におい
てｈｉｇｈ’に転する出力の出力ａ、出力ｂ、出力Ｃ１
及び出力ｃ１を出力する。同様に同図（Ｂ）に示すよう
に、第２のデー夕分配器３２からは、書込みｌより書込
みを開始して初期化され、書込みデータの不定な時間ｔ
２の後の初期化２の時間で初期化が終了し、出力レベル
はｈｉｇｈ’に転じ、同様に書込み２の時間より出力ｄ
、出力ｅ、出力ｆ、及び出力ｆ１を出力する。
アドレスデータにより書込みｌの時間において書込みを
開始して初期化され、書込みデータの不定な時間目の後
の初期化１の時間で初期化が終了して出力レベルはＬＯ
Ｗ’ に転じ、さらに遅れた時間ｔ３の書込み２におい
てｈｉｇｈ’に転する出力の出力ａ、出力ｂ、出力Ｃ１
及び出力ｃ１を出力する。同様に同図（Ｂ）に示すよう
に、第２のデー夕分配器３２からは、書込みｌより書込
みを開始して初期化され、書込みデータの不定な時間ｔ
２の後の初期化２の時間で初期化が終了し、出力レベル
はｈｉｇｈ’に転じ、同様に書込み２の時間より出力ｄ
、出力ｅ、出力ｆ、及び出力ｆ１を出力する。
なお、出力ａ、出力ｂ、出力Ｃと出力ｆ１は第１のＡＮ
Ｄ３４〜第３のＡＮＤ３６で合成され、また、出力ｄ、
出力ｅ、出力ｆと出力ＣＩは第４のＡＮＤ３７〜第６の
ＡＮＤ３９で合成せれる。この結果、第１の出力データ
、及び第２の出力データが構成され、（Ｃ）に示すよう
なタイミングより出力するデータとなり、書込み１より
時間ｔ３だけおくれた書込み２のタイミングより出力さ
れる。
Ｄ３４〜第３のＡＮＤ３６で合成され、また、出力ｄ、
出力ｅ、出力ｆと出力ＣＩは第４のＡＮＤ３７〜第６の
ＡＮＤ３９で合成せれる。この結果、第１の出力データ
、及び第２の出力データが構成され、（Ｃ）に示すよう
なタイミングより出力するデータとなり、書込み１より
時間ｔ３だけおくれた書込み２のタイミングより出力さ
れる。
以上説明したように、本発明によれば、複数個のデータ
分配器の初期化順序の時間差により生じる誤った信号の
出力することの抑制を、データ分配器にＡＮＤ回路を附
加するだけの簡単な回路構成で実現が可能となり、回路
の小型化に効果を発揮する。
分配器の初期化順序の時間差により生じる誤った信号の
出力することの抑制を、データ分配器にＡＮＤ回路を附
加するだけの簡単な回路構成で実現が可能となり、回路
の小型化に効果を発揮する。
第１図は本発明の原理構成を示す図、
第２図は本発明の一実施例を示す回路図、第３図は本発
明の一実施例のタイミングを示す図、 第４図は従来の一実施例を示す回路図、第５図は従来の
一実施例のタイミングを示す図、を示す。 図において、 １１〜１ｎは第１のデータ分配器〜第ｎのデータ分配器
、 ２１〜２ｎは第１のＡＮＤ〜第ｎのＡＮＤ。 である。 奉死咽Ａ厘現嘴へＩ示Ｔ恥 ｔｓ １ 図 本Ａε明ψ−央オ包Ｏｊ）を示を凪穿くｎ第２図 Ａ（耳と州り一矢施仔りｑりＡミ）７（示ｖｑ第３１！
！Ｉ
明の一実施例のタイミングを示す図、 第４図は従来の一実施例を示す回路図、第５図は従来の
一実施例のタイミングを示す図、を示す。 図において、 １１〜１ｎは第１のデータ分配器〜第ｎのデータ分配器
、 ２１〜２ｎは第１のＡＮＤ〜第ｎのＡＮＤ。 である。 奉死咽Ａ厘現嘴へＩ示Ｔ恥 ｔｓ １ 図 本Ａε明ψ−央オ包Ｏｊ）を示を凪穿くｎ第２図 Ａ（耳と州り一矢施仔りｑりＡミ）７（示ｖｑ第３１！
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Claims (1)
- 【特許請求の範囲】 マイクロプロセッサから入力する並列データをポート拡
張して出力するものにおいて、 マイクロプロセッサから入力するｋビットの並列データ
をＮポートに拡張し、ｋ−１ビットと１ビットのデータ
とに分けて出力する第１〜第ｎのデータ分配器（１ａ〜
１ｎ）と、対向する前記第１〜第ｎのデータ分配器（１
ａ〜１ｎ）の中の一つからｋ−１ビットのデータを入力
し、かつ、該ｋ−１ビットのデータを出力したデータ分
配器を除く他の第１〜第ｎのデータ分配器（１ａ〜１ｎ
）からは１ビットのデータを入力するｎ個の第１〜第ｎ
のＡＮＤ（２ａ〜２ｎ）を設け、 一つのデータ分配器の初期化の期間中は、他のデータ分
配器の出力を抑える構成とするデータ分配の初期化時の
信号誤出力の防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133994A JPH01302458A (ja) | 1988-05-30 | 1988-05-30 | データ分配の初期化時の信号誤出力の防止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133994A JPH01302458A (ja) | 1988-05-30 | 1988-05-30 | データ分配の初期化時の信号誤出力の防止方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01302458A true JPH01302458A (ja) | 1989-12-06 |
Family
ID=15117904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133994A Pending JPH01302458A (ja) | 1988-05-30 | 1988-05-30 | データ分配の初期化時の信号誤出力の防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01302458A (ja) |
-
1988
- 1988-05-30 JP JP63133994A patent/JPH01302458A/ja active Pending
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