JPS6220582B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理装置に関し、特に処理部、記
憶部及び入出力部を含む情報処理装置に係る。

従来、情報処理装置の処理動作は、記憶部から
のプログラム内容に基いて、処理部が入出力部を
制御してデータの入出力を行い、このデータと記
憶部内の命令に基いて処理部でデータ処理を行な
うという一連の手順を踏むものである。

この様に、従来の情報処理装置では、処理部、
記憶部及び入出力部が相互に連絡し合つてプログ
ラム処理を実行するために、例えば記憶部に誤つ
た内容が記憶されていた場合には、それによつて
装置全体が誤動作をしてしまい事態の拾収がつか
なくなることがあつた。特に、新しく開発された
プログラムを入力して、このプログラムが正常に
動作するかどうかを確認する場合、開発したプロ
グラムは入出力部を通して電気的に書き変え可能
なRAM部に入力されるため、もし入力したプロ
グラムに誤まりがあつたり、あるいは正常であつ
ても記憶部に格納する段階において誤つた内容が
記憶されてしまつた場合等には、後に続く動作確
認の情報処理において当然装置は誤動作を起こ
す。例えば、アセンブラ言語レベルで書かれたプ
ログラムを実際に動作させることによりこのプロ
グラムの開発を行なうような開発用の処理におい
ては、装置に含まれる操作卓（コンソール）等の
制御回路の制御をこのプログラムに許した場合に
おいて、このプログラムのバグ（虫）等により制
御回路が誤つて動作されることがあつた。また、
制御回路の制御が複雑な場合にその制御の手順が
間違えてプログラムされることもあつた。

このように、誤つたプログラムの誤操作により
周辺装置が誤動作してしまう。特にプログラムに
より動作モードを指定するような制御回路を含む
場合においては、誤つたプログラムによる誤動作
によつて入出力部から新らたな情報が入力されて
プログラムが書き換えられてしまい、プログラム
の開発が不可能となつてしまうという、欠点を有
していた。

本発明は上記欠点を解決すべくなされたもの
で、その目的は誤つた記憶内容により、装置が誤
動作を行うことのない情報処理装置を提供するこ
とにある。

以下、図面を参照して本発明の情報処理装置の
一実施例を説明する。

第１図はアセンブラ言語レベルのプログラムに
基いて、開発用プログラムを製作する処理を実行
する情報処理装置のブロツク図で、中央処理装置
１は記憶部２，３とはアドレスバス７、データ・
バス６、制御線８を介して接続される。また中央
処理装置１と周辺装置５（磁気テープ、ラインプ
リンター、キーボード、デイスプレイ、PROM書
き込み器等）とは周辺装置制御部４を介して接続
される。周辺装置制御部４はアドレス・バス７、
データ・バス６を介して制御される。この構成に
おいて各部は以下の機能を有するものとする。

中央処理装置１：記憶部及び周辺装置制御部を
制御する為に必要とされる制御信号及びアドレス
信号を発生させるとともに命令の読み込みサイク
ルの開始を示す信号を発生する機能を含む。

記憶部２：装置を動作させ、プログラムの開発
を行なう為の制御プログラム（システム・プログ
ラム、OPコード）を記憶しておく。

記憶部３：開発する対象となるプログラムを記
憶する。

周辺装置制御部４：周辺装置５の制御を行な
う。

周辺装置５：装置を動作させる操作卓を有する
もので、ラインプリンター、PROM書き込み器を
指す。

データバス６：各部の間のデータ転送ライン、 アドレスバス７：記憶部２，３、周辺装置制御
部４等の選択を行なう。

制御線８：中央処理装置１から記憶部２，３、
周辺装置５等を制御する為の信号を送る線。

制御線９：命令読み込みサイクルの開始を示す
中央処理装置１からの信号を付加制御部１１に送
る線。

制御線１０：周辺装置制御部４を制御する信号
を付加制御部１１より送る線。

付加制御部１１：アドレス・バス７の信号と制
御線９からの信号により記憶部２のプログラムに
基いて装置が動いていることを示す信号を発生
し、これらと制御線８からの信号により周辺装置
制御部４を制御する信号を制御線１０を通して送
出する。

以上の機能を有する各部を用いて本実施例の動
作を説明する。

第２図は付加制御部を示す回路構成の一実施例
である。付加制御部１１は、アドレスバス７上の
データをデコードするアドレスデコーダー１２
と、この出力によりリセツトされるフリツプ・フ
ロツプ１３とを含み、中央処理装置１が記憶部１
を指定していることを記憶部１のアドレス信号を
入力するアドレスデコーダー１２によつて知るこ
とが出来る。更にこのデコーダ信号１４を命令読
み込みサイクルの開始を示す信号と同期してフリ
ツプ・フロツプ１３に取り込むことにより記憶部
２の内容に基いて装置が動作中であることを示す
信号１５（高レベル）が得られ、この信号１５と
中央処理装置１が周辺装置制御を行なう為の信号
８との論理積をアンドゲート１６，１６′により
とることにより選択信号１０を作る。この変換さ
れた信号１０は中央処理装置１が記憶部２の内容
に基づいて周辺装置５を選択した場合には周辺装
置５、制御部４を動作状態とするが、記憶部３の
内容に基いて、装置が動作する時にはアドレス・
デコーダから出力がでず、命令読み込みサイクル
の開始を示す信号９がフリツプ・フロツプ１３に
入力されても、フリツプ・フロツプ１３からの出
力信号は低レベルの信号であり周辺装置制御信号
８は禁止されてしまう為に、記憶部３の内容によ
つて周辺装置を指定しても、周辺装置制御部４を
制御する信号１０は出力されず、周辺装置５を選
択することはできない。

以上説明してきたように第２図の回路を用いる
ことにより記憶部２の内容によつて、周辺装置５
を指定することはできるが、記憶部３の内容によ
つて、周辺装置５を選択することはできないた
め、記憶部３に書き込まれた開発プログラムに誤
りがあつても、これによつて周辺装置５が誤動作
を起こすことはない。

第３図に更に他の実施例を示す。この例におい
て付加制御部１１′を構成するアドレス・デコー
ダー２０は、第２図のアドレス・デコーダー１２
と同じ働きをするものとし、このデコーダーの出
力を、命令読み込みサイクルの始まりを示す信号
a′で、プリツプ・フロツプ２１にラツチすること
により記憶部２の内容によつて装置が動作中であ
るということを示す信号高レベルを出力端に得
る。一方、記憶部３を指定するアドレスをこの付
加制御部１１″が受けた時は、デコーダー２０か
らは出力が出されないので、出力端には低レベ
ルが生じこれらの信号を用いて周辺装置制御部４
を選択する為のアドレス・デコーダー２２を制御
し、記憶部２の内容に基づく装置の動作中におい
てのみアドレスデコーダーの駆動を可能とし、記
憶部３に基づく動作中はこのデコーダー２２を駆
動させないことによつて、周辺装置の選択を制御
させることもできる。

以上のように、本実施例によれば、誤つた内容
を記憶した記憶部からの誤つた命令に従つて、周
辺装置が誤動作をすることが防止できる。特に、
周辺装置としてPROM書き込み器を用いた場合、
記憶部からの誤つた命令により、誤つた情報の書
き込みが行なわれ、装置自体が誤動作を起こすだ
けでなく、今まで書き込まれた情報を全て書き換
えなければならないという不都合が完全に防止で
き、その効果は非常に大である。

更に、本実施例では記憶部を指定するアドレス
を解読することにより、その記憶部からの命令に
よつて指定される周辺装置の選択を制御する例を
説明したが、本発明はこれに留まることなく、例
えばマルチ・プロセツサー方式による情報処理等
の如く、独自にプログラム処理を実行する機能を
有するプロセツサーを複数個用いて相互にデータ
転送を実行しつつ、並列処理を行なうシステムに
おいて、主プロセツサーによつて指定されるプロ
セツサーのアドレスを解読し、このプロセツサー
によつて選択されるべき他の制御系、例えば周辺
装置や、他のプロセツサの選択を禁止すべき付加
制御部を設けることにより、システムの誤動作を
防止したり、処理手順の変更を行なつたりするこ
とも可能である。

又、付加制御部に含まれるアドレスデコーダー
は、入力されるアドレス信号の全ビツトを解読し
てもよいし、特定のビツトのみを解読してもよ
い。

【図面の簡単な説明】

第１図は本発明の一実施例を示す情報処理装置
のブロツク図であり、第２図は付加制御部の一実
施例を示す回路図であり第３図はこの付加制御部
の他の実施例を示すブロツク図である。 １…中央処理装置、２，３…記憶部、４…周辺
装置制御部、５…周辺装置、６…データバス、７
…アドレスバス、８，９，９′，１０…アドレス
デコーダ、１４，１５…信号線、１３，２１…フ
リツプ・フロツプ（ラツチ回路）。

Claims (1)

【特許請求の範囲】
1. １ 制御プログラムが記憶されている第１のメモ
   リと、開発用プログラムが記憶されている第２の
   メモリと、中央処理装置と、周辺装置制御部と、
   これらを接続するアドレスバスおよびデータバス
   と、前記中央処理装置から出力されたアドレスが
   前記第１のメモリに対するものであるか前記第２
   のメモリに対するものであるかを判定する回路と
   を有し、該判定回路により前記アドレスが前記第
   １のメモリに対するものであることが判定された
   時は、前記周辺装置制御部へのアクセスを許可
   し、一方前記アドレスが前記第２のメモリに対す
   るものであれば、前記周辺装置制御部へのアクセ
   スを禁止することを特徴とする情報処理装置。