JPS62202555A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62202555A JPS62202555A JP61044642A JP4464286A JPS62202555A JP S62202555 A JPS62202555 A JP S62202555A JP 61044642 A JP61044642 A JP 61044642A JP 4464286 A JP4464286 A JP 4464286A JP S62202555 A JPS62202555 A JP S62202555A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- groove
- surface area
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 230000005260 alpha ray Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置の溝則す構造のキャパシタ
の構造に関するものである。
の構造に関するものである。
第２図は従来の半導体記憶装置の溝ａり構造のキャパシ
タ形状を示す断面側１【１図であり、基板１に長方体の
；１“ｑ２が形成され、図示しない絶縁膜と導Ｔｔｔ層
を形成してキャパシタ３が構成される。
タ形状を示す断面側１【１図であり、基板１に長方体の
；１“ｑ２が形成され、図示しない絶縁膜と導Ｔｔｔ層
を形成してキャパシタ３が構成される。
このように従来の半導体記憶装置のキャパシタは、その
）１ｑ２が長方体をなしているため、その表面積の大き
さによってキャパシタ容量は決定される。したがって、
キャパシタ容量の変化は溝２の深さや開口部の大きさを
変えることによって可能である。
）１ｑ２が長方体をなしているため、その表面積の大き
さによってキャパシタ容量は決定される。したがって、
キャパシタ容量の変化は溝２の深さや開口部の大きさを
変えることによって可能である。
しかしながら、従来の半導体記憶装置のキャパシタは長
方体の溝２を形成しているため、キャパシタ容量を変丸
るには溝２の深さ、あるいは溝２の開口部の大きさを変
えろ以外にはなく、キャパシタ表面積の増大には限界が
あった。
方体の溝２を形成しているため、キャパシタ容量を変丸
るには溝２の深さ、あるいは溝２の開口部の大きさを変
えろ以外にはなく、キャパシタ表面積の増大には限界が
あった。
この発明は、上記のような問題点を解消するなめになさ
れたもので、キャパシタ表面積を拡げることによりキャ
パシタ容量を増やすことができる半導体記憶装置を得る
ことを目的とする。
れたもので、キャパシタ表面積を拡げることによりキャ
パシタ容量を増やすことができる半導体記憶装置を得る
ことを目的とする。
この発明に係る半導体記憶装置は、１苫１屈り構造のキ
ャパシタの溝の形状を球状、もしくは楕円球状にしたも
のである。
ャパシタの溝の形状を球状、もしくは楕円球状にしたも
のである。
この発明においては、キャパシタの溝が球状、もしくは
楕円球状に形成されていることから、従来の長方体の溝
１１！ リ構造に比べ表面積が増加する。
楕円球状に形成されていることから、従来の長方体の溝
１１！ リ構造に比べ表面積が増加する。
したがって、キャパシタ容量を増加させることができ、
ａ線によるソフトエラーが防止される。
ａ線によるソフトエラーが防止される。
第１図はこの発明の一実施例を示す断面側面図であり、
１１は基板、１２は前記基板１１に形成された溝で、乙
の溝１２は球状、もしくは楕円球状に形成されて溝掘り
構造のキャパシタ１３が構成されている。
１１は基板、１２は前記基板１１に形成された溝で、乙
の溝１２は球状、もしくは楕円球状に形成されて溝掘り
構造のキャパシタ１３が構成されている。
基本動作は従来技術と同様であるが、第１図のように球
状、もしくは楕円球状に形成されたキャパシタの表面積
が従来例より大きくなり、その表面積に比例した電倚が
蓄積される。したがって、従来例に比べて、さらに多く
の電荷址を得ることができ、キャパシタ容量を増やすこ
とができる。
状、もしくは楕円球状に形成されたキャパシタの表面積
が従来例より大きくなり、その表面積に比例した電倚が
蓄積される。したがって、従来例に比べて、さらに多く
の電荷址を得ることができ、キャパシタ容量を増やすこ
とができる。
なお、上記実施例では単独の溝掘り構造のキャパシタに
ついて述べたが、キャパシタを構成する溝を複数個並列
に配列したものに対しても同様に適用される。
ついて述べたが、キャパシタを構成する溝を複数個並列
に配列したものに対しても同様に適用される。
この発明は以上説明したとおり、少なくとも１つの溝間
り構造のキャパシタを備えており、乙のｄζ［屈り構造
のキャパシタの溝を球状、もしくは楕円球状に形成した
ので、溝の表面積が大きくなり、キャパシタ賽Ｊヨを従
来に比べて大きくとることができるため、ａ綿によるソ
フトエラーに対する誤動作を防止することができる効果
がある。
り構造のキャパシタを備えており、乙のｄζ［屈り構造
のキャパシタの溝を球状、もしくは楕円球状に形成した
ので、溝の表面積が大きくなり、キャパシタ賽Ｊヨを従
来に比べて大きくとることができるため、ａ綿によるソ
フトエラーに対する誤動作を防止することができる効果
がある。
第１図は乙の発明の一実施例を示す断面側面図、第２図
は従来の半導体記憶装置の溝掘り構造のギャパシタ形状
を示す断面側面図である。 図において、１１は基板、１２は溝、１３ばキャパシタ
である。 なお、各図中の同一符号は同一または相当部分を示す。
は従来の半導体記憶装置の溝掘り構造のギャパシタ形状
を示す断面側面図である。 図において、１１は基板、１２は溝、１３ばキャパシタ
である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 基板に溝掘り型キャパシタを備えた半導体記憶装置に
おいて、前記溝掘り型キャパシタを１つ以上備え、この
溝掘り型キャパシタの溝の形状を球状、もしくは楕円球
状としたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61044642A JPS62202555A (ja) | 1986-02-28 | 1986-02-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61044642A JPS62202555A (ja) | 1986-02-28 | 1986-02-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62202555A true JPS62202555A (ja) | 1987-09-07 |
Family
ID=12697083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61044642A Pending JPS62202555A (ja) | 1986-02-28 | 1986-02-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794259B2 (en) * | 2001-07-20 | 2004-09-21 | Infineon Technologies Ag | Method for fabricating self-aligning mask layers |
-
1986
- 1986-02-28 JP JP61044642A patent/JPS62202555A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794259B2 (en) * | 2001-07-20 | 2004-09-21 | Infineon Technologies Ag | Method for fabricating self-aligning mask layers |
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