JPS62202553A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62202553A JPS62202553A JP4479086A JP4479086A JPS62202553A JP S62202553 A JPS62202553 A JP S62202553A JP 4479086 A JP4479086 A JP 4479086A JP 4479086 A JP4479086 A JP 4479086A JP S62202553 A JPS62202553 A JP S62202553A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はバイポーラトランジスタおよび絶縁ゲート型ト
ランジスタを同一基板に形成した半導体装置の製造方法
に関する。
ランジスタを同一基板に形成した半導体装置の製造方法
に関する。
[従来技術およびその問題点]
従来によりバイポーラトランジスタおよびMOSトラン
ジスタを共存させる複合型ICが種々開発されているが
、単−型ICのトランジスタに比べて複合型ICのとト
ランジスタは寸法、電気特性および信頼性の七で十分と
はJえない。
ジスタを共存させる複合型ICが種々開発されているが
、単−型ICのトランジスタに比べて複合型ICのとト
ランジスタは寸法、電気特性および信頼性の七で十分と
はJえない。
複合型ICにおけるバイポーラトランジスタの改良に関
しては、エミッタ領域の形成をポリシリコン層からの不
純物拡散で行い、浅い接合を自己整合的に得る方υ:が
提案されている(特開昭58−222556号・公報)
。
しては、エミッタ領域の形成をポリシリコン層からの不
純物拡散で行い、浅い接合を自己整合的に得る方υ:が
提案されている(特開昭58−222556号・公報)
。
一方、)IO8)ランジスタに関しては、微細化に伴っ
てホットエレクトロン効果や短チヤネル効果が聞届とな
り、それに対してL[)D方式やサイドウオールを用い
たオフセットゲート方式等が提案されている。
てホットエレクトロン効果や短チヤネル効果が聞届とな
り、それに対してL[)D方式やサイドウオールを用い
たオフセットゲート方式等が提案されている。
しかしながら、これらの改良は、どちらか一方のみの改
良であるために、双方を別々に形成しようとすれば、工
程数が増加するとともに、両トランジスタにも好ましく
ない影響を相互に午えてしまうという問題点を有してい
た。
良であるために、双方を別々に形成しようとすれば、工
程数が増加するとともに、両トランジスタにも好ましく
ない影響を相互に午えてしまうという問題点を有してい
た。
[問題点を解決するための手段]
本発明による半導体装この製造方法は、少なくともバイ
ポーラトランジスタおよび絶縁ゲート型トランジスタが
形成された半導体装置を製造する方法において。
ポーラトランジスタおよび絶縁ゲート型トランジスタが
形成された半導体装置を製造する方法において。
一導電型半導体層上にバイポーラトランジスタのベース
領域となる反対導電型半導体領域を形成し、 該反対導電型半導体領域およびその他の一導電型半導体
領域上に酸化膜を形成し、 少なくとも前記反対導電型半導体領域上であってエミッ
タ領域を形成しようとする部分の前記酸化膜を選択的に
除去して開口部を形成し。
領域となる反対導電型半導体領域を形成し、 該反対導電型半導体領域およびその他の一導電型半導体
領域上に酸化膜を形成し、 少なくとも前記反対導電型半導体領域上であってエミッ
タ領域を形成しようとする部分の前記酸化膜を選択的に
除去して開口部を形成し。
一導電型の不純物を含むポリシリコン層を、前記開口部
に形成するとともに、前記一導電型半導体領域上の酸化
膜」二に絶縁ゲート型トランジスタのゲート電極として
形成し、 熱酸化によって、前記開口部のポリシリコン層から一導
電型の不純物を前記反対導電型半導体領域に拡散させて
一導電型のエミッタ領域を形成するとともに、少なくと
も前記ゲート電極となるポリシリコン層の1−面および
側面に熱酸化膜を形成し、かつ前記酸化膜を成長させ、 前記ゲート電極となるポリシリコン層および熱酸化膜を
ブスクとして反対導電型の不純物をイオン注入し、熱処
理によって絶縁ゲート型トランジスタのソースおよびド
レイン領域を形成する、ことを特徴とする。
に形成するとともに、前記一導電型半導体領域上の酸化
膜」二に絶縁ゲート型トランジスタのゲート電極として
形成し、 熱酸化によって、前記開口部のポリシリコン層から一導
電型の不純物を前記反対導電型半導体領域に拡散させて
一導電型のエミッタ領域を形成するとともに、少なくと
も前記ゲート電極となるポリシリコン層の1−面および
側面に熱酸化膜を形成し、かつ前記酸化膜を成長させ、 前記ゲート電極となるポリシリコン層および熱酸化膜を
ブスクとして反対導電型の不純物をイオン注入し、熱処
理によって絶縁ゲート型トランジスタのソースおよびド
レイン領域を形成する、ことを特徴とする。
[作用]
このように、製造工程を複雑化することなく、改良され
たバイポーラトランジスタおよび絶縁ゲート型トランジ
スタを同時に形成することができ、また製造工程が容易
であるために、集積化の促進を図ることができる。
たバイポーラトランジスタおよび絶縁ゲート型トランジ
スタを同時に形成することができ、また製造工程が容易
であるために、集積化の促進を図ることができる。
[実施例]
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第1図(A)〜(E)は、本発明による半導体装置の製
造方法の−・実施例を示す製造工程図である。
造方法の−・実施例を示す製造工程図である。
まず、同図(A)において、P型シリコン基板lの表面
にに十埋込層2および素子分離用のP+領域3を成長さ
せるためのP十埋込層を形成した後、Nエピタキシャル
層4を成長させる。続いて、Nエピタキシャル層4上に
窒化膜を形成し、素子分離領域を形成しようとする部分
を選択的にエツチング除去した後、酸化して素子分離用
の選択酸化膜5を形成する。そして、バイポーラトラン
ジスタのPベース領域6を形成する。
にに十埋込層2および素子分離用のP+領域3を成長さ
せるためのP十埋込層を形成した後、Nエピタキシャル
層4を成長させる。続いて、Nエピタキシャル層4上に
窒化膜を形成し、素子分離領域を形成しようとする部分
を選択的にエツチング除去した後、酸化して素子分離用
の選択酸化膜5を形成する。そして、バイポーラトラン
ジスタのPベース領域6を形成する。
次に、Nエピタキシャル層4およびPベース領域6」二
に厚さ500人のゲート酸化膜7を形成した後、フォト
リングラフィによってへイボーラトランジスタのコレク
タおよびエミッタ領域を形成しようとする部分のゲート
酸化膜7を選択的にエツチング除去し、たとえば41L
mX44mの拡散開口部8および9を形成する。更に、
その上に厚さ5000人のポリシリコン層lOを形成し
、イオン注入方又はPOCl3によってN型不純物(P
、As等)をドープする。勿論、最初からドープされた
ポリシリコンを堆積させてもよい。
に厚さ500人のゲート酸化膜7を形成した後、フォト
リングラフィによってへイボーラトランジスタのコレク
タおよびエミッタ領域を形成しようとする部分のゲート
酸化膜7を選択的にエツチング除去し、たとえば41L
mX44mの拡散開口部8および9を形成する。更に、
その上に厚さ5000人のポリシリコン層lOを形成し
、イオン注入方又はPOCl3によってN型不純物(P
、As等)をドープする。勿論、最初からドープされた
ポリシリコンを堆積させてもよい。
次に、同図(B)に示すように、ポリシリコン層lOを
選択的にエツチングして、8 pmX8 ILmのオー
バサイズのコレクタ拡散用ポリシリコン層11およびエ
ミッタ拡散用ポリシリコン層12と、ゲート電極用ポリ
シリコン層13を形成する。そして。
選択的にエツチングして、8 pmX8 ILmのオー
バサイズのコレクタ拡散用ポリシリコン層11およびエ
ミッタ拡散用ポリシリコン層12と、ゲート電極用ポリ
シリコン層13を形成する。そして。
ゲート電極用ポリシリコン層13をマスクとしてP型不
純物のイオン注入を行い、ソースおよびドレイン領域を
形成するための注入領域14を形成する。
純物のイオン注入を行い、ソースおよびドレイン領域を
形成するための注入領域14を形成する。
次に、同図(G)に示すように、1000℃で15分間
の熱酸化を行い、ポリシリコン層11.12.13およ
び酸化膜7上に厚さ約2000への熱酸化膜15を形成
する。また、この熱工程によって、ポリシリコン層11
および12中の不純物をNエピタキシャル層4およびP
ベース領域6へ各々拡散させ、コレクタ領域のN十オー
ミックコンタクト層1BおよびN+エミッタ領域17を
形成し、注入領域14の不純物を押込んでソースおよび
ドレイン領域の一部となる不純物濃度の低いP領域18
を形成する。
の熱酸化を行い、ポリシリコン層11.12.13およ
び酸化膜7上に厚さ約2000への熱酸化膜15を形成
する。また、この熱工程によって、ポリシリコン層11
および12中の不純物をNエピタキシャル層4およびP
ベース領域6へ各々拡散させ、コレクタ領域のN十オー
ミックコンタクト層1BおよびN+エミッタ領域17を
形成し、注入領域14の不純物を押込んでソースおよび
ドレイン領域の一部となる不純物濃度の低いP領域18
を形成する。
次に、同図(D)に示すように、レジスト1Bを塗布し
てにOSトランジスタ部だけ除去し、このレジスト19
とポリシリコン層13およびその側面の熱酸化W215
とをマスクとしてポロンイオンを高い濃度で注入する。
てにOSトランジスタ部だけ除去し、このレジスト19
とポリシリコン層13およびその側面の熱酸化W215
とをマスクとしてポロンイオンを高い濃度で注入する。
続いて、同図(E)に示すように、厚さ6000人(7
)PSG IIQ211:VD法テ形成し、950℃の
熱工程によってPSG膜21をデシファイするとともに
、注入された不純物を活性化し、ソースおよびドレイン
領域の一部となるP十領域20を形成する。すなわち、
高い不純物濃度の領域20と、ポリシリコン層13の側
面の熱酸化膜15の厚さに相当する低い不純物濃度のP
領域1日からソースおよびドレイン領域が形成されてい
る。そして、フォトリソグラフィによってポリシリコン
層およびベース、ソース、ドレインの各領域上にコンタ
クトホール22が形成される。このエツチング工程は、
後述するように、全ての領域においてほぼ同時に終了し
、特定の領域が極端にオーバー又はアンダーエツチング
されることはない。
)PSG IIQ211:VD法テ形成し、950℃の
熱工程によってPSG膜21をデシファイするとともに
、注入された不純物を活性化し、ソースおよびドレイン
領域の一部となるP十領域20を形成する。すなわち、
高い不純物濃度の領域20と、ポリシリコン層13の側
面の熱酸化膜15の厚さに相当する低い不純物濃度のP
領域1日からソースおよびドレイン領域が形成されてい
る。そして、フォトリソグラフィによってポリシリコン
層およびベース、ソース、ドレインの各領域上にコンタ
クトホール22が形成される。このエツチング工程は、
後述するように、全ての領域においてほぼ同時に終了し
、特定の領域が極端にオーバー又はアンダーエツチング
されることはない。
次に、上記熱酸化1程とコンタクトホール22を形成す
るエツチング工程との関係を更に詳細に説明する。
るエツチング工程との関係を更に詳細に説明する。
熱酸化によって各領域上の熱酸化膜の厚さが異なってい
ると、エツチング終点が異なるために、複数枚のフォト
マスクを用いてパターニングを行う必要があり、]ニ程
が増加してしまう。
ると、エツチング終点が異なるために、複数枚のフォト
マスクを用いてパターニングを行う必要があり、]ニ程
が増加してしまう。
そこで、フォトエツチングにおいて実質的に庫等の膜厚
となる条件を求めた。
となる条件を求めた。
まず、ドライ02酸化では、所定の酸化膜厚を得るには
時間がかかり過ぎて、その間にエミッタ領域の拡散が進
み、ベース領域をパンチスルーしてしまう、また、90
0℃のウェット酸化では、500人のゲート酸化膜7が
形成されたNエピタキシャル層4上に約1500人の酸
化を行うのに約60分を有し、この間にポリシリコン層
13上には約3000人の熱酸化膜15がrh:、長し
てしまう、この条件では、コンタクトホールを形成する
ためのエツチング(エッチレートは熱酸化膜で600〜
700八/win)の際、ポリシリコン層上と他の領域
とでは1分以上の差が生じ、ポリシリコン層上の終点時
には他の領域ではかなりのオーバーエッチが生じてしま
う。
時間がかかり過ぎて、その間にエミッタ領域の拡散が進
み、ベース領域をパンチスルーしてしまう、また、90
0℃のウェット酸化では、500人のゲート酸化膜7が
形成されたNエピタキシャル層4上に約1500人の酸
化を行うのに約60分を有し、この間にポリシリコン層
13上には約3000人の熱酸化膜15がrh:、長し
てしまう、この条件では、コンタクトホールを形成する
ためのエツチング(エッチレートは熱酸化膜で600〜
700八/win)の際、ポリシリコン層上と他の領域
とでは1分以上の差が生じ、ポリシリコン層上の終点時
には他の領域ではかなりのオーバーエッチが生じてしま
う。
そこで、本発明者等は、ポリシリコン層りと酸化膜が形
成された半導体上での酸化速度の比が温度によって変化
することを利用して、双方が実質的に同笠の膜厚になる
条件を見出してL記欠点を解消した。すなわち、温度を
]―げることによって両者間の差が縮まることを実験的
に見出し、その結果、本実施例では、1000℃のウェ
ット酸化によって500人のゲート酸化It!27が形
成されたNエピタキシャル層4上に15分で1500人
の酸化膜を成長させ、同じ時間でポリシリコン層13上
に約2000人の熱酸化+1215を形成した。このよ
うに、その差が約500八と縮まり、しかもポリシリコ
ン層上の、8酸化1漠はポリシリコン層からのリンが多
少含まれているために、エツチング速度が速く、500
人という差にも拘らずエツチング終点はほぼ同時であっ
た。すなわち、フォトリングラフィにおいて実質的に同
等の膜厚と言える。
成された半導体上での酸化速度の比が温度によって変化
することを利用して、双方が実質的に同笠の膜厚になる
条件を見出してL記欠点を解消した。すなわち、温度を
]―げることによって両者間の差が縮まることを実験的
に見出し、その結果、本実施例では、1000℃のウェ
ット酸化によって500人のゲート酸化It!27が形
成されたNエピタキシャル層4上に15分で1500人
の酸化膜を成長させ、同じ時間でポリシリコン層13上
に約2000人の熱酸化+1215を形成した。このよ
うに、その差が約500八と縮まり、しかもポリシリコ
ン層上の、8酸化1漠はポリシリコン層からのリンが多
少含まれているために、エツチング速度が速く、500
人という差にも拘らずエツチング終点はほぼ同時であっ
た。すなわち、フォトリングラフィにおいて実質的に同
等の膜厚と言える。
したがって、コンタクトホールを形成するためのエツチ
ングが1回で精度良く行うことができる。なお、酸化膜
の厚さを1500〜2000八に選択したのは、ポリシ
リコン層の厚さと、MOS トランジスタのオフセッ゛
トが約2000程度度以上である方が望ましいことから
である。
ングが1回で精度良く行うことができる。なお、酸化膜
の厚さを1500〜2000八に選択したのは、ポリシ
リコン層の厚さと、MOS トランジスタのオフセッ゛
トが約2000程度度以上である方が望ましいことから
である。
このように薄いゲート酸化1127をエツチングしてエ
ミッタ拡散開口部9を形成するために、加工精度が良く
なり、またポリシリコン層12からの拡散によってエミ
ッタ領域17を形成するために、自己整合的に浅い接合
を得ることができ、アラインメントマージンを小さくで
きるとともに、バイポーラトランジスタの特性を向上さ
せることができる。
ミッタ拡散開口部9を形成するために、加工精度が良く
なり、またポリシリコン層12からの拡散によってエミ
ッタ領域17を形成するために、自己整合的に浅い接合
を得ることができ、アラインメントマージンを小さくで
きるとともに、バイポーラトランジスタの特性を向上さ
せることができる。
一方、 MOS トランジスタは、「1己整合的に形成
された低い不純物濃度のP領域18によって電界強度が
緩和され、ホットキャリア等の発生が抑えられ、トラン
ジスタ特性が向トする。また、ポリシリコン層13の側
面の熱酸化膜15によってP領域18を容易に形成する
ことができる。
された低い不純物濃度のP領域18によって電界強度が
緩和され、ホットキャリア等の発生が抑えられ、トラン
ジスタ特性が向トする。また、ポリシリコン層13の側
面の熱酸化膜15によってP領域18を容易に形成する
ことができる。
なお、ホットキャリア等の発生を抑えることができる上
記ソースおよびドレイン領域の濃度プロファイルを形成
するには、本実施例のように二回のイオン注入による方
法だけではない。
記ソースおよびドレイン領域の濃度プロファイルを形成
するには、本実施例のように二回のイオン注入による方
法だけではない。
第2図は、所望の濃度プロファイルを得る別の方法をを
示す説明図である。
示す説明図である。
まず、ポリシリコン層13に形成される熱酸化膜15は
、それ自体傾斜をもって形成されるために、ポリシリコ
ン層13のみをマスクとした場合と異なり、−回の不純
物(ポロン)イオンの注入によって、図中のグラフに示
すような濃度プロファイルを得ることができる。更に、
ポリシリコン層13を形成する際に、その側面が傾斜す
るようにエッチソゲすれば、ホットキャリア等の発生を
抑えることができる所望の濃度プロファイルを得ること
ができる。
、それ自体傾斜をもって形成されるために、ポリシリコ
ン層13のみをマスクとした場合と異なり、−回の不純
物(ポロン)イオンの注入によって、図中のグラフに示
すような濃度プロファイルを得ることができる。更に、
ポリシリコン層13を形成する際に、その側面が傾斜す
るようにエッチソゲすれば、ホットキャリア等の発生を
抑えることができる所望の濃度プロファイルを得ること
ができる。
このようにして製造すれば、工程を複雑化することなく
、改良されたバイポーラトランジスタおよびMOSトラ
ンジスタを同時に特性を低下させることなく形成するこ
とができる。
、改良されたバイポーラトランジスタおよびMOSトラ
ンジスタを同時に特性を低下させることなく形成するこ
とができる。
第3図(A)および(B)は、本発明の第二実施例を示
す光センサの概略的製造工程図である。
す光センサの概略的製造工程図である。
同図(A)において、31はP型基板、32はN十埋込
層、33はよ子分離用P十領域、34はNエピタキシャ
ル層、35はP十領域、3Bは深いN十拡散領域である
。
層、33はよ子分離用P十領域、34はNエピタキシャ
ル層、35はP十領域、3Bは深いN十拡散領域である
。
P中領域35は、フォトダイオード部48ではNエピタ
キシャル層34との間でPAN接′合を形成する。N十
拡散領域36はフォトダイオードを埋込層32とともに
囲み、フォトタイオードの寄生トランジスタ効果を防8
ヒする。またバイポーラトランジスタ部50ではコレク
タ抵抗を低減させる。
キシャル層34との間でPAN接′合を形成する。N十
拡散領域36はフォトダイオードを埋込層32とともに
囲み、フォトタイオードの寄生トランジスタ効果を防8
ヒする。またバイポーラトランジスタ部50ではコレク
タ抵抗を低減させる。
次に、同図(B)において、第二一実施例と同様の工程
によって、ゲート酸化膜の拡散量11部にN型不純物を
含んだポリシリコン層37を形成するとともに、 MO
S トランジスタ部49のゲート酸化膜1−にゲート電
極用ポリシリコン38を形成する。
によって、ゲート酸化膜の拡散量11部にN型不純物を
含んだポリシリコン層37を形成するとともに、 MO
S トランジスタ部49のゲート酸化膜1−にゲート電
極用ポリシリコン38を形成する。
そして、熱酸化によって、厚さ約150o人の熱酸化膜
41を形成するとともに、その熱工程によってポリシリ
コン層から不純物を拡散させてエミッタ領域およびオー
ミックコンタクト領域となるN+領域39を形成する。
41を形成するとともに、その熱工程によってポリシリ
コン層から不純物を拡散させてエミッタ領域およびオー
ミックコンタクト領域となるN+領域39を形成する。
続いて、厚さeoooへのPSG膜42を形成した後、
アルミ配線43を形成し、居間プラズマ窒化膜44を形
成する。そして遮光層45、パッシベーション用プラズ
マ窒化膜48を形成し、窒化膜44および48をプラズ
マエツチングによって除去してフォトダイオード部48
1mに受光窓47を形成する。
アルミ配線43を形成し、居間プラズマ窒化膜44を形
成する。そして遮光層45、パッシベーション用プラズ
マ窒化膜48を形成し、窒化膜44および48をプラズ
マエツチングによって除去してフォトダイオード部48
1mに受光窓47を形成する。
このような構成の光センサにおいても、本発明は適用す
ることで、バイポーラトランジスタおよびMOS )ラ
ンジスタを集積化できるために、寄生容j、lを低減で
き、暗照度状態におけるフォトダイオードからの微小電
流も処理可能となり、信頼性も良好となる。
ることで、バイポーラトランジスタおよびMOS )ラ
ンジスタを集積化できるために、寄生容j、lを低減で
き、暗照度状態におけるフォトダイオードからの微小電
流も処理可能となり、信頼性も良好となる。
更に、フォトダイオードの受光窓47はプラズマ窒化膜
を除去したために、/8酎化膜41とPSG膜42の合
計約7500人の厚さとなり、人間の視感度における中
心波長に対してほぼ反射防IEの条件となり、入射光の
変換効率が高められ、感度が丘昇する。
を除去したために、/8酎化膜41とPSG膜42の合
計約7500人の厚さとなり、人間の視感度における中
心波長に対してほぼ反射防IEの条件となり、入射光の
変換効率が高められ、感度が丘昇する。
なお、本実施例におけるMOSトランジスタ部48のソ
ースおよびドレイン領域40は、二回のイオン注入工程
によって所9!の濃度プロファイルを形成しても、また
第2図で説明したように=−回のイオン注入工程によっ
て形成してもよい。
ースおよびドレイン領域40は、二回のイオン注入工程
によって所9!の濃度プロファイルを形成しても、また
第2図で説明したように=−回のイオン注入工程によっ
て形成してもよい。
[発明の効果]
以[−詳細に説明したように、本発明による半導体装置
の製造方法は、製造工程を複雑化することなく、改良さ
れたバイポーラトランジスタおよび絶縁ゲート型トラン
ジスタを同時に形成することができ、また製造工程が容
易であるために、集積化の促進を図ることができる。
の製造方法は、製造工程を複雑化することなく、改良さ
れたバイポーラトランジスタおよび絶縁ゲート型トラン
ジスタを同時に形成することができ、また製造工程が容
易であるために、集積化の促進を図ることができる。
4、図面(7) 1ifi ?li す説IJI第1図
(A)〜(E)は2本発明による半導体装置の製造方法
の−・実施例を示す製造1:程図、第2図は、所望の濃
度プロファイルを得る別の方法を示す説明図、 第3図(A)および(B)は、本発明の第二実施例を示
す光センサの概略的製造f程図である。
(A)〜(E)は2本発明による半導体装置の製造方法
の−・実施例を示す製造1:程図、第2図は、所望の濃
度プロファイルを得る別の方法を示す説明図、 第3図(A)および(B)は、本発明の第二実施例を示
す光センサの概略的製造f程図である。
l・・・半導体基板
2・・・埋込層
6自・・ベース領域
7・・・ゲート酸化膜
8.9・・・拡散開口部
10Φ・・ポリシリコン
11Φ・・コレクタ拡散用ポリシリコン層12・・・エ
ミッタ拡散用ポリシリコン層 。
ミッタ拡散用ポリシリコン層 。
13・・・ゲート電極用ポリシリコン層15・・・熱酸
化膜 17・・・エミッタ領域 18・・−p領域 20φ・・P中領域 ゛ 22・11φコンタクトホール 代理人 弁理士 山 下 穣 モ 図面の昂言(占容に変更なし) (C) ゛ 0口 婦 第3図 (8ン 手続補正書棚式) %式% A導体装置の製造方法 3、補正をする者 !バ件との関係 特許出願人 名 称 (100)キャノン株式会社4、代理人 二所 東京都港区虎ノ門五丁目13番1号−虎ノ門40
森ビル〕名 (6538) 弁理士 山 下
穣 平1 、−’−”で命令の日付
1−−=1和61年 5 B
27 II 三の対象 1面及び委任状 三の内容 ゛・、1皿1丁
化膜 17・・・エミッタ領域 18・・−p領域 20φ・・P中領域 ゛ 22・11φコンタクトホール 代理人 弁理士 山 下 穣 モ 図面の昂言(占容に変更なし) (C) ゛ 0口 婦 第3図 (8ン 手続補正書棚式) %式% A導体装置の製造方法 3、補正をする者 !バ件との関係 特許出願人 名 称 (100)キャノン株式会社4、代理人 二所 東京都港区虎ノ門五丁目13番1号−虎ノ門40
森ビル〕名 (6538) 弁理士 山 下
穣 平1 、−’−”で命令の日付
1−−=1和61年 5 B
27 II 三の対象 1面及び委任状 三の内容 ゛・、1皿1丁
Claims (3)
- (1)少なくともバイポーラトランジスタおよび絶縁ゲ
ート型トランジスタが形成された半導体装置を製造する
方法において、 一導電型半導体層上にバイポーラトランジスタのベース
領域となる反対導電型半導体領域を形成し、 該反対導電型半導体領域およびその他の一導電型半導体
領域上に酸化膜を形成し、 少なくとも前記反対導電型半導体領域上であってエミッ
タ領域を形成しようとする部分の前記酸化膜を選択的に
除去して開口部を形成し、一導電型の不純物を含むポリ
シリコン層を、前記開口部に形成するとともに、前記一
導電型半導体領域上の酸化膜上に絶縁ゲート型トランジ
スタのゲート電極として形成し、 熱酸化によって、前記開口部のポリシリコン層から一導
電型の不純物を前記反対導電型半導体領域に拡散させて
一導電型のエミッタ領域を形成するとともに、少なくと
も前記ゲート電極となるポリシリコン層の上面および側
面に熱酸化膜を形成し、かつ前記酸化膜を成長させ、 前記ゲート電極となるポリシリコン層および熱酸化膜を
マスクとして反対導電型の不純物をイオン注入し、熱処
理によって絶縁ゲート型トランジスタのソースおよびド
レイン領域を形成する、 ことを特徴とする半導体装置の製造方法。 - (2)上記ゲート電極となるポリシリコン層は、その側
面が傾斜をもつようにエッチング形成され、該側面に上
記熱酸化膜が形成されてイオン注入の際のマスクとなる
ことを特徴とする特許請求の範囲第1項記載の半導体装
置の製造方法。 - (3)上記熱酸化はウェット酸化であり、かつ上記ゲー
ト電極となるポリシリコン層上面の熱酸化膜と該熱酸化
によって成長した上記酸化膜とは、同一条件のエッチン
グに関して実質的に同じ膜厚であることを特徴とする特
許請求の範囲第1項記載の半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61044790A JPH0622273B2 (ja) | 1986-02-28 | 1986-02-28 | 半導体装置の製造方法 |
DE19873706278 DE3706278A1 (de) | 1986-02-28 | 1987-02-26 | Halbleitervorrichtung und herstellungsverfahren hierfuer |
DE3745036A DE3745036C2 (de) | 1986-02-28 | 1987-02-26 | Verfahren zum Herstellen einer Halbleitervorrichtung |
US07/501,968 US5106765A (en) | 1986-02-28 | 1990-03-29 | Process for making a bimos |
US08/285,765 US5488251A (en) | 1986-02-28 | 1994-08-03 | Semiconductor device and process for producing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61044790A JPH0622273B2 (ja) | 1986-02-28 | 1986-02-28 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62202553A true JPS62202553A (ja) | 1987-09-07 |
JPH0622273B2 JPH0622273B2 (ja) | 1994-03-23 |
Family
ID=12701204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61044790A Expired - Lifetime JPH0622273B2 (ja) | 1986-02-28 | 1986-02-28 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0622273B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
-
1986
- 1986-02-28 JP JP61044790A patent/JPH0622273B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0622273B2 (ja) | 1994-03-23 |
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