JPS60167469A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60167469A JPS60167469A JP2337184A JP2337184A JPS60167469A JP S60167469 A JPS60167469 A JP S60167469A JP 2337184 A JP2337184 A JP 2337184A JP 2337184 A JP2337184 A JP 2337184A JP S60167469 A JPS60167469 A JP S60167469A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、詳しくは、ドレイン
耐圧に秀れたＭＩＳＦＥＴの製造方法に関するものであ
る。
耐圧に秀れたＭＩＳＦＥＴの製造方法に関するものであ
る。
従来例の構成とその問題点
従来のＮチャンネル型ＭＩＳＦＥＴは、第１図にその断
面形状を示すように、低濃度Ｐ型シリコン基板（ＰＴ’
−８ｉ）１上に形成され、ソース（ｎｌ一層）２、ドレ
イン（ｎ土層）３．チャンネルドープ領域（Ｐ型拡散層
）４．ゲート絶縁膜６およびゲート電極６で構造されて
いる。
面形状を示すように、低濃度Ｐ型シリコン基板（ＰＴ’
−８ｉ）１上に形成され、ソース（ｎｌ一層）２、ドレ
イン（ｎ土層）３．チャンネルドープ領域（Ｐ型拡散層
）４．ゲート絶縁膜６およびゲート電極６で構造されて
いる。
この従来のＭＩＳＦＥＴの製造方法をのべると、捷ず、
シリコン基板１を熱酸化してゲート絶縁膜５を形成し、
ボロンをシリコン基板１にイオン注入してチャンネルド
ープ領域４を形成する。次にリンをドープしたポリシリ
コンでゲート電極６を形成した後、ゲート電極をマスク
にして砒素イオンをシリコン基板１に注入してソース２
およびドレイン３を形成してＭＩＳＦＥＴが完成する。
シリコン基板１を熱酸化してゲート絶縁膜５を形成し、
ボロンをシリコン基板１にイオン注入してチャンネルド
ープ領域４を形成する。次にリンをドープしたポリシリ
コンでゲート電極６を形成した後、ゲート電極をマスク
にして砒素イオンをシリコン基板１に注入してソース２
およびドレイン３を形成してＭＩＳＦＥＴが完成する。
上記のチャンネルドープ領域４の不純物濃度は、シリコ
ン基板中の不純物濃度、ゲート絶縁膜５の膜厚、ゲート
電極６の長さＬによって異なるが、ｉｔ Ｉ Ｓ Ｆ
Ｅ Ｔのしきい値電圧を回路設計に必要な値（たとえば
０．５ Ｖ程度）に制御するには、不純物濃度が約１０
”−１０” ｃｔｎ ３程度のチャンネルドープ領域４
を形成する必要がある。
ン基板中の不純物濃度、ゲート絶縁膜５の膜厚、ゲート
電極６の長さＬによって異なるが、ｉｔ Ｉ Ｓ Ｆ
Ｅ Ｔのしきい値電圧を回路設計に必要な値（たとえば
０．５ Ｖ程度）に制御するには、不純物濃度が約１０
”−１０” ｃｔｎ ３程度のチャンネルドープ領域４
を形成する必要がある。
このチャンネルドープ領域４は、第１図に示すように、
ｎ＋型のドレイン３と接触してＰｎ＋接合を形成してい
るため、ＭＩＳＦＥＴのトレイン耐圧はこのＰｎ＋接合
を形成するチャンネルドープ領域４の不純物濃度が高い
程トレイン耐圧は低下する。
ｎ＋型のドレイン３と接触してＰｎ＋接合を形成してい
るため、ＭＩＳＦＥＴのトレイン耐圧はこのＰｎ＋接合
を形成するチャンネルドープ領域４の不純物濃度が高い
程トレイン耐圧は低下する。
ＭＩＳＦＥＴの微細化にともなって、チャンネルドープ
領域の不純物濃度は高くなる傾向にあるため、従来のＭ
ＩＳＦＥＴではドレイン耐圧の低下を捷ぬがれることは
不可能であった。
領域の不純物濃度は高くなる傾向にあるため、従来のＭ
ＩＳＦＥＴではドレイン耐圧の低下を捷ぬがれることは
不可能であった。
発明の目的
本発明は上記した従来のＭＩＳＦＥＴの欠点を除去する
ためになされたもので、ドレイン耐圧が大きなＭＩＳＦ
ＥＴの製造方法を提供することにある。
ためになされたもので、ドレイン耐圧が大きなＭＩＳＦ
ＥＴの製造方法を提供することにある。
発明の構成
本発明にかかる半導体装置の製造方法は、−導電形の半
導体基板上に第１の絶縁膜を形成する工程、同第１の絶
縁膜上に導電膜と第２の絶縁膜を積層に形成する工程、
同一のホトマスクを用いて前記第２の絶縁膜と 前記導
電膜とを、それぞれ、等方的、異方的にエツチングして
パターン形成する工程、全面に高粘性膜を形成する工程
、同高粘性膜を前記第２の絶縁膜が露出する寸でエツ
チングする工程、前記第２の絶縁膜を除去１７、その下
の前記導電膜を露出する工程、同露出した前記導電膜部
分の表面の一部にエツチングを施し、同表面に凹部を形
成する工程、同凹部底面下の半導体基板中に選択的に不
純物をイオン注入する工程とを有するもので、この方法
によれば、チャンネルドープ領域とドレイン拡散層が離
間して形成されるのでＭ Ｉ Ｓ’ Ｆ Ｅ Ｔのトレ
イン耐圧を大幅に向上させることが可能となる。
導体基板上に第１の絶縁膜を形成する工程、同第１の絶
縁膜上に導電膜と第２の絶縁膜を積層に形成する工程、
同一のホトマスクを用いて前記第２の絶縁膜と 前記導
電膜とを、それぞれ、等方的、異方的にエツチングして
パターン形成する工程、全面に高粘性膜を形成する工程
、同高粘性膜を前記第２の絶縁膜が露出する寸でエツ
チングする工程、前記第２の絶縁膜を除去１７、その下
の前記導電膜を露出する工程、同露出した前記導電膜部
分の表面の一部にエツチングを施し、同表面に凹部を形
成する工程、同凹部底面下の半導体基板中に選択的に不
純物をイオン注入する工程とを有するもので、この方法
によれば、チャンネルドープ領域とドレイン拡散層が離
間して形成されるのでＭ Ｉ Ｓ’ Ｆ Ｅ Ｔのトレ
イン耐圧を大幅に向上させることが可能となる。
実施例の説明
以下に、ＮチャンネルＭＯ３ＦＥＴの製作に本発明を適
用した場合を例示して、第２図＆−６の６ ・ 、 工程断面図により、詳しく説明する。
用した場合を例示して、第２図＆−６の６ ・ 、 工程断面図により、詳しく説明する。
１ず、第２図ａで示すようにＰ−型シリコン基板１１を
熱酸化して膜厚約３００人のゲート酸化膜１２を形成し
、その上に通常のｃｔｎ法で膜厚約５０００へのポリシ
リコン１３を形成しく熱拡散で）リンをドープした後、
同様のＣＶＤ法で膜厚約４０００人の酸化シリコン膜１
４を形成する。
熱酸化して膜厚約３００人のゲート酸化膜１２を形成し
、その上に通常のｃｔｎ法で膜厚約５０００へのポリシ
リコン１３を形成しく熱拡散で）リンをドープした後、
同様のＣＶＤ法で膜厚約４０００人の酸化シリコン膜１
４を形成する。
次に、フォトレジスト１６を、第２図すで示すように、
パターニングした後、バッフアート弗酸で酸化シリコン
膜１４を等方的にエツチングする。
パターニングした後、バッフアート弗酸で酸化シリコン
膜１４を等方的にエツチングする。
そしてフォトレジスト１６をマスクにして、反応性イオ
ンエツチングにてポリシリコン１３を異方性エツチング
する。この過程で、酸化シリコン膜１４は、寸法Ｌｓｉ
Ｏ２ｉでオーバエッチされる。第２図すで示した酸化シ
リコン膜１４のエツチング後寸法（ＬｓｉＯ２）は上記
バッファーＦ弗酸によるエツチング時間によって制御す
る。
ンエツチングにてポリシリコン１３を異方性エツチング
する。この過程で、酸化シリコン膜１４は、寸法Ｌｓｉ
Ｏ２ｉでオーバエッチされる。第２図すで示した酸化シ
リコン膜１４のエツチング後寸法（ＬｓｉＯ２）は上記
バッファーＦ弗酸によるエツチング時間によって制御す
る。
次に、マスクに用いたフォトレジスト１６を除去した後
比較的高情度のフォトレジスト１６を全面に塗布し、約
２００’Ｃのベーキング処理によってフォトレジスト表
面を平担化する。そして、フォトレジスト１６を酸素プ
ラズマで、第２図Ｃで示すようにＡからＢ−ｉでエッチ
バックし、酸化シリコン膜１４０表面を露出させる。
比較的高情度のフォトレジスト１６を全面に塗布し、約
２００’Ｃのベーキング処理によってフォトレジスト表
面を平担化する。そして、フォトレジスト１６を酸素プ
ラズマで、第２図Ｃで示すようにＡからＢ−ｉでエッチ
バックし、酸化シリコン膜１４０表面を露出させる。
露出した酸化シリコン膜１４をバッファーＦ弗酸で除去
した後、第２図ｄで示すように、残存するフォトレジス
ト１６をマスクにして、ポリシリコン膜１３をプラズマ
にて約４ｏｏｏ人程度エツチングして凹型のゲート電極
を形成する。本実施例の場合、ポリシリコン膜厚Ｔ１
は約６０００人であるから四部底面でのポリシリコン膜
厚Ｔ２は約１０００八となる。
した後、第２図ｄで示すように、残存するフォトレジス
ト１６をマスクにして、ポリシリコン膜１３をプラズマ
にて約４ｏｏｏ人程度エツチングして凹型のゲート電極
を形成する。本実施例の場合、ポリシリコン膜厚Ｔ１
は約６０００人であるから四部底面でのポリシリコン膜
厚Ｔ２は約１０００八となる。
次にフォトレジスト１６を除去した後、ボロンイオンを
加速エネルギー１００Ｋｅｌ”／の条件でイオン注入し
て、適当な熱処理を加えＰ型のチャンネルドープ領域１
７を形成する。この時、ゲート電極の膜厚（Ｔ１）部下
のシリコン基板にはボロンイオンが注入されないように
、ポリシリコン電極の膜厚Ｔ１ とＴ２、及びイオン注
入の加速エネルギを選定する必要がある。
加速エネルギー１００Ｋｅｌ”／の条件でイオン注入し
て、適当な熱処理を加えＰ型のチャンネルドープ領域１
７を形成する。この時、ゲート電極の膜厚（Ｔ１）部下
のシリコン基板にはボロンイオンが注入されないように
、ポリシリコン電極の膜厚Ｔ１ とＴ２、及びイオン注
入の加速エネルギを選定する必要がある。
最後に、ゲー ト酸化１１Ｑ１２を除去した／リコン基
板１１而に、凹型のケート電極をマスクに１２で、砒素
イオンを加速エネルギ４０ＫｅＶでイオン注入し、熱処
理を加えて、ｎ１型のノース１８及びドレイン１９を形
成して、第２図Ｃで示したＮナヤノイルＭＯ８ＦＥＴｔ
完成する。なお、上記の砒素イオンの加速エネルギは凹
型ゲー用・電極底部のポリシリコン（膜厚Ｔ、−１００
０人）を砒素イオンが貫通しないような価に設定する必
要がある。
板１１而に、凹型のケート電極をマスクに１２で、砒素
イオンを加速エネルギ４０ＫｅＶでイオン注入し、熱処
理を加えて、ｎ１型のノース１８及びドレイン１９を形
成して、第２図Ｃで示したＮナヤノイルＭＯ８ＦＥＴｔ
完成する。なお、上記の砒素イオンの加速エネルギは凹
型ゲー用・電極底部のポリシリコン（膜厚Ｔ、−１００
０人）を砒素イオンが貫通しないような価に設定する必
要がある。
本実施例では高粘性膜とし、てフォトレジストを用いた
が、他の１料例えばポリイミド系の樹脂でも可能である
。
が、他の１料例えばポリイミド系の樹脂でも可能である
。
発明の効果
本発明の半導体装置の製造方法によれは、チャンネルト
−プ領域とソース領域、トレイン領域とが離間した構造
のＭ Ｉ Ｓ Ｆ Ｅ Ｔをセルフアラ・インで形成可
能であり、かつ上記離間距離が、ポリシリコン膜上の一
酸化シリコン膜のヅイドエノチ量によって匍１簡１でき
るので、ドレイン耐圧の高いＭＩＳＦＥＴを再現性よく
、高歩留で製作できる。
−プ領域とソース領域、トレイン領域とが離間した構造
のＭ Ｉ Ｓ Ｆ Ｅ Ｔをセルフアラ・インで形成可
能であり、かつ上記離間距離が、ポリシリコン膜上の一
酸化シリコン膜のヅイドエノチ量によって匍１簡１でき
るので、ドレイン耐圧の高いＭＩＳＦＥＴを再現性よく
、高歩留で製作できる。
第１図は、従来のＭＩＳＦＥＴの構造を示す装部の断面
図、第２図へ〜ｅに４゛本発明の製造方法の実施例工程
順断面図である。 １１・・・・・・シリコン、ＥＥ［（Ｐ）、１２・・・
・・・ケート酸化膜、１３・・・・ポリノリコン膜（ゲ
ート電極）、１４・・・・・酸化シリコンＩＩＩ、１５
・・・・・・ノオｌ−１／シスト、１６・・・・・・フ
ォトレジスト ルトープ領域（Ｐ）、１８・・・・・ソース（ｎ七）、
１９・・・・・ドレイン（ｎ＋）。 代理人の氏名 弁理士 中 尾 倣 男 ほか１名＠１
図 第２図
図、第２図へ〜ｅに４゛本発明の製造方法の実施例工程
順断面図である。 １１・・・・・・シリコン、ＥＥ［（Ｐ）、１２・・・
・・・ケート酸化膜、１３・・・・ポリノリコン膜（ゲ
ート電極）、１４・・・・・酸化シリコンＩＩＩ、１５
・・・・・・ノオｌ−１／シスト、１６・・・・・・フ
ォトレジスト ルトープ領域（Ｐ）、１８・・・・・ソース（ｎ七）、
１９・・・・・ドレイン（ｎ＋）。 代理人の氏名 弁理士 中 尾 倣 男 ほか１名＠１
図 第２図
Claims (1)
- 一導電形の半導体基板」二に第１の絶縁膜を形成する工
程、同第１の絶縁膜上に導電膜と第２の絶縁膜とを積層
に形成する工程、同一のホトマスクを用いて前記第２の
絶縁膜と前記導電膜をそれぞれ等方的、異方的にエツチ
ングしてパターン形成する工程、全面に高粘性膜を形成
する工程、同高粘性膜を前記第２の絶縁膜が露出するま
でエツチングする工程、前記第２の絶縁膜を除去し、そ
の下の前記導電膜を露出する工程、同露出しだ前記導電
膜部分の表面の一部にエツチングを施し、同表面に凹部
を形成する工程と、同凹部底面下の半導体基板中に選択
的に不純物をイオン注入する工程をそなえた半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337184A JPS60167469A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337184A JPS60167469A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60167469A true JPS60167469A (ja) | 1985-08-30 |
Family
ID=12108688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2337184A Pending JPS60167469A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167469A (ja) |
-
1984
- 1984-02-10 JP JP2337184A patent/JPS60167469A/ja active Pending
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