JPS62198142A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62198142A JPS62198142A JP61039185A JP3918586A JPS62198142A JP S62198142 A JPS62198142 A JP S62198142A JP 61039185 A JP61039185 A JP 61039185A JP 3918586 A JP3918586 A JP 3918586A JP S62198142 A JPS62198142 A JP S62198142A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000011521 glass Substances 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims abstract description 12
- 239000000919 ceramic Substances 0.000 abstract description 5
- 238000007789 sealing Methods 0.000 abstract description 5
- 239000005394 sealing glass Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H01L2924/1515—Shape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はガラス封止型半導体装置におけるワイヤショー
トを防止する技術に関し、特に、そのリードフレームの
改良技術に関する。
トを防止する技術に関し、特に、そのリードフレームの
改良技術に関する。
半導体パッケージの一形態に、セラミックＤＩＬ（デュ
アルインライン）サーディツプ形パッケージがある。こ
れは、セラミック製のベースとキャップとを互にソルダ
ガラスにて溶着してパッケージを構成し、この内に半導
体素子（チップ）及びリードフレームを内装するように
したものである。このパッケージでは、半導体素子内部
の信号を外部に取り出しするために、該素子の電極とリ
ードフレームの内部リードとをワイヤボンディングによ
り設けられたコネクタワイヤにより結合するが、封止の
際、キャップ側に塗布したソルダガラスにより、当該コ
ネクタワイヤが押されて変形し、リードフレームと接触
してショートすることがあり、これが、当該パッケージ
における不良のメカニズムの大部分を占めていることが
、本発明者の鋭意検討により判った。
アルインライン）サーディツプ形パッケージがある。こ
れは、セラミック製のベースとキャップとを互にソルダ
ガラスにて溶着してパッケージを構成し、この内に半導
体素子（チップ）及びリードフレームを内装するように
したものである。このパッケージでは、半導体素子内部
の信号を外部に取り出しするために、該素子の電極とリ
ードフレームの内部リードとをワイヤボンディングによ
り設けられたコネクタワイヤにより結合するが、封止の
際、キャップ側に塗布したソルダガラスにより、当該コ
ネクタワイヤが押されて変形し、リードフレームと接触
してショートすることがあり、これが、当該パッケージ
における不良のメカニズムの大部分を占めていることが
、本発明者の鋭意検討により判った。
この対策として、キャップ側に塗布するソルダガラスに
突起を設けてコネクタワイヤの変形を防止することもで
きるが、ソルダガラスのスクリーン印刷での突起の形成
にあっては、その高さのバラツキをコントロールするこ
とが極めて難しく、ワイヤショートの防止には未だ充分
ではないことも判りた。
突起を設けてコネクタワイヤの変形を防止することもで
きるが、ソルダガラスのスクリーン印刷での突起の形成
にあっては、その高さのバラツキをコントロールするこ
とが極めて難しく、ワイヤショートの防止には未だ充分
ではないことも判りた。
なお、ガラス封止型半導体装置やリードフレームについ
て触れた特許や文献の例としては、特開昭５６−６１１
４８号公報、同５８−３５９４９号公報、工業調査会発
行［電子材料Ｊ １９８４年８月号Ｐ６８〜７３、同８
月号Ｐ８０〜８８．１９８２年８月号Ｐ６９〜７４があ
げられる。
て触れた特許や文献の例としては、特開昭５６−６１１
４８号公報、同５８−３５９４９号公報、工業調査会発
行［電子材料Ｊ １９８４年８月号Ｐ６８〜７３、同８
月号Ｐ８０〜８８．１９８２年８月号Ｐ６９〜７４があ
げられる。
本発明は、かかる従来技術の有する欠点を解消し、ワイ
ヤショートを防止したガラス封止型半導体装置を提供す
ることを目的とする。
ヤショートを防止したガラス封止型半導体装置を提供す
ることを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明では予じめリードフレームに絞り加工
によりその表面に突出した突起部を設けておき、当該リ
ードフレームをベースとキャップとの間に挟持させ、封
止ガラスにより封止するようにした。
によりその表面に突出した突起部を設けておき、当該リ
ードフレームをベースとキャップとの間に挟持させ、封
止ガラスにより封止するようにした。
これにより、その突起部の存在により、ベースとキャッ
プとの間に間隙が形成され、キャップ側に塗布した封止
ガラスによりコネクタワイヤが押され変形することが防
止され、これによりコネクタワイヤがリードフレームに
接触することが防止され、ワイヤショート不良を解消す
ることに成功した。
プとの間に間隙が形成され、キャップ側に塗布した封止
ガラスによりコネクタワイヤが押され変形することが防
止され、これによりコネクタワイヤがリードフレームに
接触することが防止され、ワイヤショート不良を解消す
ることに成功した。
次Ｋ、本発明の実施例を図面に基づいて説明する。
ｗ、５図及び第６図に示すように、リードフレーム１を
型絞り治具２にセットし、ポンチ３により上方向から当
該リードフレーム１を押圧し、第３図に示すような突起
部４を有するリードフレーム１を形成する。すなわち、
リードフレームの裏面が内側にくぼみ、当該くぼみ分リ
ードフレーム１の表面に当該ポンチ加工部分が突出した
突起部４を形成する。第２図は、当該リードフレーム１
の要部斜視図を示す。
型絞り治具２にセットし、ポンチ３により上方向から当
該リードフレーム１を押圧し、第３図に示すような突起
部４を有するリードフレーム１を形成する。すなわち、
リードフレームの裏面が内側にくぼみ、当該くぼみ分リ
ードフレーム１の表面に当該ポンチ加工部分が突出した
突起部４を形成する。第２図は、当該リードフレーム１
の要部斜視図を示す。
第１図及び第４図に示すように、その表面にガラス材料
９ａによってリードフレーム１が取り付けられたセラミ
ックペース５を用意し、かかるベース５のキャビティ部
６に、半導体素子７を固着し、該素子７のポンディング
パッド電極（図示せず）とリードフレーム１の先端部と
をコネクタワイヤ８によりワイヤボンディングする。
９ａによってリードフレーム１が取り付けられたセラミ
ックペース５を用意し、かかるベース５のキャビティ部
６に、半導体素子７を固着し、該素子７のポンディング
パッド電極（図示せず）とリードフレーム１の先端部と
をコネクタワイヤ８によりワイヤボンディングする。
次に、裏面にガラス林料層９ｂが塗布されたキャップ１
０を用意し、それをペース５上にのせる。
０を用意し、それをペース５上にのせる。
第１図はこれらガラス材料９ｂの溶融前の状態を示し、
後工程において当該ガラス材料９ａ 、 ９ｂを溶融さ
せ、ペース５にキャップ１ｏを取着し、封止を行なう。
後工程において当該ガラス材料９ａ 、 ９ｂを溶融さ
せ、ペース５にキャップ１ｏを取着し、封止を行なう。
当該ガラス材料９ａ 、９ｂには、ハーメチックシール
に使用される各種のガラス材料を用いることができ、例
えば硼珪酸鉛系の低融点ガラスが例示される。
に使用される各種のガラス材料を用いることができ、例
えば硼珪酸鉛系の低融点ガラスが例示される。
リードフレーム１は、例えば鉄系合金により構成される
。ベース５やキャップ１０は、例えばセラミック材料に
より構成される。
。ベース５やキャップ１０は、例えばセラミック材料に
より構成される。
半導体素子（チップ）７は、例えばシリコン単結晶基板
から成り、周知の技術によって、このチップ内には多数
の回路素子が形成され、１つの回路機能を与えている。
から成り、周知の技術によって、このチップ内には多数
の回路素子が形成され、１つの回路機能を与えている。
回路素子は、例えば０ＭＯ８から成り、これらの回路素
子によって、例えば論理回路またはメモリの回路機能が
形成されている。
子によって、例えば論理回路またはメモリの回路機能が
形成されている。
コネクタワイヤ８は、例えばアルミニウムから成るよう
な金属細線より成る。上記実施例によれば、リードフレ
ーム１には突起部４が設けられているので、ペース５の
樹上部分においてキャップ１０との間にギャップが形成
され、したがって、コネクタワイヤ８がキャップ１０の
ガラス材料９により押され、変形し、リードフレーム１
と接触することが防止され、当該リードフレーム１とコ
ネクタワイヤ８との接触は、封止治具にチャージする際
に特に有効に防止される。
な金属細線より成る。上記実施例によれば、リードフレ
ーム１には突起部４が設けられているので、ペース５の
樹上部分においてキャップ１０との間にギャップが形成
され、したがって、コネクタワイヤ８がキャップ１０の
ガラス材料９により押され、変形し、リードフレーム１
と接触することが防止され、当該リードフレーム１とコ
ネクタワイヤ８との接触は、封止治具にチャージする際
に特に有効に防止される。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるセラミックパッケー
ジについて適用した場合について説明したが、本発明は
それに限定されるものではなく、各種のガラス封止型半
導体装置に適用することができる。
をその背景となった利用分野であるセラミックパッケー
ジについて適用した場合について説明したが、本発明は
それに限定されるものではなく、各種のガラス封止型半
導体装置に適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、コネクタワイヤとリードフレームとの接触が
防止され、ワイヤショートを防止し、高信頼性の半導体
装置を提供できた。
防止され、ワイヤショートを防止し、高信頼性の半導体
装置を提供できた。
第１図は、実施例の半導体装置の封止前の一部断面図、
第２図は、リードフレームの斜視図、
第３図は、リードフレームの断面図、
第４図は、封止前の半導体素子の斜視図、第５図及び第
６図は、リードフレームの成形工程における各断面図で
ある。 １・・・リードフレーム、２・・・絞り治具、３・・・
ポンチ、４・・・突起部、５・・・ベース、６・・・キ
ャビティ部、７・・・半導体素子、８・・・コネクタワ
イヤ、９ａ 、 ９ｂ・・・ガラス材料、１０・・・キ
ャップ。 第 １ 図 第 ２ 図 第 ４ 図
６図は、リードフレームの成形工程における各断面図で
ある。 １・・・リードフレーム、２・・・絞り治具、３・・・
ポンチ、４・・・突起部、５・・・ベース、６・・・キ
ャビティ部、７・・・半導体素子、８・・・コネクタワ
イヤ、９ａ 、 ９ｂ・・・ガラス材料、１０・・・キ
ャップ。 第 １ 図 第 ２ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、ベース上に半導体素子を取り付け、該素子とリード
フレームとをコネクタワイヤにより接続し、前記ベース
にガラス材料によりキャップを取り付けして成るガラス
封止型半導体装置であって、前記リードフレームと前記
キャップとの間隙が設定されるように前記リードフレー
ムに突起部が設けられてなることを特徴とするワイヤシ
ョートを防止したガラス封止型半導体装置。 ２、リードフレームの突起部の形成が、絞り加工により
行われて成る、特許請求の範囲第１項に記載のガラス封
止型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039185A JPS62198142A (ja) | 1986-02-26 | 1986-02-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039185A JPS62198142A (ja) | 1986-02-26 | 1986-02-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62198142A true JPS62198142A (ja) | 1987-09-01 |
Family
ID=12546053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61039185A Pending JPS62198142A (ja) | 1986-02-26 | 1986-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62198142A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268156A (ja) * | 1988-04-20 | 1989-10-25 | Toshiba Corp | 封止型半導体装置とその製造方法 |
-
1986
- 1986-02-26 JP JP61039185A patent/JPS62198142A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268156A (ja) * | 1988-04-20 | 1989-10-25 | Toshiba Corp | 封止型半導体装置とその製造方法 |
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