JPS62195148A - 多層配線体の製造方法 - Google Patents
多層配線体の製造方法Info
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- JPS62195148A JPS62195148A JP61035161A JP3516186A JPS62195148A JP S62195148 A JPS62195148 A JP S62195148A JP 61035161 A JP61035161 A JP 61035161A JP 3516186 A JP3516186 A JP 3516186A JP S62195148 A JPS62195148 A JP S62195148A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000010410 layer Substances 0.000 claims abstract description 52
- 239000011229 interlayer Substances 0.000 claims abstract description 21
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 12
- 229920001721 polyimide Polymers 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 7
- 239000009719 polyimide resin Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract description 3
- 239000004642 Polyimide Substances 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 229910002796 Si–Al Inorganic materials 0.000 abstract 2
- XUAIYERAFHFMGZ-UHFFFAOYSA-N isoindolo[4,5-h]quinazoline-6,8-dione Chemical compound C1=C2C=NC=C2C2=CC=C3C(=O)NC(=O)N=C3C2=C1 XUAIYERAFHFMGZ-UHFFFAOYSA-N 0.000 abstract 1
- 230000000717 retained effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 40
- 238000000992 sputter etching Methods 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- SDQJTWBNWQABLE-UHFFFAOYSA-N 1h-quinazoline-2,4-dione Chemical compound C1=CC=C2C(=O)NC(=O)NC2=C1 SDQJTWBNWQABLE-UHFFFAOYSA-N 0.000 description 1
- 235000017166 Bambusa arundinacea Nutrition 0.000 description 1
- 235000017491 Bambusa tulda Nutrition 0.000 description 1
- 241001330002 Bambuseae Species 0.000 description 1
- 235000015334 Phyllostachys viridis Nutrition 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000011425 bamboo Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
- H01L21/02071—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線体の製造方法に関し、特に半導体装置
の製造において2層以上の金属配線層間の絶縁膜のスル
ーホール(透孔)を通じての接続にあたってスルーホー
ル抵抗を安定化するための技術に関する。
の製造において2層以上の金属配線層間の絶縁膜のスル
ーホール(透孔)を通じての接続にあたってスルーホー
ル抵抗を安定化するための技術に関する。
多層配線を有する半導体装置の製造において、ポリイミ
ド系樹脂のごとき高耐熱性有機被膜を層間絶縁膜に使用
する。その技術については、たとえば本出願人にかかわ
る発明者により既に提案された特開昭55−59741
公報に記載されている。その概要は、層間絶縁膜の上部
電極(配&りと下部電極(配線)との電気的導通を得る
ために層間絶縁膜にスルーホール(透孔)をあけ−この
スルーホール部に露出する下部電極表面をスパッタリン
グによりエツチングし、その後真空を破ることなく連続
して上部電極形成のための金属膜生成を行うものである
。この方法によれば、スルーホール部分が層間絶縁膜の
有機物によって汚染されスルーホール部に生じた抵抗の
大きい反応層の表面部分をスパッタエッチによって取り
除き、スルーホール抵抗の安定化が図られる。
ド系樹脂のごとき高耐熱性有機被膜を層間絶縁膜に使用
する。その技術については、たとえば本出願人にかかわ
る発明者により既に提案された特開昭55−59741
公報に記載されている。その概要は、層間絶縁膜の上部
電極(配&りと下部電極(配線)との電気的導通を得る
ために層間絶縁膜にスルーホール(透孔)をあけ−この
スルーホール部に露出する下部電極表面をスパッタリン
グによりエツチングし、その後真空を破ることなく連続
して上部電極形成のための金属膜生成を行うものである
。この方法によれば、スルーホール部分が層間絶縁膜の
有機物によって汚染されスルーホール部に生じた抵抗の
大きい反応層の表面部分をスパッタエッチによって取り
除き、スルーホール抵抗の安定化が図られる。
上記技術の仕様では、基体上に第1層AA配線を形成し
、ポリイミド系樹脂からなる層間絶縁膜にスルーホール
をあけるためウェットエツチング(HF :NH,F−
1: 20.25秒間)を用いてホトエッチをした後、
スパッタエツチング(30W、360秒)を行い、この
後シリコン入りアルミニウム(以下5i−AAと称す。
、ポリイミド系樹脂からなる層間絶縁膜にスルーホール
をあけるためウェットエツチング(HF :NH,F−
1: 20.25秒間)を用いてホトエッチをした後、
スパッタエツチング(30W、360秒)を行い、この
後シリコン入りアルミニウム(以下5i−AAと称す。
)をたとえば1.0μmスパッタ・デポジションにより
形成するものである。しかし、配線が極(微細化し、ス
ルーホール径が4μm以下の領域では第7図を参照し、
に示すようにスルーホール抵抗が増大する。すなわちス
ルーホール1ケあたりのスルーホール抵抗が102mΩ
〜1 o3mnと大幅に増大することを避けられない。
形成するものである。しかし、配線が極(微細化し、ス
ルーホール径が4μm以下の領域では第7図を参照し、
に示すようにスルーホール抵抗が増大する。すなわちス
ルーホール1ケあたりのスルーホール抵抗が102mΩ
〜1 o3mnと大幅に増大することを避けられない。
本発明は上記した問題を克服するべ(なされtこもので
ある。本発明の一つの目的は、多層配線においてスルー
ホール寸法が4μm以下に微細化された場合にもスルー
ホール抵抗の低減化に寄与しうる技術を提供することに
ある。
ある。本発明の一つの目的は、多層配線においてスルー
ホール寸法が4μm以下に微細化された場合にもスルー
ホール抵抗の低減化に寄与しうる技術を提供することに
ある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述および添付図面によりあきらかにされよう
。
明細書の記述および添付図面によりあきらかにされよう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、基体上に形成された第1層配線の上にポリイ
ミド系樹脂等からなる層間絶縁膜を形成し、この層間絶
縁膜にスルーホール(透孔)導通して第2層配線を電気
的に接続するにあたって、上記層間絶縁膜にスルーホー
ルをあけた後、金属膜を形成しスルーホール内の上記第
1層配線の上に金属膜を形成する。その後、スパッタエ
ツチングのような異方性エツチングを用いてスルーホー
ル側面に上記金属膜残しつつ、第1層配線上の金属膜を
取除く、ひきつyいて第1層配線に電気的に接続する第
2層配線を形成するものである。
ミド系樹脂等からなる層間絶縁膜を形成し、この層間絶
縁膜にスルーホール(透孔)導通して第2層配線を電気
的に接続するにあたって、上記層間絶縁膜にスルーホー
ルをあけた後、金属膜を形成しスルーホール内の上記第
1層配線の上に金属膜を形成する。その後、スパッタエ
ツチングのような異方性エツチングを用いてスルーホー
ル側面に上記金属膜残しつつ、第1層配線上の金属膜を
取除く、ひきつyいて第1層配線に電気的に接続する第
2層配線を形成するものである。
上記した手段によれば、金属膜は層間絶縁膜の表面及び
スルーホール部の側面に主として付着するため、スパッ
タエッチの際に層間絶縁膜からのガス成分放出によるス
ルーホール界面に露出した第1層配線表面の反応層の発
生を防止し、4μm以下の極く微細化されたスルーホー
ルにおいてもスルーホール抵抗の増大を阻止し、前記目
的を達成することができる。
スルーホール部の側面に主として付着するため、スパッ
タエッチの際に層間絶縁膜からのガス成分放出によるス
ルーホール界面に露出した第1層配線表面の反応層の発
生を防止し、4μm以下の極く微細化されたスルーホー
ルにおいてもスルーホール抵抗の増大を阻止し、前記目
的を達成することができる。
第1図乃至第6図は本発明の一実施例を示すものであっ
て、半導体装置において2層のAノ配線を接続させる工
程を含むプロセスの工程断面図である。
て、半導体装置において2層のAノ配線を接続させる工
程を含むプロセスの工程断面図である。
以下、図面にそって工程j喧に説明する。
+11 基板としての半導体基体の一主面表面に公知
の不純物選択拡散技術によりトランジスタのごとき半導
体素子を形成する。半導体基体はたとえばp−型Si基
板(図示されない)の上にエピタキシャル成長によるn
”’Si層1を形成したものである。2はたとえばnp
n)ランジスタのベースとなるp拡散層、3はSi層表
面酸化による下地Sin、膜である。4は上記p拡散層
にオーミック接続する5i−AA膜よりなる第1層配線
である゛(第1図)。
の不純物選択拡散技術によりトランジスタのごとき半導
体素子を形成する。半導体基体はたとえばp−型Si基
板(図示されない)の上にエピタキシャル成長によるn
”’Si層1を形成したものである。2はたとえばnp
n)ランジスタのベースとなるp拡散層、3はSi層表
面酸化による下地Sin、膜である。4は上記p拡散層
にオーミック接続する5i−AA膜よりなる第1層配線
である゛(第1図)。
(2)第1層配線4の上に層間絶縁用の有機絶縁被膜た
とえばポリイミド・イソインドロ・キナゾリンジオン膜
を形成し、ホトエツチングによりスルーホール(透孔)
6をあけ、第1層アルミニウム配線を露出する。(第2
図) このスルーホールエツチングはたとえばヒドラジン系の
エツチング液を用いホトレジストマスクを通して行うか
、あるいは反応性イオンエツチング装置を使用して酸素
O,ガスをエッチャントするドライエツチングを行うも
のであってもよい。
とえばポリイミド・イソインドロ・キナゾリンジオン膜
を形成し、ホトエツチングによりスルーホール(透孔)
6をあけ、第1層アルミニウム配線を露出する。(第2
図) このスルーホールエツチングはたとえばヒドラジン系の
エツチング液を用いホトレジストマスクを通して行うか
、あるいは反応性イオンエツチング装置を使用して酸素
O,ガスをエッチャントするドライエツチングを行うも
のであってもよい。
これまでの仕様は従来の方法と変らない。
(3)上記スルーホールを含み全面に金属膜7たとえば
第2層配線の配線材料へ5i−Aaを薄くプレ・デポジ
ションする。このときの5i−AA[7の厚さは500
A程度である。(第3図)金属膜として第2層配線の配
線材料を使用するのは後述のごときこの金属膜と第2層
配線との形成を同一のスパッタ装置内で行なう場合、ス
パッタ材のターゲラ)l?(を低減できスパッタ装置の
小型化に役立つ。
第2層配線の配線材料へ5i−Aaを薄くプレ・デポジ
ションする。このときの5i−AA[7の厚さは500
A程度である。(第3図)金属膜として第2層配線の配
線材料を使用するのは後述のごときこの金属膜と第2層
配線との形成を同一のスパッタ装置内で行なう場合、ス
パッタ材のターゲラ)l?(を低減できスパッタ装置の
小型化に役立つ。
さらに、上記の如く同一材料であるため、スパッタ条件
、製造工程が複雑にならずかつ両者間の接着強度も太き
(できる。
、製造工程が複雑にならずかつ両者間の接着強度も太き
(できる。
(41スパッタエツチングを行ってスルーホール底面及
び層間絶縁膜上面上の5i−AA薄膜7aを取り除く。
び層間絶縁膜上面上の5i−AA薄膜7aを取り除く。
(第4図)このスパッタエツチングは電力300Wで3
60秒位行い、スルーホール側面の金属膜7b、7cを
残し、スルーホール底面の5i−A7膜7aとその直下
の第1層5i−Affl配線4の一部がエッチされる程
度である。第5図に拡大された部分で点線は最終エッチ
面を示す。
60秒位行い、スルーホール側面の金属膜7b、7cを
残し、スルーホール底面の5i−A7膜7aとその直下
の第1層5i−Affl配線4の一部がエッチされる程
度である。第5図に拡大された部分で点線は最終エッチ
面を示す。
(5)この後引きつづいてスパッタ装置からとり出すこ
となく第2層配線材料としてのSi−A−g材のスパッ
タデポジションを行い、厚さ1.0μm程度の第2層配
線となる5i−AJI3膜を形成する。第1層配線4の
露出部分4aは空気にさらされることがないため、この
露出部分4aに酸化膜(アルミナ)が形成されない。よ
って第1層、第2層配線のスルーホール抵抗はさらに小
となる。この後図示されないがホトレジストマスクによ
るパターニングを行って5i−A4膜を所定の形状に形
成する。第2層配線8を形成する。その後この上に最終
保護膜9が形成される。(第6図)上記各工程による作
用効果を下記に説明する。
となく第2層配線材料としてのSi−A−g材のスパッ
タデポジションを行い、厚さ1.0μm程度の第2層配
線となる5i−AJI3膜を形成する。第1層配線4の
露出部分4aは空気にさらされることがないため、この
露出部分4aに酸化膜(アルミナ)が形成されない。よ
って第1層、第2層配線のスルーホール抵抗はさらに小
となる。この後図示されないがホトレジストマスクによ
るパターニングを行って5i−A4膜を所定の形状に形
成する。第2層配線8を形成する。その後この上に最終
保護膜9が形成される。(第6図)上記各工程による作
用効果を下記に説明する。
工程(31のプレ・デポジション時のSi−A−gの付
着の形態は第5図(拡大図)を参照し、層間絶縁膜表面
の5i−A、、#厚さをdl、スルーホール側面の5i
−AA厚さをd、−スルーホール界面のSiA形厚さを
d、とすると d + > d * > d s のように順次膜厚が薄くなる。この状態で層間絶縁膜表
面は5i−A−8薄膜におおわれている。
着の形態は第5図(拡大図)を参照し、層間絶縁膜表面
の5i−A、、#厚さをdl、スルーホール側面の5i
−AA厚さをd、−スルーホール界面のSiA形厚さを
d、とすると d + > d * > d s のように順次膜厚が薄くなる。この状態で層間絶縁膜表
面は5i−A−8薄膜におおわれている。
次に工程(41でスパッタエツチングを行うが、これは
異方性エツチングであるため、絶縁膜表面に比べて側壁
6aの5i−A)7 b # 7 cはエッチ量が少な
(、エツチング完了時点では5t−A4は多少残存する
。スルーホール界面4aでは5i−A!のプレデポジシ
ョン量が最も少ないことから、スパッタエツチングによ
り従来仕様どおりクリーニングされる。
異方性エツチングであるため、絶縁膜表面に比べて側壁
6aの5i−A)7 b # 7 cはエッチ量が少な
(、エツチング完了時点では5t−A4は多少残存する
。スルーホール界面4aでは5i−A!のプレデポジシ
ョン量が最も少ないことから、スパッタエツチングによ
り従来仕様どおりクリーニングされる。
以上の作用によって第5図における点線で示す部分まで
エツチングが進行し、第4図のようになる。このスパッ
タエツチング時薄膜7がマスクとなってスパッタエツチ
ングの時のポリイミド樹脂5へのダメージをなくし、ポ
リイミド樹脂5からのガス成分のスルーホール界面6b
への付着が低減する。スルーホール界面6bがクリーニ
ングされた状態で第2層配線材料としての5i−AAを
スパッタ(第6図)するため、微少なスルーホール抵抗
を極めて低くすることができる。
エツチングが進行し、第4図のようになる。このスパッ
タエツチング時薄膜7がマスクとなってスパッタエツチ
ングの時のポリイミド樹脂5へのダメージをなくし、ポ
リイミド樹脂5からのガス成分のスルーホール界面6b
への付着が低減する。スルーホール界面6bがクリーニ
ングされた状態で第2層配線材料としての5i−AAを
スパッタ(第6図)するため、微少なスルーホール抵抗
を極めて低くすることができる。
第7図はスルーホール抵抗Rとスルーホール寸法Wとの
関係をウェットエッチ工程を含む従来側(実線)とA!
プレデポジション工程を含む本発明例(鎖線)で対比的
に曲線図で示すものである。 図かられかるように本発
明例においては微細なスルーホールでもスルーホール抵
抗は極めて小さい。
関係をウェットエッチ工程を含む従来側(実線)とA!
プレデポジション工程を含む本発明例(鎖線)で対比的
に曲線図で示すものである。 図かられかるように本発
明例においては微細なスルーホールでもスルーホール抵
抗は極めて小さい。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば配線材料は5i−A−6以外に純11゜A2を
主成分とする他の材料、Cu入りAJI 、 N i入
りAA、及び他の配線材料たとえば白金piを使用する
ことができる。
主成分とする他の材料、Cu入りAJI 、 N i入
りAA、及び他の配線材料たとえば白金piを使用する
ことができる。
本発明は有機層間絶縁膜を使用したスルーホール微細プ
ロセスに適用して最も大きい効果を有する。
ロセスに適用して最も大きい効果を有する。
本発明は無機層間絶縁膜を使用したスルーホール微細プ
ロセスに適用した場合にも効果が期待される。
ロセスに適用した場合にも効果が期待される。
本願において開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すればつぎのとおりである
。
て得られる効果を簡単に説明すればつぎのとおりである
。
第2層配線形成前に金属膜を形成することにより、スパ
ッタエツチング時に層間絶縁膜からのガス成分発生を防
止することができ、スルーホール抵抗を微少とできる。
ッタエツチング時に層間絶縁膜からのガス成分発生を防
止することができ、スルーホール抵抗を微少とできる。
第1図乃至第6図は本発明の一実施例を示す2層配線形
成プロセスの工程断面図である。 第7図は前処理によるスルーホール抵抗の変化を示す曲
線図である。 1 =−S i基体、4 ・IE 1層配線(Si−A
−e)、5・・・層間絶縁膜(ポリイミド系樹脂)、6
・・・スルーホール、7・・・薄膜(Si−A看)、8
・・・第2層配線(Si−A石)。 代理人 弁理士 小 川 勝 男 −第 4
図 第 5 図 第 6 図 第 7 図 /θ0 (μ竹) × ゝ、 X、 X− ゝX− −−Nx’
成プロセスの工程断面図である。 第7図は前処理によるスルーホール抵抗の変化を示す曲
線図である。 1 =−S i基体、4 ・IE 1層配線(Si−A
−e)、5・・・層間絶縁膜(ポリイミド系樹脂)、6
・・・スルーホール、7・・・薄膜(Si−A看)、8
・・・第2層配線(Si−A石)。 代理人 弁理士 小 川 勝 男 −第 4
図 第 5 図 第 6 図 第 7 図 /θ0 (μ竹) × ゝ、 X、 X− ゝX− −−Nx’
Claims (1)
- 【特許請求の範囲】 1、基板とこの基板上に形成された第1層配線とを被う
層間絶縁膜に第1層配線の1部が露出する透孔を形成す
る工程と、前記層間絶縁膜上と前記透孔から露出する第
1配線との上に金属膜を形成する工程と、前記金属膜を
前記透孔の側面に残して選択的に除去し前記第1層配線
を露出させる工程と、前記露出させた第1層配線に電気
的に接続する第2層配線を形成する工程と、を有するこ
とを特徴とする多層配線体の製造方法。 2、前記第1層配線を露出させる工程は、異方性エッチ
ングにより行なわれることを特徴とする特許請求の範囲
第1項記載の多層配線体の製造方法。 3、前記絶縁膜はポリイミド系樹脂である特許請求の範
囲第1項記載の多層配線体の製造方法。 4、前記金属膜は前記第2層配線の配線材料と同一材料
であることを特徴とする特許請求の範囲第1項記載の多
層配線体の製造方法。 5、前記金属膜の形成工程と、前記第1層配線を露出さ
せる工程と、前記第2層配線を形成する工程とは、同一
処理装置内で行なわれることを特徴とする特許請求の範
囲第4項記載の多層配線体の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61035161A JPS62195148A (ja) | 1986-02-21 | 1986-02-21 | 多層配線体の製造方法 |
KR870001383A KR870008382A (ko) | 1986-02-21 | 1987-02-19 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61035161A JPS62195148A (ja) | 1986-02-21 | 1986-02-21 | 多層配線体の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62195148A true JPS62195148A (ja) | 1987-08-27 |
Family
ID=12434150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61035161A Pending JPS62195148A (ja) | 1986-02-21 | 1986-02-21 | 多層配線体の製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPS62195148A (ja) |
KR (1) | KR870008382A (ja) |
-
1986
- 1986-02-21 JP JP61035161A patent/JPS62195148A/ja active Pending
-
1987
- 1987-02-19 KR KR870001383A patent/KR870008382A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
KR870008382A (ko) | 1987-09-26 |
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