JPS62192059A - ビデオテ−プレコ−ダのテ−プ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は継ぎ撮り機能を有するビデオテープレコーダ（
ＶＴＲ）のテープ制御装置に関するものである。

従来の技術 従来の継ぎ逼り機能を有するＶＴＲにおいては、再生モ
ード時テープ上のコントロール（ＣＴＬ）トランクから
再生されるＣＴＬパルス信号と基準信号との位相を比較
しその比較された位相信号によりキャプスタンを駆動す
るモータを制御することによりテープの送りを制御する
と伴に、キャプスタンの回転に従ってｆｐ＝ＮｆＩｌ　
（Ｎ：自然数、ｆＲ：輝度信号のフレーム周波数、例え
ば１８−２９．９７Ｈｚ：映像信号がＮＴＳＣの場合）
なる周波数を有する速度信号を分周回路にて１／Ｎに分
周すると伴にこの分周回路はＣＴＬパルスイδ号により
リセツトされる。そして再生モードから記録モードへモ
ードが切り変えられるとこの分周回路の出力信号と基準
信号の位相を比較し、その比較結果に従ってキャプスタ
ン駆動モータを制御しテープの送りを制御している。こ
のようにして再生モードから記録モードへ切り変った時
点でテープ上に記録されるコントロール信号の記録ピン
チの均一性を確保している。（たとえば、特公昭４９−
１８８０５号公報参照） 発明が解決しようとする問題点 このような従来方式では、再生モードから記録モードへ
移行した時、基準信号と位相比較すべき信号がＣＴＬ信
号からキャプスタンの回転に従って発生する速度信号を
分周したＰＧ信号に切り変わるためＣＴＬ信号とｐｃ倍
信号間位相差が大きい場合、キャプスタンの回転が乱さ
れる。すなわち再生モードから記録モードへモードが切
り変った時点でのコントロール信号の記録ピッチＰＧＴ
ＬはＰ。ＴＬ＝ＰｏＴＬｏ（ｌ−１／Ｎ）（ＰＧＴ　Ｌ
　Ｏ”ｖＴ　／ｒＲ”　Ｔ　’正規のテープ速度）とな
り士ＮＸ１００％の記録ピッチ誤差を有する。特にテー
プスピードが遅いＶＴＲに於てはＮの値が一般に小さく
なりコントロール信号の記録ピッチが大幅に乱れ継ぎ撮
りした映像を連続して再生した場合、この継ぎ逼り部で
映像が乱れるという問題点を有している。

本発明はかかる点に鑑み、キャプスタンの回転によって
えられる速度信号の周波数が低い場合においても再生モ
ードから記録モードへ移行するときのコントロール信号
の記録ピッチの乱れを実用上問題にならない程度に少な
（するＶＴＲのテープ駆動装置を提供することを目的と
している。

問題点を解決するための手段 本発明は上記問題点を解決するために、再生時、ＣＴＬ
パルス信号と分周器より得られるＰＧ倍信号の位相差を
検出し、記録モード時はこの位相差の値に従ってパルス
遅延回路の遅延量を補正し、この遅延回路の出力パルス
と基準信号との位相差によりキャプスタンを駆動するモ
ータを駆動することによりＶＴＲのテープの送りを制御
するものである。

作用 本発明は上記した構成によりＣＴＬ信号とＰＧ倍信号位
相差に従って、記録時に遅延回路の遅延量を補正するこ
とにより、再生から記録へモードが移行した時点でのＣ
ＴＬ信号の記録ピッチを速度信号の周波数に関係せずに
小さくできるものである。

実施例 第１図は本発明のＶＴＲのテープ制？１１装置の一実施
例を示すブロック図である。第１図においてｌはコント
ロール（ＣＴＬ）ヘッド、２と１８は増幅器、７は基準
信号源、１７はスイッチである。

３は分周器で速度（Ａ号が入力される入力端子３１゜Ｃ
ＴＬパルス信号が入力される入力端子３３と、速度信号
を分周した出力信号であるＰＧパルス信号を出力する出
力端子３２を有している。１６はクロック（ＣＬ　Ｋ）
パルス発生器でその発振周波Ｂｒ。１．　Ｋのクロック
信号を出力する。本実施例の場合ｆ。Ｌ、＝１０ｘ１０
３ｕｚである。４は位相検出器で、ＰＧパルス信号が入
力される入力端子４１．ＣＴＬパルス信号が入力される
入力端子４３とクロック信号が入力される入力端子４５
を存し、ＣＴＬパルス信号とＰＧパルス信号の位相差は
出力端子４２より出力される。１３はスイッチである。

５はパルス遅延回路で入力端子５１゜５３．５５と出力
端子５２を有し、入力端子５５にはＣＬＫ信号が入力さ
れる。６は位相比較器で基準信号源７より出力される基
準信号とパルス遅延回路より出力される遅延パルスの位
相を比較しその結果をアナログ量として出力する。１０
は速度検出器であり周波数発電４ｉ１１１３より出力さ
れる速度信号を増幅器１１によりパルス状に増幅された
速度パルス信号の周期をアナログ量に変換するものであ
る。この速度検出器１０はモータ１０の起動特性の改善
と第１図に示す制御系のダンピング改善に寄与するもの
である。８は速度検出器１０と位相比較器６の出力信号
をアナログ加算しまた位相補償する加算器である。９は
加算器８の出力信号に対応した電力をモータ１２に供給
する駆動回路である。１４はテープでありモータ１２の
回転軸に設けられたキャプスタン１５により長平方向に
移送される。

第２図は分周器３の具体回路の一例図である。

第２図において３０３〜３０６はカウンタであり端子Ｔ
の入力信号の立上り縁毎に出力端子Ｑの出力が反転し、
Ｒ端子の入力信号がハイレベルのときはリセットされ出
力Ｑはローレベルとなる。カウンタ３０３〜３０６のＣ
端子はＣ端子の出力信号のコンプリメンタリ信号を出力
する。そしてカウンタ３０３の′Ｆ端子には速度パルス
信号が入力され、カウンタ３０３〜３０６で４ビツトの
アップカウンタを構成している。３０２は微分器で入力
信号の立ら上り毎に微少幅のパルスを発生しカウンタ３
０３〜３０６をリセットする。３０７は２人力のＡＮＤ
ゲート回路でカウンタ３０５゜３０６のＣ端子の出力が
入力される。３０８は４人力のＡＮＤゲート回路でカウ
ンタ３０３のＣ端子とカウンタ３０４〜３０６のＣ端子
の出力が入力される。３０１はスイッチである。

第３図は位相検出器４の具体回路の一例図である。第３
図において４０３〜４０７は前述のカウンタ３０３〜３
０６と同じカウンタでありカウンタ４０３〜４０７によ
り５ビツトのアップカウンタを構成している。４０１は
微分回路でその人力の立上り縁毎に微少幅のパルスを発
生しカウンタ４０３〜４０７をリセットする。４０２は
スイ。

チである。４０８〜４１２はＤ−ＦＦであり各々のＣ端
子にはカウンタ４０３〜４０７のＣ端子が対応し接続さ
れ、Ｃ端子への入力信号の立上り縁で各々のＣ端子の人
力レベルをランチし各々のＣ端子に出力する。Ｄ−ＦＦ
４０８〜４１２のＣ端子の出力は各々データＤＰ０〜Ｄ
Ｐ、として出力される。

第４図はパルス遅延回路５の具体回路の一例図である。

５０５は５ビツトのデータ加算器でＤ−ＦＦ４０８〜４
１２の出力データＤＰ０〜ＤＰ４とプリセットデータＤ
Ｉ。〜Ｄｌ、の下位５のデータＤＩ。〜Ｄｌ、を加算し
その加算結果を出力端子Ｄ０〜Ｄ、に出力する。又５ビ
ツト目にケタ上げが生じるとＤＩ５にケタ上げ分を加算
したデータを００に出力する。５０６〜５１３はカウン
タで８ビツトのプリセット可能なアップカウンタを構成
している。カウンタ５０６〜５１０のＣ端子にはデータ
加算器５０５の出力端子Ｄ０〜Ｄ４が各々接続され、カ
ウンタ５１１のＣ端子には加算器５０５の００端子が接
続され、カウンタ５１２〜５１３のＣ端子にはプリセッ
トデータの上位２ビツトが各々入力されている。カウン
タ５０６〜５１３のＬ端子には、微分器５０４の出力端
子が接続されており、カウンタ５０６〜５１３はＬ端子
の入力信号がハイレベル（論理レベル“ｌ”）の期間に
Ｃ端子の入力データをロードする。５１４は８人力のＡ
ＮＤゲート回路で各々の入力端子はカウンタ５０６〜５
１２の出力端子Ｑが各々接続されている。微分器５０４
は入力信号の立上り縁毎にカウンタ５０６〜５１３にデ
ータをロードするための微少幅のパルスを出力する。又
ロジック加算器５０５は出力コントロール端子Ｇを有し
、端子Ｇのレベルガロ−（“Ｏ”レベル）のときは出力
端子Ｄ０〜Ｄ、、Ｃｏには入力端子Ｂ０〜Ｂ５のデータ
がスルーで出力される。

すなわちＤ０〜Ｄ４にはデータＤＩ。〜Ｄ＋、が各々出
力される。５１５はスイッチである。

次に本実施例の具体的な動作を第１図〜第４図を参照し
説明する。

初めに再生モードでの動作を説明する。

再生モードに於てはテープ１４のＣＴＬトラックに記録
されているＣＴＬ信号はＣＴ　Ｌヘッド１により検出さ
れスイッチ１７を介して増幅器２により増幅されパルス
状のＣＴＬパルス信号を得る。

テープ１４が正常に走行している場合、このＣＴＬパル
ス信号の周波数ｒ。ＴＬはｒ。Ｔ□、＝２９．９７Ｈｚ
（映像信号がＮＴＳＣ信号である場合、映像信号がＰＡ
ＬやＳＥＣＡＭ信号の場合は’ＣＴＬ＝２５！Ｉｚとな
る０本実施例では以下映像信号はＮＴＳＣ信号として扱
う。） このＣＴＬパルス信号はスイッチ１３を介してパルス遅
延回路に人力される。パルス遅延回路５に於てスイッチ
５１５は閉じられており加算器５０５の出力制御端子Ｇ
は１０″レベルであり出力端子り。−Ｄ、とＣ０にはプ
リセントデータＤ１゜〜Ｄ１５が出力されている０本実
施例ではプリセットデータＤＩ、〜ＤＩ、はバイナリ値
で以下に示すように設計しである。（デシマル値ではＰ
、瓢８９） ＭＳＢ　　　　　　　　　　　　　　　　　　ＬＳＢこ
のプリセットデータＤＩ。〜Ｄ＋、はＣＴＬパルス信号
の立上り縁でカウンタ５０６〜５１３にロードされる。

そしてカウンタ５０６〜５１３はクロックパルス毎にカ
ウントアツプして行きデータをロードした後１６６クロ
ンク目でカウンタ出力端子Ｑが全て“１”、デシマル値
で２５５となりＡＮＤゲート回路出力にパルスが発生す
る。ずなわち、パルス遅延回路５の遅延時間Ｔ、は＝１
６．６ＸＩＯ’　　（ｓｅｃ）（ｆ　　　　　　＝１０
Ｘ１０’　　（ｌｌｚ））ＣＬ　　Ｋ である。

この遅延回路５にて遅延されたパルスは位相比較器に入
力され、基準信号源７の基準信号と位相比較され、その
位相比較器結果を加算器８を介して駆動回路９に供給し
、駆動回路９は位相比較器６の出力に対応した電力をモ
ータ１２に供給することによりテープ１４の送りをキャ
プスタン１５を介して制御することによりＣＴＬ信号の
位相を基準信号に対し一定に制御する。

周波数発電機１３は再生モードに於てｆＦＯ−Ｚ　Ｘ２
９．９７　ｌｌｚ　（本実施例に於てＺ＝１２）の周波
数を有する速度信号を発生ずる。この速度信号は増幅器
１１により増幅されパルス状の速度パルス信号とし速度
検出器１０に供給し、パルス周期に比例したアナログ量
に変換し、位相比較器６の出力と加算器８にて加算し、
テープ制御系の安定性を確保する。一方増幅器１１にて
増幅された速度パルス信号は分周器３に供給される。分
周器３の微分器３０２にはスイッチ３０１を介してＣＴ
Ｌパルス信号が入力され、ＣＴＬパルス信号の立上り縁
毎にカウンタ３０３〜３．０６をリセットする。ＡＮＤ
ゲート回路３０８の出力端子にはカウンタ３０３〜３０
６がリセットされた後に到来する速度パルス信号の初め
ての立上り縁で出力がハイレベルとなり２回目以降の立
上り縁ではローレベルとなるＰＧパルス信号が出力され
る。このＰＧパルス信号はＣＴＬパルス信号に対し、Ｔ
ｅ時間（０＜Ｔｅ＜１／ｆ、。）の位相遅れを−２，７
８Ｘ　１０’　（ｓｅｃ）　となる。

ＰＧパルス信号とＣＴＬパルス信号は位相検出器４に入
力され、カウンタ４０３〜４０７はコントロールパルス
の立上り縁毎にリセットされ、その係数値をスイッチ４
０２を介してＰＧパルスの立上り縁毎にＤ−ＦＦ４０Ｂ
〜４１２にう、チする。

カウンタ４０３にはクロックパルス発生器１６の出力が
クロックとして入力されているため、ＰＧパルス信号に
よりラッチされる値ＰＬはデシマル値でＰＬ＝Ｔ、　Ｘ
ｒｏＬ　ＫｆｏＬ　Ｋ　＝１０Ｘ１０’　（ｌｌｚ）と
なる。

次に上記の再生モードから記録モードへ切り換った場合
の動作を説明する。記録モードに於ては、基準信号ｄＱ
７の基準信号は増幅器１８により電力増幅されスイッチ
１７を介してＴＬヘッド１に供給され２９．９７Ｈｚの
ＣＴＬ信号と磁気テープ１４のＣＴＬＩ−ラック上にＣ
ＴＬ信号として記録される０分周器３のスイッチ３０１
はＡＮＤゲート側に接続され、カウンター３０３〜３０
６はその係数値が１２（デシマル値）になった時点でＡ
ＮＤゲート３０７、スイッチ３０１、微分器３０２を介
して自動的にリセットされるためにＡＮＤゲート３０８
の出力は再生時から連続して速度パルス信号をｌ／１２
分周したＰＧ信号を出力する。ＰＧ倍信号スイッチ１３
を介してパルス遅延回路５に供給されるが、再生モード
から記録モードえ切り変った直後に入力されるパルス遅
延回路５の入力信号の立上り縁は正規の時間よりＴｅ時
間後れて到来する。位相検出器４のスイソチ４０２は記
録モードへの移行と同時に接地側に１妾続されるために
、Ｄ−ＦＦによりラッチされた計数値は再生モードに於
てラッチした値をそのまま保持している。このラッチデ
ータはＰＬはパルス遅延回路５に人力される。その結果
、カウンタ５０６〜５１３より構成される８ビツトカウ
ンタにはプリセットデータ（ＰＩ。〜ＰＩ、）にラッチ
データ（ＤＰ０〜ＤＰ、）を加算した値Ｐ、＝ＰＳ＋Ｐ
Ｌ　（Ｐｓ＝８９．ＰＬ＝Ｔｅ　　”ＣＬＫ：デシマル
値）がＰＧパルスの立上り毎にプリセットされる。よっ
てＡＮＤゲート回路５１４の出力端子には、カウンタ５
０６〜５１３がプリセットされた後クロック入力に従っ
てカウントｕｐしすべての出力端子Ｑが“ｌ”　（デシ
マル値で２５５）になった時点でパルスが出力される。

すなわちデータがロードされてクロックが２５５−Ｐ５
＝２５５−８９−Ｔｅ／ＳｏＬ、＝１６６−”ｅ／’Ｃ
ＬＫ入力された時点でＡＮＤゲート回路５１４にパルス
が発生する。この値はカウンタ５０６〜５１３にプリセ
ットデータをロードした後、再４１−モードの時よりも
クロック入力に数でＴｅ／ｒＣＬＫ数早＜ＡＮＤゲート
５１４にパルスを発生するものであり再生モードから記
録モードに移行した直後においてもＡＮＤゲート回路に
発生するパルスはその周期を乱さないものである。

よって位相比較器６及び速度検出２３１０の出力は再生
モードから記録モード移行しても何ら乱されないために
テープ１４のＣＴＬ）ラック上に記録されるＣＴＬ信号
の記録ピンチも乱されずにすみよって安定した継ぎ操り
ができる。

発明の効果 以上述べてきたように、本発明によれば再生時に再生コ
ントロールパルス信号とキャプスタンの回転により発生
する速度パルス信号を分周したＰＧ倍信号の位相差をラ
ッチしておき、再生モードから記録モードへＶＴＲのモ
ードが移行したとき、再生時ＣＴＬパルス信号を所定時
間遅延するパルス遅延回路の遅延時間量を記録モード時
は上述の位相差の値だけ補正し、前記ｐｃパルスを遅延
し、その遅延パルスと基準信号の位相を比較し、その位
相比較結果によりテープの移送に携るキャプスタンを駆
動するモータを制御することにより、何らテープの走行
を乱すことはなく記録モードから再生モードへ移行（１
！ぎ１吟）が出きるものである。

【図面の簡単な説明】

第１図は本発明の一実施例におけるＶＴＲのテープ制御
装置を示すブロック図、第２図は本発明に係わる分周器
の一具体回路例図、第３図は本発明に係わる位相検出器
の一具体回路例図、第４図は本発明に係わるパルス遅延
回路の一興体例の回路図である。 ３・・・・・・分周器、４・・・・・・位相検出器、５
・・・・・・パルス遅延回路、６・・・・・・位相比較
器、７・・・・・・基準信号源、９・・・・・・駆動回
路、１３・・・・・・周波数発電機、１４・・・・・・
テープ、１２・・・・・・モータ、１５・・・・・・キ
ャプスタン。 代理人の氏名　弁理士　中尾敏男　はか１名第２図

Claims (1)

【特許請求の範囲】
1. テープの移送に携わるキャプスタンと、前記キャプスタ
   ンを駆動するモータと、前記キャプスタンの回転数に対
   応した所定の周波数を有する速度信号を発生する周波数
   発電機と、前記速度信号の周波数を分周する分周器と、
   再生モードに於て前記テープ上のコントロールトラック
   に記録されているテープの位置信号を再生することによ
   り得られてＣＴＬパルス信号と前記分周器の出力信号で
   あるＰＧパルス信号との位相差を検出する位相検出器と
   、記録モードにおいては前記ＣＴＬパルス信号を所定時
   間遅延すると伴に再生モードに於ては前記ＰＧパルス信
   号を前記位相検出器の出力により前記所定時間を補正し
   遅延するパルス遅延回路と、前記パルス遅延回路より出
   力される遅延パルスと基準位号との位相を比較する位相
   比較器と、前記位相比較器の出力に従って前記モータを
   駆動する駆動回路より構成されるビデオテープレコーダ
   のテープ制御装置。