JPS62189745A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62189745A JPS62189745A JP61032241A JP3224186A JPS62189745A JP S62189745 A JPS62189745 A JP S62189745A JP 61032241 A JP61032241 A JP 61032241A JP 3224186 A JP3224186 A JP 3224186A JP S62189745 A JPS62189745 A JP S62189745A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- semiconductor chip
- bonding
- bonding pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 73
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 238000007667 floating Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 11
- 239000000919 ceramic Substances 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 241000220317 Rosa Species 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置に関し、特に多種類のパッケージ
に対応できる複数ボンディングパッド法において外部信
号入力ビンから見た入力容量を低減できる半導体装置に
関するものである。
に対応できる複数ボンディングパッド法において外部信
号入力ビンから見た入力容量を低減できる半導体装置に
関するものである。
［従来の技術］
従来、大規模集積回路（ＬＳＩ＞などのパッケージとし
てセラミックパッケージおよびプラスチックモールドパ
ッケージが用いられている。いずれのパッケージを用い
るにしても、半導体チップ上には同一外部信号用のボン
ディングパッドは１個しかなく、半導体チップをパッケ
ージに封入できるように、各信号用の複数個のボンディ
ングパッドが半導体チップの短手方向の周辺部に設けら
れているのが普通であった。
てセラミックパッケージおよびプラスチックモールドパ
ッケージが用いられている。いずれのパッケージを用い
るにしても、半導体チップ上には同一外部信号用のボン
ディングパッドは１個しかなく、半導体チップをパッケ
ージに封入できるように、各信号用の複数個のボンディ
ングパッドが半導体チップの短手方向の周辺部に設けら
れているのが普通であった。
第２図は、従来の、ボンディングパッドが配置された半
導体チップをセラミックパッケージに封入した場合の構
造を示す部分平面図である。この装置の構成について説
明すると、半導体チップ１は２５６にビットダイナミッ
クＲＡ Ｍ用の集積回路を組込んだ集積回路素子であり
、半導体チップ１はセラミックパッケージ２に封入され
ている。
導体チップをセラミックパッケージに封入した場合の構
造を示す部分平面図である。この装置の構成について説
明すると、半導体チップ１は２５６にビットダイナミッ
クＲＡ Ｍ用の集積回路を組込んだ集積回路素子であり
、半導体チップ１はセラミックパッケージ２に封入され
ている。
半導体チップ１の短手方向の周辺部にはＡＯ信号用ボン
ディングパッド３ａ、Ａ２信号用ボンディングパッド３
ｂ、Ａ１信号用ボンディングパッド３Ｃが互いに間隔を
隔てて配置されており、またセラミックパッケージ２上
の短手方向の周辺部には、ＡＯ信号用ボンディングパッ
ド３ａ、Ａ２信号用ボンディングパッド３ｂ、ＡＩ信号
用ボンディングパッド３Ｃと対応するようにＡＯ信号用
端子４ａ、Ａ２信号用端子４ｂ、ＡＩ信号用端子４Ｃが
互いに間隔を隔てて配置されている。ＡＯ信号用ボンデ
ィングパッド３ａとＡＯ信号用端子４ａとはボンディン
グワイヤ６ａにより、Ａ２信号用ボンディングパッド３
ｂとＡ２信号用端子４ｂとはボンディングワイヤ６ｂに
より、ＡＩ信号用ボンディングパッド３ＣとＡ１信号用
端子４Ｃとはボンディングワイヤ６Ｃによりボンディン
グされている。また、ＡＯ信号用端子４ａ 、Ａ２信号
用端子４ｂ、Ａ１信号用端子４Ｃはそれぞれこのパッケ
ージの外表面に露出する外部信号入力用の第５ビン、第
６ピン、第７ビン（図示せず）に接続されている。ここ
で、図中の■、■、■はビン番号を表わしている。第５
ビン、第６ピン、第７ビンにそれぞれ外部信号であるＡ
Ｏ倍信号Ａ２信号、Ａ１信号が人力される。これらＡＯ
倍信号Ａ２信号、ＡＩ信号は、たとえばアドレス信号、
データ信号、制御信号などである。
ディングパッド３ａ、Ａ２信号用ボンディングパッド３
ｂ、Ａ１信号用ボンディングパッド３Ｃが互いに間隔を
隔てて配置されており、またセラミックパッケージ２上
の短手方向の周辺部には、ＡＯ信号用ボンディングパッ
ド３ａ、Ａ２信号用ボンディングパッド３ｂ、ＡＩ信号
用ボンディングパッド３Ｃと対応するようにＡＯ信号用
端子４ａ、Ａ２信号用端子４ｂ、ＡＩ信号用端子４Ｃが
互いに間隔を隔てて配置されている。ＡＯ信号用ボンデ
ィングパッド３ａとＡＯ信号用端子４ａとはボンディン
グワイヤ６ａにより、Ａ２信号用ボンディングパッド３
ｂとＡ２信号用端子４ｂとはボンディングワイヤ６ｂに
より、ＡＩ信号用ボンディングパッド３ＣとＡ１信号用
端子４Ｃとはボンディングワイヤ６Ｃによりボンディン
グされている。また、ＡＯ信号用端子４ａ 、Ａ２信号
用端子４ｂ、Ａ１信号用端子４Ｃはそれぞれこのパッケ
ージの外表面に露出する外部信号入力用の第５ビン、第
６ピン、第７ビン（図示せず）に接続されている。ここ
で、図中の■、■、■はビン番号を表わしている。第５
ビン、第６ピン、第７ビンにそれぞれ外部信号であるＡ
Ｏ倍信号Ａ２信号、Ａ１信号が人力される。これらＡＯ
倍信号Ａ２信号、ＡＩ信号は、たとえばアドレス信号、
データ信号、制御信号などである。
第３図は、従来の、ボンディングパッドが配置された半
導体チップをプラスチックモールドパッケージに封入し
た場合の構造を示す部分平面図である。この装置の構成
について説明すると、２５６にビットダイナミックＲＡ
Ｍ用の集積回路が組込まれた半導体チップ１がプラス
チックモールドパッケージ３に封入されている。プラス
チックモールドパッケージ３上に半導体チップ１を取囲
むようにＡＯ信号用端子５ａ、Ａ２信号用端子５ｂ。
導体チップをプラスチックモールドパッケージに封入し
た場合の構造を示す部分平面図である。この装置の構成
について説明すると、２５６にビットダイナミックＲＡ
Ｍ用の集積回路が組込まれた半導体チップ１がプラス
チックモールドパッケージ３に封入されている。プラス
チックモールドパッケージ３上に半導体チップ１を取囲
むようにＡＯ信号用端子５ａ、Ａ２信号用端子５ｂ。
Ａ１信号用端子５Ｃが互いに間隔を隔てて設けられてい
る。ＡＯ信号用ボンディングパッド３ａとＡＯ信号用端
子５ａとはボンディングワイヤ６ａにより、Ａ２信号用
ボンディングパッド３ｂとＡ２信号用端子５ｂとはボン
ディングワイヤ６ｂにより、Ａ１信号用ボンディングパ
ッド３ＣとＡ１信号用端子５Ｃとはボンディングワイヤ
６Ｃによりボンディングされている。また、ＡＯ信号用
端子５ａ、Ａ２信号用端子５ｂ、Ａ１信号用端子５Ｃは
それぞれこのパッケージの外表面に露出する外部信号入
力用の第５ビン、第６ピン、第７ビン（図示せず）に接
続されている。ここで、図中の■、■、■はピン番号を
表わしている。
る。ＡＯ信号用ボンディングパッド３ａとＡＯ信号用端
子５ａとはボンディングワイヤ６ａにより、Ａ２信号用
ボンディングパッド３ｂとＡ２信号用端子５ｂとはボン
ディングワイヤ６ｂにより、Ａ１信号用ボンディングパ
ッド３ＣとＡ１信号用端子５Ｃとはボンディングワイヤ
６Ｃによりボンディングされている。また、ＡＯ信号用
端子５ａ、Ａ２信号用端子５ｂ、Ａ１信号用端子５Ｃは
それぞれこのパッケージの外表面に露出する外部信号入
力用の第５ビン、第６ピン、第７ビン（図示せず）に接
続されている。ここで、図中の■、■、■はピン番号を
表わしている。
ところで、従来の半導体チップ１上には同一外部信号用
のボンディングパッドが１個しか設けられていないため
、第２図に示すように半導体チップ１をセラミックパッ
ケージ２に封入する場合には、ＡＯ信号用ポンディ′ン
グパツド３ａとＡＯ信号用端子４ａとをボンディングワ
イヤ６ａが半導体チップ１に接触することなくボンディ
ングすることができるが、第３図に示すように半導体チ
ップ１をプラスチックモールドパッケージ３に封入する
場合には、ＡＯ信号用ボンディングパッド３ａとＡＯ信
号用端子５ａとをボンディングワイヤ６ａでボンディン
グすると、このボンディングワイヤ６ａが半導体チップ
１のエツジ部を長い範囲にわたって横断してしまい、モ
ールド時にボンディングワイヤ６ａが半導体チップ１の
エツジ部に接触するという問題点があった。
のボンディングパッドが１個しか設けられていないため
、第２図に示すように半導体チップ１をセラミックパッ
ケージ２に封入する場合には、ＡＯ信号用ポンディ′ン
グパツド３ａとＡＯ信号用端子４ａとをボンディングワ
イヤ６ａが半導体チップ１に接触することなくボンディ
ングすることができるが、第３図に示すように半導体チ
ップ１をプラスチックモールドパッケージ３に封入する
場合には、ＡＯ信号用ボンディングパッド３ａとＡＯ信
号用端子５ａとをボンディングワイヤ６ａでボンディン
グすると、このボンディングワイヤ６ａが半導体チップ
１のエツジ部を長い範囲にわたって横断してしまい、モ
ールド時にボンディングワイヤ６ａが半導体チップ１の
エツジ部に接触するという問題点があった。
第４図は、上記のような問題点を解消した半導体装置の
構造を示す平面図である。この半導体装置の特徴は、２
５６にビットダイナミックＲＡ Ｍの集積回路を組込ん
だ半導体チップ１上の長手方向の周辺部に、ＡＯ信号用
ボンディングパッド３ａのほかにもう１個ＡＯ信号用ボ
ンディングパッド３ｄが配置されている点であり、第２
図および第３図の半導体チップ１上のボンディングパッ
ド配置と異なっている。また、ＡＯ信号用ボンディング
パッド３ａとＡＯ信号用ボンディングバッド３ｄとはア
ルミニウムの内部配置ｉＡ７により接続されている。
構造を示す平面図である。この半導体装置の特徴は、２
５６にビットダイナミックＲＡ Ｍの集積回路を組込ん
だ半導体チップ１上の長手方向の周辺部に、ＡＯ信号用
ボンディングパッド３ａのほかにもう１個ＡＯ信号用ボ
ンディングパッド３ｄが配置されている点であり、第２
図および第３図の半導体チップ１上のボンディングパッ
ド配置と異なっている。また、ＡＯ信号用ボンディング
パッド３ａとＡＯ信号用ボンディングバッド３ｄとはア
ルミニウムの内部配置ｉＡ７により接続されている。
第５図は、第４図の半導体装置をセラミックパッケージ
に封入した場合の構造を示す部分平面図である。図にお
いて、ＡＯ信号用ボンディングパッド３ａとＡＯ信号用
端子４ａとはボンディングワイヤ６ａにより最短距離で
ボンディングされており、この場合にはＡＯ信号用ボン
ディングパッド３ｄは空パッドとなっている。
に封入した場合の構造を示す部分平面図である。図にお
いて、ＡＯ信号用ボンディングパッド３ａとＡＯ信号用
端子４ａとはボンディングワイヤ６ａにより最短距離で
ボンディングされており、この場合にはＡＯ信号用ボン
ディングパッド３ｄは空パッドとなっている。
第６図は、第４因の半導体装置をプラスチックモールド
パッケージに封入した場合の構造を示す部分平面図であ
る。図において、ＡＯ信号用ボンディングパッド３ｄと
ＡＯ信号用端子５ａとはボンディングワイヤ６ａにより
最短距離でボンディングされており、ＡＯ信号用ボンデ
ィングパッド３ａの代わりにＡＯ信号用ボンディングパ
ッド３ｄが使用されている。この場合にはＡＯ信号用ボ
ンディングパッド３ａは空パッドとなる。
パッケージに封入した場合の構造を示す部分平面図であ
る。図において、ＡＯ信号用ボンディングパッド３ｄと
ＡＯ信号用端子５ａとはボンディングワイヤ６ａにより
最短距離でボンディングされており、ＡＯ信号用ボンデ
ィングパッド３ａの代わりにＡＯ信号用ボンディングパ
ッド３ｄが使用されている。この場合にはＡＯ信号用ボ
ンディングパッド３ａは空パッドとなる。
このように同一外部信号用のボンディングパッドが１個
の半導体チップ１上に２個配ＩＨされているので、パッ
ケージの形態が変わっても、これに応じてボンディング
パッドを選択することによって、同一外部信号用のボン
ディングパッドと端子とを最短距離で容易にボンディン
グできるとともに、ボンディングワイヤと半導体チップ
のエツジとのショートを回避でき、信頼性の高いワイヤ
ボンディングが可能となる。このようなボンディング法
を複数ボンディングパッド法という。
の半導体チップ１上に２個配ＩＨされているので、パッ
ケージの形態が変わっても、これに応じてボンディング
パッドを選択することによって、同一外部信号用のボン
ディングパッドと端子とを最短距離で容易にボンディン
グできるとともに、ボンディングワイヤと半導体チップ
のエツジとのショートを回避でき、信頼性の高いワイヤ
ボンディングが可能となる。このようなボンディング法
を複数ボンディングパッド法という。
［発明が解決しようとする問題点］
第７図は、第４図の複数ボンディングパッド法が適用さ
れた半導体装置の構造をさらに詳細に示す部分平面図で
ある。図において、半導体チップ１上にＡＯ倍信号の入
力バッファ回路２０およびＡＯ倍信号のクロックバッフ
ァ回路４０が設けられており、入力バッファ回路２０は
ｐチャンネルＭＯ８ＦＥＴ２１とｎチャンネルＭＯ８Ｆ
ＥＴ２３とｐチャンネルＭ ＯＳ Ｆ Ｅ Ｔ ２２と
電源電圧Ｖｏｏが与えられる電源線２４とから構成され
ている。ＡＯ信号用ボンディングパッド３ｄはアルミニ
ウムの内部配線７によりＡＯ信号用ボンディングパッド
３ａに接続されており、ＡＯ信号用ボンディングパッド
３ａと内部配線７との接続点は入力バッファ回路２０の
入力側に接続されており、人力バッフ１回路２０の出力
側はクロックバッファ回路４０に接続されている。
れた半導体装置の構造をさらに詳細に示す部分平面図で
ある。図において、半導体チップ１上にＡＯ倍信号の入
力バッファ回路２０およびＡＯ倍信号のクロックバッフ
ァ回路４０が設けられており、入力バッファ回路２０は
ｐチャンネルＭＯ８ＦＥＴ２１とｎチャンネルＭＯ８Ｆ
ＥＴ２３とｐチャンネルＭ ＯＳ Ｆ Ｅ Ｔ ２２と
電源電圧Ｖｏｏが与えられる電源線２４とから構成され
ている。ＡＯ信号用ボンディングパッド３ｄはアルミニ
ウムの内部配線７によりＡＯ信号用ボンディングパッド
３ａに接続されており、ＡＯ信号用ボンディングパッド
３ａと内部配線７との接続点は入力バッファ回路２０の
入力側に接続されており、人力バッフ１回路２０の出力
側はクロックバッファ回路４０に接続されている。
従来の複数ボンディングパッド法が適用された半導体装
置においては、通常このように１１１１の外部信号入力
ピンに対してボンディングパッドが２個、半導体チップ
１長手方向に延びる内部配線が１本、さらに入力バッフ
ァ回路が１１１Ｉ設けられているため、外部信号入力ピ
ンからみた入力容量〈内部容量）は、２個のボンディン
グパッドの容量と１本の内部配線の容量と１個の入力バ
ッフ１回路のゲート容量とから構成され、外部信号入力
ピンから見た入力容■が著しく増大して素子の高速性を
損うという問題点があった。また、各ボンディングパッ
ドにそれぞれ入力保護回路が設けられる場合があるが、
この場合には外部信号入力ピンから見た入力容量がさら
に増大するという問題点があった。
置においては、通常このように１１１１の外部信号入力
ピンに対してボンディングパッドが２個、半導体チップ
１長手方向に延びる内部配線が１本、さらに入力バッフ
ァ回路が１１１Ｉ設けられているため、外部信号入力ピ
ンからみた入力容量〈内部容量）は、２個のボンディン
グパッドの容量と１本の内部配線の容量と１個の入力バ
ッフ１回路のゲート容量とから構成され、外部信号入力
ピンから見た入力容■が著しく増大して素子の高速性を
損うという問題点があった。また、各ボンディングパッ
ドにそれぞれ入力保護回路が設けられる場合があるが、
この場合には外部信号入力ピンから見た入力容量がさら
に増大するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、１種類の半導体チップで多種類のパッケージ
に対応できる複数ボンディングパッド法において外部信
号入力ピンから見た入力容量を低減できる半導体装置を
１９ることを目的とりる。
たもので、１種類の半導体チップで多種類のパッケージ
に対応できる複数ボンディングパッド法において外部信
号入力ピンから見た入力容量を低減できる半導体装置を
１９ることを目的とりる。
Ｆ問題点を解決するための手段］
この発明に係る半導体装置は、半導体チップ上の周辺部
に互いに間隔を隔てて少なくとも２個の同一外部１８号
用のボンディングパッドを設け、半導体チップ上に各ボ
ンディングパッドにそれぞれ接続される入力バッファ回
路を設け、半導体チップ上に内部バッファ回路を設け、
半導体チップ上に各入力バッファ回路の出力側に共通に
接続される選択回路を設け、ボンディングパッドのうち
のいずれか１個に外部１ｚ号を入力するためのボンデイ
ンクをするとぎ、上記選択回路によりこのボンディング
パッドと、これに接続される人力バッフ１回路とを含む
回路系を選択してこの回路系を内部バッファ回路に電気
的に接続するようにしだものである。
に互いに間隔を隔てて少なくとも２個の同一外部１８号
用のボンディングパッドを設け、半導体チップ上に各ボ
ンディングパッドにそれぞれ接続される入力バッファ回
路を設け、半導体チップ上に内部バッファ回路を設け、
半導体チップ上に各入力バッファ回路の出力側に共通に
接続される選択回路を設け、ボンディングパッドのうち
のいずれか１個に外部１ｚ号を入力するためのボンデイ
ンクをするとぎ、上記選択回路によりこのボンディング
パッドと、これに接続される人力バッフ１回路とを含む
回路系を選択してこの回路系を内部バッファ回路に電気
的に接続するようにしだものである。
［作用］
この発明においては、ボンディングパッドのうちのいず
れか１個に外部信号を入力するためのボンディングをす
るとき、残りのボンディングパッドをオーブン状態にし
ていても、選択回路によりボンディングされたボンディ
ングパッドと、これに接続される入力バッファ回路とを
含む回路系が選択されてこの回路系が内部バッフ１回路
に電気的に接続される。そしてこのとき、同−外部信号
用のボンディングパッドに対応する外部入力信号ピンか
らみた入力容量は、ボンディングされたボンディングパ
ッドからこれに接続される入力バッファ回路に至るまで
の間の容量成分しか持たない。
れか１個に外部信号を入力するためのボンディングをす
るとき、残りのボンディングパッドをオーブン状態にし
ていても、選択回路によりボンディングされたボンディ
ングパッドと、これに接続される入力バッファ回路とを
含む回路系が選択されてこの回路系が内部バッフ１回路
に電気的に接続される。そしてこのとき、同−外部信号
用のボンディングパッドに対応する外部入力信号ピンか
らみた入力容量は、ボンディングされたボンディングパ
ッドからこれに接続される入力バッファ回路に至るまで
の間の容量成分しか持たない。
［実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１図は、この発明の実施例である半導体装置の構造を
示す部分平面図である。この実施例の構成力第７図の半
導体装置の構成と異なる点は以下の点である。すなわち
、半導体チップ１上に、新たにＡＯ信号用ボンディング
パッド３ｄに対応して入力バッファ回路１０が設けられ
ており、ざらにＮＡＮＯ回路３０が設けられている。入
カバッファ回路ｉｏｔ、ｔｐチャンネルＭＯ３ＦＥＴ１
１とｎチャンネルＭＯ８ＦＥＴ１３とｐチャンネル間Ｏ
３ＦＥＴ１２と電ｇ電圧ＶＤＯが与えられる電源線１４
とから構成されている。ＮＡＮＤ回路３０はｐチャンネ
ルＭＯ８ＦＥＴ３１とｎチャンネルＭＯ８ＦＥ丁３３と
ｐチャシネ１１ＭＯ８ＦＥＴ３２とｎチャンネルＭＯ３
ＦＥＴ３４と電源電圧ｖ０゜が与えられる電源線３５と
から構成されている。入力バッファ回路２０はＮＡＮＤ
回路３０の一方の入力側に接続されており、ＡＯ信号用
ボンディングパッド３ｄは入力バッファ回路１０に接続
されており、入力バッファ回路１０はアルミニウムの内
部配線７０によりＮＡＮＤ回路３０の他方の入力側に接
続されている。ＮＡＮＯ回路３０の出力側はクロックバ
ッファ回路４０に接続されている。
示す部分平面図である。この実施例の構成力第７図の半
導体装置の構成と異なる点は以下の点である。すなわち
、半導体チップ１上に、新たにＡＯ信号用ボンディング
パッド３ｄに対応して入力バッファ回路１０が設けられ
ており、ざらにＮＡＮＯ回路３０が設けられている。入
カバッファ回路ｉｏｔ、ｔｐチャンネルＭＯ３ＦＥＴ１
１とｎチャンネルＭＯ８ＦＥＴ１３とｐチャンネル間Ｏ
３ＦＥＴ１２と電ｇ電圧ＶＤＯが与えられる電源線１４
とから構成されている。ＮＡＮＤ回路３０はｐチャンネ
ルＭＯ８ＦＥＴ３１とｎチャンネルＭＯ８ＦＥ丁３３と
ｐチャシネ１１ＭＯ８ＦＥＴ３２とｎチャンネルＭＯ３
ＦＥＴ３４と電源電圧ｖ０゜が与えられる電源線３５と
から構成されている。入力バッファ回路２０はＮＡＮＤ
回路３０の一方の入力側に接続されており、ＡＯ信号用
ボンディングパッド３ｄは入力バッファ回路１０に接続
されており、入力バッファ回路１０はアルミニウムの内
部配線７０によりＮＡＮＤ回路３０の他方の入力側に接
続されている。ＮＡＮＯ回路３０の出力側はクロックバ
ッファ回路４０に接続されている。
このような構成では、たとえば外部信号を入力するため
にＡＯ信号用ボンディングパッド３ｄにボンディングを
するとき、ＡＯ信号用ボンディングパッド３ａをオーブ
ン状態にしていても、ＮＡＮＤ回路３０によりＡＯ信号
用ボンディングパッド３ｄに入力されるＡＯ倍信号より
クロックバッファ回路４０が動作する。そしてこのとき
、入力バッファ回路２０のｐチャンネルＭＯ３ＦＥＴ２
１およびｎチャンネルＭＯ８ＦＥＴ２３のゲートがフロ
ーティング状態になるので、ＡＯ信号用ボンディングパ
ッド３ｄ 、３ａに対応する外部信号入力ピンから見た
入力容量は、ＡＯ信号用ボンディングパツｌ−” ３
ｄの容量と入力バッフ１回路１０のゲート容量のみから
構成される。このため、従来の半導体装置に比べて外部
信号入力ピンから見た入力容量は１／２以下に低減され
、半導体装置の高速動作が実現される。
にＡＯ信号用ボンディングパッド３ｄにボンディングを
するとき、ＡＯ信号用ボンディングパッド３ａをオーブ
ン状態にしていても、ＮＡＮＤ回路３０によりＡＯ信号
用ボンディングパッド３ｄに入力されるＡＯ倍信号より
クロックバッファ回路４０が動作する。そしてこのとき
、入力バッファ回路２０のｐチャンネルＭＯ３ＦＥＴ２
１およびｎチャンネルＭＯ８ＦＥＴ２３のゲートがフロ
ーティング状態になるので、ＡＯ信号用ボンディングパ
ッド３ｄ 、３ａに対応する外部信号入力ピンから見た
入力容量は、ＡＯ信号用ボンディングパツｌ−” ３
ｄの容量と入力バッフ１回路１０のゲート容量のみから
構成される。このため、従来の半導体装置に比べて外部
信号入力ピンから見た入力容量は１／２以下に低減され
、半導体装置の高速動作が実現される。
なお、上記実施例では、ＡＯ信号用ボンディングパッド
３ｄ 、３ａのそれぞれに入力バッファ回路１０．２０
を接続する場合について示したが、ＡＯ信号用ホンディ
ングバッド３ｄと入力バッファ回路１０との間およびＡ
Ｏ信号用ボンディングパッド３ａと入力バッファ回路２
０との間にそれぞれ入力保護回路を設けるようにしても
よく、この場合にも上記実施例と同様の効果を奏する。
３ｄ 、３ａのそれぞれに入力バッファ回路１０．２０
を接続する場合について示したが、ＡＯ信号用ホンディ
ングバッド３ｄと入力バッファ回路１０との間およびＡ
Ｏ信号用ボンディングパッド３ａと入力バッファ回路２
０との間にそれぞれ入力保護回路を設けるようにしても
よく、この場合にも上記実施例と同様の効果を奏する。
また、上記実施例では、入力バッファ回路がＮ０７回路
である場合について示したが、この回路の代わりに他の
種類の入力バッファ回路を用いてもよい。
である場合について示したが、この回路の代わりに他の
種類の入力バッファ回路を用いてもよい。
また、上記実施例では、半導体チップが２５６にビット
ダイナミックＲＡＭ用の集積回路を組込んだ半導体集積
回路素子である場合について示したが、半導体チップは
これに限定されるものではなく、半導体チップ上に組込
まれる素子構造はＭＯＳ型、バイポーラ型などの種々の
対応のものであってもく、これらの場合にも上記実施例
と同様の効果を奏する。
ダイナミックＲＡＭ用の集積回路を組込んだ半導体集積
回路素子である場合について示したが、半導体チップは
これに限定されるものではなく、半導体チップ上に組込
まれる素子構造はＭＯＳ型、バイポーラ型などの種々の
対応のものであってもく、これらの場合にも上記実施例
と同様の効果を奏する。
また、上記実施例では、１個の半導体チップ上に同一外
部信号用の２個のボンディングパッドを配置する場合に
ついて示したが、１個の半導体チップ上に同一外部信号
用のボンディングパッドを３個以上配置してもよく、こ
れらの場合にも上記実流例と同様の効果を奏する。
部信号用の２個のボンディングパッドを配置する場合に
ついて示したが、１個の半導体チップ上に同一外部信号
用のボンディングパッドを３個以上配置してもよく、こ
れらの場合にも上記実流例と同様の効果を奏する。
［発明の効果］
以上のようにこの発明によれば、半導体チップ上の周辺
部に互いに間隔を隔てて少なくとも２個の同一外部信号
用のボンディングパッドを設け、半導体チップ上に各ボ
ンディングパッドにそれぞれ接続される入力バッファ回
路を設け、半導体チップ上に内部バッファ回路を設け、
半導体チップ上に各入カバソファ回路の出力側に共通に
接続される選択回路を設け、ボンディングパッドのうち
のいずれか１個に外部信号を入力するためのボンディン
グをするとき、上記選択回路によりこのボンディングパ
ッドと、これに接続される入カバソファ回路とを含む回
路系を選択してこの回路系を内部バラフッ回路に電気的
に接続するようにしたので、複数ボンディングパッド法
において外部信号用人力ビンから見た入力合同を低減で
きる半導体装置を得ることができる。このため、半導体
装置の高速性、経済性の向上が図れる。
部に互いに間隔を隔てて少なくとも２個の同一外部信号
用のボンディングパッドを設け、半導体チップ上に各ボ
ンディングパッドにそれぞれ接続される入力バッファ回
路を設け、半導体チップ上に内部バッファ回路を設け、
半導体チップ上に各入カバソファ回路の出力側に共通に
接続される選択回路を設け、ボンディングパッドのうち
のいずれか１個に外部信号を入力するためのボンディン
グをするとき、上記選択回路によりこのボンディングパ
ッドと、これに接続される入カバソファ回路とを含む回
路系を選択してこの回路系を内部バラフッ回路に電気的
に接続するようにしたので、複数ボンディングパッド法
において外部信号用人力ビンから見た入力合同を低減で
きる半導体装置を得ることができる。このため、半導体
装置の高速性、経済性の向上が図れる。
第１図は、この発明の実流例である半導体装置の構造を
示す部分平面図である。 第２図は、従来の、ボンディングパッドが配置された半
導体チップをセラミックパッケージに封入した場合の構
造を示す部分平面図である。 第３図は、従来の、ボンディングパッドが配置された半
導体チップをプラスチックモールドパッケージに封入し
た場合の構造を示す部分平面図である。 第４図は、複数ボンディングパッド法が適用された半導
体装置の構造を示す平面図である。 第５図は、第４図の複数ボンディング法が適用された半
導体装置をセラミックパッケージに封入した場合の構造
を示す部分平面図である。 第６図は、第４図の複数ボンディングパッド法が適用さ
れた半導体装置をプラスチックモールドパッケージに封
入した場合の構造を示す部分平面図である。 第７図は、第４図の複数ボンディングパッド法が適用さ
れた半導体装置の構造をさらに詳細に示す部分平面図で
ある。 図において、１は半導体チップ、２はセラミックパッケ
ージ、３はプラスチックモールドパッケージ、３ａ 、
３ｄはＡＯ信号用ボンディングパッド、３ｂはＡ２信号
用ボンディングパッド、３ＣはＡ１信号用ボンディング
パッド、４ａ、５ａはＡＯ信号用端子、４ｂ、５ｂはＡ
２信号用端子、４ｃ、５ｃ１．ｔＡ１信号用端子、６ａ
、 ６ｂ 、 ６ｃはボンディングワイヤ、１０．２
０は入力バッファ回路、３０はＮ Ａ Ｎ Ｄ回路、１
１．１２．２１゜２２．３１．３２はｐチャンネルＭＯ
３ＦＥＴ、１３．２３．３３．３４はｎチャンネルＭ
ＯＳ ＦＥＴ、１４，２４．３５は電源線、４０はクロ
ックバッフ１回路、７．７０は内部配線である。 なお、各図中同一符号は同一または相当部分を示す。 第２図 ：；Ｓ ３ ｍ６ａ、６ｂ、６
ｃ：ホ１シテ≧シ／）ゝワイヤ第４図 第７図 手続補正書（自発） 昭和 年 月 日 持許庁長宮殿 １、事件の表示 特願昭６１−３２２４１号２、発
明の名称 半導体装置 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第７図 ６、補正の内容 （１） 明ＭＪＪ書第２頁第１６行ないし第１７行の「
半導体チップをパッケージに封入できるように、」を削
除する。 （２） 明細書第２頁第１８行の「半導体チップ」を「
たとえば半導体チップ」に訂正する。 （３） 明細書第３頁第１０行のｒ３ｃが」をｒ３ｃな
どが」に訂正する。 （４） 明細書第５頁第１４行と第１５行との間に、「
ここで、セラミックパッケージとプラスチックモールド
パッケージでは、各々の構造上の制約から信号端子の配
置が異なることに注意されたい。」を挿入する。 （５） 明細書第７頁第１行の「アルミニウムの」を「
半導体チップｌ上の」に訂正する。 （６） 明細書第８頁第１９行ないし第２０行の「ア
ルミニウムの」を削除する。 （７）′ｒＪＡ細書第１２頁第１８行ないし第１９行の
「アルミニウムの」を削除する。 （８） 明細書第１３頁第５行ないしＮ６行のｒＡＯ信
号用ボンディングパッド３ａをオーブン状態にしていて
も、」をｒＡ Ｏ信号用ボンディングパッド３ａはオー
ブン状態（フローティングＬ２）になり、したがってｐ
チャンネルＭＯ３ＦＥＴ３１、ｎチャンネルＭＯ３ＦＥ
Ｔ３３のゲート電圧は“Ｈ“レベルとなり、」に訂正す
る。 （９） 明細書第１３頁第９行ないし第１２行の「人力
バッファ回路２０〜フローテイング状態になるので、」
を削除する。 （１０） 図面の第７図を別紙のとおり。 以上 第７ｖＡ
示す部分平面図である。 第２図は、従来の、ボンディングパッドが配置された半
導体チップをセラミックパッケージに封入した場合の構
造を示す部分平面図である。 第３図は、従来の、ボンディングパッドが配置された半
導体チップをプラスチックモールドパッケージに封入し
た場合の構造を示す部分平面図である。 第４図は、複数ボンディングパッド法が適用された半導
体装置の構造を示す平面図である。 第５図は、第４図の複数ボンディング法が適用された半
導体装置をセラミックパッケージに封入した場合の構造
を示す部分平面図である。 第６図は、第４図の複数ボンディングパッド法が適用さ
れた半導体装置をプラスチックモールドパッケージに封
入した場合の構造を示す部分平面図である。 第７図は、第４図の複数ボンディングパッド法が適用さ
れた半導体装置の構造をさらに詳細に示す部分平面図で
ある。 図において、１は半導体チップ、２はセラミックパッケ
ージ、３はプラスチックモールドパッケージ、３ａ 、
３ｄはＡＯ信号用ボンディングパッド、３ｂはＡ２信号
用ボンディングパッド、３ＣはＡ１信号用ボンディング
パッド、４ａ、５ａはＡＯ信号用端子、４ｂ、５ｂはＡ
２信号用端子、４ｃ、５ｃ１．ｔＡ１信号用端子、６ａ
、 ６ｂ 、 ６ｃはボンディングワイヤ、１０．２
０は入力バッファ回路、３０はＮ Ａ Ｎ Ｄ回路、１
１．１２．２１゜２２．３１．３２はｐチャンネルＭＯ
３ＦＥＴ、１３．２３．３３．３４はｎチャンネルＭ
ＯＳ ＦＥＴ、１４，２４．３５は電源線、４０はクロ
ックバッフ１回路、７．７０は内部配線である。 なお、各図中同一符号は同一または相当部分を示す。 第２図 ：；Ｓ ３ ｍ６ａ、６ｂ、６
ｃ：ホ１シテ≧シ／）ゝワイヤ第４図 第７図 手続補正書（自発） 昭和 年 月 日 持許庁長宮殿 １、事件の表示 特願昭６１−３２２４１号２、発
明の名称 半導体装置 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第７図 ６、補正の内容 （１） 明ＭＪＪ書第２頁第１６行ないし第１７行の「
半導体チップをパッケージに封入できるように、」を削
除する。 （２） 明細書第２頁第１８行の「半導体チップ」を「
たとえば半導体チップ」に訂正する。 （３） 明細書第３頁第１０行のｒ３ｃが」をｒ３ｃな
どが」に訂正する。 （４） 明細書第５頁第１４行と第１５行との間に、「
ここで、セラミックパッケージとプラスチックモールド
パッケージでは、各々の構造上の制約から信号端子の配
置が異なることに注意されたい。」を挿入する。 （５） 明細書第７頁第１行の「アルミニウムの」を「
半導体チップｌ上の」に訂正する。 （６） 明細書第８頁第１９行ないし第２０行の「ア
ルミニウムの」を削除する。 （７）′ｒＪＡ細書第１２頁第１８行ないし第１９行の
「アルミニウムの」を削除する。 （８） 明細書第１３頁第５行ないしＮ６行のｒＡＯ信
号用ボンディングパッド３ａをオーブン状態にしていて
も、」をｒＡ Ｏ信号用ボンディングパッド３ａはオー
ブン状態（フローティングＬ２）になり、したがってｐ
チャンネルＭＯ３ＦＥＴ３１、ｎチャンネルＭＯ３ＦＥ
Ｔ３３のゲート電圧は“Ｈ“レベルとなり、」に訂正す
る。 （９） 明細書第１３頁第９行ないし第１２行の「人力
バッファ回路２０〜フローテイング状態になるので、」
を削除する。 （１０） 図面の第７図を別紙のとおり。 以上 第７ｖＡ
Claims (1)
- 【特許請求の範囲】 パッケージの種類に応じてボンディングする半導体装置
であつて、 半導体チップと、 前記半導体チップ上の周辺部に互いに間隔を隔てて設け
られる少なくとも２個の同一外部信号用のボンディング
パッドと、 前記半導体チップ上に設けられ、前記各ボンディングパ
ッドにそれぞれ接続される入力バッファ回路と、 前記半導体チップ上に設けられる内部バッファ回路と、 前記半導体チップ上に前記各入力バッファ回路の出力側
に共通に接続されて設けられ、前記ボンディングパッド
のうちのいずれか１個に外部信号を入力するためのボン
ディングをするとき、該ボンディングされたボンディン
グパッドと、これに接続される前記入力バッファ回路と
を含む回路系を選択して該回路系を前記内部バッファ回
路に電気的に接続する選択回路とを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224186A JPH0795581B2 (ja) | 1986-02-17 | 1986-02-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224186A JPH0795581B2 (ja) | 1986-02-17 | 1986-02-17 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7101057A Division JP2915319B2 (ja) | 1995-04-25 | 1995-04-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62189745A true JPS62189745A (ja) | 1987-08-19 |
| JPH0795581B2 JPH0795581B2 (ja) | 1995-10-11 |
Family
ID=12353498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3224186A Expired - Lifetime JPH0795581B2 (ja) | 1986-02-17 | 1986-02-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795581B2 (ja) |
-
1986
- 1986-02-17 JP JP3224186A patent/JPH0795581B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795581B2 (ja) | 1995-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10304854B2 (en) | Pads and pin-outs in three dimensional integrated circuits | |
| US6777801B2 (en) | Semiconductor device and method of manufacturing same | |
| KR910000623B1 (ko) | 반도체 장치 | |
| US7463059B2 (en) | Alterable application specific integrated circuit (ASIC) | |
| US7812458B2 (en) | Pad invariant FPGA and ASIC devices | |
| JP2560805B2 (ja) | 半導体装置 | |
| JPS62189745A (ja) | 半導体装置 | |
| US4631571A (en) | Semiconductor device for use in a large scale integration circuit | |
| US9029981B2 (en) | Semiconductor device having a fuse | |
| JPS59193046A (ja) | 半導体集積回路装置 | |
| JP2915319B2 (ja) | 半導体装置 | |
| JPH03225949A (ja) | ディスプレイドライバー集積回路 | |
| JP2752815B2 (ja) | 半導体集積回路装置 | |
| JPH06163700A (ja) | 集積回路装置 | |
| JPH05151367A (ja) | 半導体集積回路用の信号選択回路 | |
| JPS5844741A (ja) | 半導体集積回路 | |
| JPH03203363A (ja) | 半導体装置 | |
| JPH0630379B2 (ja) | マスタスライス式半導体装置 | |
| JPH0110936Y2 (ja) | ||
| JPS6263447A (ja) | 半導体集積回路 | |
| JPH0346348A (ja) | 半導体集積回路装置 | |
| JPS5992538A (ja) | デイジタル半導体集積回路装置 | |
| JPH0416945B2 (ja) | ||
| JPS63245122A (ja) | 半導体集積回路装置 | |
| JPH07168803A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |