JPH0795581B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0795581B2 JPH0795581B2 JP3224186A JP3224186A JPH0795581B2 JP H0795581 B2 JPH0795581 B2 JP H0795581B2 JP 3224186 A JP3224186 A JP 3224186A JP 3224186 A JP3224186 A JP 3224186A JP H0795581 B2 JPH0795581 B2 JP H0795581B2
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- input
- circuit
- external signal
- bonding pad
- semiconductor chip
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特に多種類のパッケージ
に対応できる複数ボンディングパッド法において外部信
号入力ピンから見た入力容量を低減できる半導体装置に
関するものである。
に対応できる複数ボンディングパッド法において外部信
号入力ピンから見た入力容量を低減できる半導体装置に
関するものである。
［従来の技術］ 従来、大規模集積回路（LSI）などのパッケージとして
セラミックパッケージおよびプラスチックモールドパッ
ケージが用いられている。いずれのパッケージを用いる
にしても、半導体チップ上には同一外部信号用のボンデ
ィングパッドは１個しかなく、各信号用の複数個のボン
ディングパッドがたとえば半導体チップの短手方向の周
辺部に設けられているのが普通であった。
セラミックパッケージおよびプラスチックモールドパッ
ケージが用いられている。いずれのパッケージを用いる
にしても、半導体チップ上には同一外部信号用のボンデ
ィングパッドは１個しかなく、各信号用の複数個のボン
ディングパッドがたとえば半導体チップの短手方向の周
辺部に設けられているのが普通であった。
第２図は、従来の、ボンディングパッドが配置された半
導体チップをセラミックパッケージに封入した場合の構
造を示す部分平面図である。この装置の構成について説
明すると、半導体チップ１は256KビットダイナミックRA
M用の集積回路を組込んだ集積回路素子であり、半導体
チップ１はセラミックパッケージ２に封入されている。
半導体チップ１の短手方向の周辺部にはA0信号用ボンデ
ィングパッド3a,A2信号用ボンディングパッド3b,A1信号
用ボンディングパッド3cなどが互いに間隔を隔てて配置
されており、またセラミックパッケージ２上の短手方向
の周辺部には、A0信号用ボンディングパッド3a,A2信号
用ボンデイッグパッド3b,A1信号用ボンディングパッド3
cと対応するようにA0信号用端子4a,A2信号用端子4b,A1
信号用端子4cが互いに間隔を隔てて配置されている。A0
信号用ボンディングパッド3aとA0信号用端子4aとはボン
ディングワイヤ6aにより、A2信号用ボンディングパッド
3bとA2信号用端子4bとはボンディングワイヤ6bにより、
A1信号用ボンディングパッド3cとA1信号用端子4cとはボ
ンディングワイヤ6cによりボンディングされている。ま
た、A0信号用端子4a,A2信号用端子4b,A1信号用端子4cは
それぞれこのパッケージの外表面に露出する外部信号入
力用の第５ピン，第６ピン，第７ピン（図示せず）に接
続されている。ここで、図中の，，はピン番号を
表わしている。第５ピン，第６ピン，第７ピンにそれぞ
れ外部信号であるA0信号,A2信号,A1信号が入力される。
これらA0信号,A2信号,A1信号は、たとえばアドレス信
号，データ信号，制御信号などである。
導体チップをセラミックパッケージに封入した場合の構
造を示す部分平面図である。この装置の構成について説
明すると、半導体チップ１は256KビットダイナミックRA
M用の集積回路を組込んだ集積回路素子であり、半導体
チップ１はセラミックパッケージ２に封入されている。
半導体チップ１の短手方向の周辺部にはA0信号用ボンデ
ィングパッド3a,A2信号用ボンディングパッド3b,A1信号
用ボンディングパッド3cなどが互いに間隔を隔てて配置
されており、またセラミックパッケージ２上の短手方向
の周辺部には、A0信号用ボンディングパッド3a,A2信号
用ボンデイッグパッド3b,A1信号用ボンディングパッド3
cと対応するようにA0信号用端子4a,A2信号用端子4b,A1
信号用端子4cが互いに間隔を隔てて配置されている。A0
信号用ボンディングパッド3aとA0信号用端子4aとはボン
ディングワイヤ6aにより、A2信号用ボンディングパッド
3bとA2信号用端子4bとはボンディングワイヤ6bにより、
A1信号用ボンディングパッド3cとA1信号用端子4cとはボ
ンディングワイヤ6cによりボンディングされている。ま
た、A0信号用端子4a,A2信号用端子4b,A1信号用端子4cは
それぞれこのパッケージの外表面に露出する外部信号入
力用の第５ピン，第６ピン，第７ピン（図示せず）に接
続されている。ここで、図中の，，はピン番号を
表わしている。第５ピン，第６ピン，第７ピンにそれぞ
れ外部信号であるA0信号,A2信号,A1信号が入力される。
これらA0信号,A2信号,A1信号は、たとえばアドレス信
号，データ信号，制御信号などである。
第３図は、従来の、ボンディングパッドが配置された半
導体チップをプラスチックモールドパッケージに封入し
た場合の構造を示す部分平面図である。この装置の構成
について説明すると、256KビットダイナミックRAM用の
集積回路が組込まれた半導体チップ１がプラスチックモ
ールドパッケージ３に封入されている。プラスチックモ
ールドパッケージ３上に半導体チップ１を取囲むように
A0信号用端子5a,A2信号用端子5b,A1信号用端子5cが互い
に間隔を隔てて設けられている。A0信号用ボンディング
パッド3aとA0信号用端子5aとはボンディングワイヤ6aに
より、A2信号用ボンディングパッド3bとA2信号用端子5b
とはボンディングワイヤ6bにより、A1信号用ボンディン
グパッド3cとA1信号用端子5cとはボンディングワイヤ6c
によりボンディングされている。また、A0信号用端子5
a,A2信号用端子5b,A1信号用端子5cはそれぞれこのパッ
ケージの外表面に露出する外部信号入力用の第５ピン，
第６ピン，第７ピン（図示せず）に接続されている。こ
こで、図中の，，はピン番号を表わしている。
導体チップをプラスチックモールドパッケージに封入し
た場合の構造を示す部分平面図である。この装置の構成
について説明すると、256KビットダイナミックRAM用の
集積回路が組込まれた半導体チップ１がプラスチックモ
ールドパッケージ３に封入されている。プラスチックモ
ールドパッケージ３上に半導体チップ１を取囲むように
A0信号用端子5a,A2信号用端子5b,A1信号用端子5cが互い
に間隔を隔てて設けられている。A0信号用ボンディング
パッド3aとA0信号用端子5aとはボンディングワイヤ6aに
より、A2信号用ボンディングパッド3bとA2信号用端子5b
とはボンディングワイヤ6bにより、A1信号用ボンディン
グパッド3cとA1信号用端子5cとはボンディングワイヤ6c
によりボンディングされている。また、A0信号用端子5
a,A2信号用端子5b,A1信号用端子5cはそれぞれこのパッ
ケージの外表面に露出する外部信号入力用の第５ピン，
第６ピン，第７ピン（図示せず）に接続されている。こ
こで、図中の，，はピン番号を表わしている。
ここで、セラミックパッケージとプラスチックモールド
パッケージでは、各々の構造上の制約から信号端子の配
置が異なることに注意されたい。
パッケージでは、各々の構造上の制約から信号端子の配
置が異なることに注意されたい。
ところで、従来の半導体チップ１上には同一外部信号用
のボンディングパッドが１個しか設けられていないた
め、第２図に示すように半導体チップ１をセラミックパ
ッケージ２に封入する場合には、A0信号用ボンディング
パッド3aとA0信号用端子4aとをボンディングワイヤ6aが
半導体チップ１に接触することなくボンディングするこ
とができるが、第３図に示すように半導体チップ１をプ
ラスチックモールドパッケージ３に封入する場合には、
A0信号用ボンディングパッド3aとA0信号用端子5aとをボ
ンディングワイヤ6aでボンディングすると、このボンデ
ィングワイヤ6aが半導体チップ１のエッジ部を長い範囲
にわたって横断してしまい、モールド時にボンディング
ワイヤ6aが半導体チップ１のエッジ部に接触するという
問題点があった。
のボンディングパッドが１個しか設けられていないた
め、第２図に示すように半導体チップ１をセラミックパ
ッケージ２に封入する場合には、A0信号用ボンディング
パッド3aとA0信号用端子4aとをボンディングワイヤ6aが
半導体チップ１に接触することなくボンディングするこ
とができるが、第３図に示すように半導体チップ１をプ
ラスチックモールドパッケージ３に封入する場合には、
A0信号用ボンディングパッド3aとA0信号用端子5aとをボ
ンディングワイヤ6aでボンディングすると、このボンデ
ィングワイヤ6aが半導体チップ１のエッジ部を長い範囲
にわたって横断してしまい、モールド時にボンディング
ワイヤ6aが半導体チップ１のエッジ部に接触するという
問題点があった。
第４図は、上記のような問題点を解消した半導体装置の
構造を示す平面図である。この半導体装置の特徴は、25
6KビットダイナミックRAMの集積回路を組込んだ半導体
チップ１上の長手方向の周辺部に、A0信号用ボンディン
グパッド3aのほかにもう１個A0信号用ボンディングパッ
ド3dが配置されている点であり、第２図および第３図の
半導体チップ１上のボンディングパッド配置と異なって
いる。また、A0信号用ボンディングパッド3aとA0信号用
ボンディングパッド3dとは半導体チップ１上の内部配線
７により接続されている。
構造を示す平面図である。この半導体装置の特徴は、25
6KビットダイナミックRAMの集積回路を組込んだ半導体
チップ１上の長手方向の周辺部に、A0信号用ボンディン
グパッド3aのほかにもう１個A0信号用ボンディングパッ
ド3dが配置されている点であり、第２図および第３図の
半導体チップ１上のボンディングパッド配置と異なって
いる。また、A0信号用ボンディングパッド3aとA0信号用
ボンディングパッド3dとは半導体チップ１上の内部配線
７により接続されている。
第５図は、第４図の半導体装置をセラミックパッケージ
に封入した場合の構造を示す部分平面図である。図にお
いて、A0信号用ボンディングパッド3aとA0信号用端子4a
とはボンディングワイヤ6aにより最短距離でボンディン
グされており、この場合にはA0信号用ボンディングパッ
ド3dは空パッドとなっている。
に封入した場合の構造を示す部分平面図である。図にお
いて、A0信号用ボンディングパッド3aとA0信号用端子4a
とはボンディングワイヤ6aにより最短距離でボンディン
グされており、この場合にはA0信号用ボンディングパッ
ド3dは空パッドとなっている。
第６図は、第４図の半導体装置をプラスチックモールド
パッケージに封入した場合の構造を示す部分平面図であ
る。図において、A0信号用ボンディングパッド3dとA0信
号用端子5aとはボンディングワイヤ6aにより最短距離で
ボンディングされており、A0信号用ボンディングパッド
3aの代わりにA0信号用ボンディングパッド3dが使用され
ている。この場合にはA0信号用ボンディングパッド3aは
空パッドとなる。
パッケージに封入した場合の構造を示す部分平面図であ
る。図において、A0信号用ボンディングパッド3dとA0信
号用端子5aとはボンディングワイヤ6aにより最短距離で
ボンディングされており、A0信号用ボンディングパッド
3aの代わりにA0信号用ボンディングパッド3dが使用され
ている。この場合にはA0信号用ボンディングパッド3aは
空パッドとなる。
このように同一外部信号用のボンディングパッドが１個
の半導体チップ１上に２個配置されているので、パッケ
ージの形態が変わっても、これに応じてボンディングパ
ッドを選択することによって、同一外部信号用のボンデ
ィングパッドと端子とを最短距離で容易にボンディング
できるとともに、ボンディングワイヤと半導体チップの
エッジとのショートを回避でき、信頼性の高いワイヤボ
ンディングが可能となる。このようなボンディング法を
複数ボンディングパッド法という。
の半導体チップ１上に２個配置されているので、パッケ
ージの形態が変わっても、これに応じてボンディングパ
ッドを選択することによって、同一外部信号用のボンデ
ィングパッドと端子とを最短距離で容易にボンディング
できるとともに、ボンディングワイヤと半導体チップの
エッジとのショートを回避でき、信頼性の高いワイヤボ
ンディングが可能となる。このようなボンディング法を
複数ボンディングパッド法という。
［発明が解決しようとする問題点］ 第７図は、第４図の複数ボンディングパッド法が適用さ
れた半導体装置の構造をさらに詳細に示す部分平面図で
ある。図において、半導体チップ１上にA0信号用の入力
バッファ回路20およびA0信号用のクロックバッファ回路
40が設けられており、入力バッファ回路20はｐチャンネ
ルMOSFET21とｎチャンネルMOSFET23とｐチャンネルMOSF
ET22と電源電圧VDDが与えられる電源線24とから構成さ
れている。A0信号用ボンディングパッド3dは内部配線７
によりA0信号用ボンディングパッド3aに接続されてお
り、A0信号用ボンディングパッド3aと内部配線７との接
続点は入力バッファ回路20の入力側に接続されており、
入力バッファ回路20の出力側はクロックバッファ回路40
に接続されている。
れた半導体装置の構造をさらに詳細に示す部分平面図で
ある。図において、半導体チップ１上にA0信号用の入力
バッファ回路20およびA0信号用のクロックバッファ回路
40が設けられており、入力バッファ回路20はｐチャンネ
ルMOSFET21とｎチャンネルMOSFET23とｐチャンネルMOSF
ET22と電源電圧VDDが与えられる電源線24とから構成さ
れている。A0信号用ボンディングパッド3dは内部配線７
によりA0信号用ボンディングパッド3aに接続されてお
り、A0信号用ボンディングパッド3aと内部配線７との接
続点は入力バッファ回路20の入力側に接続されており、
入力バッファ回路20の出力側はクロックバッファ回路40
に接続されている。
従来の複数ボンディングパッド法が適用された半導体装
置においては、通常このように１個の外部信号入力ピン
に対してボンディングパッドが２個、半導体チップ１長
手方向に延びる内部配線が１本、さらに入力バッファ回
路が１個設けられているため、外部信号入力ピンからみ
た入力容量（内部容量）は、２個のボンディングパッド
の容量と１本の内部配線の容量と１個の入力バッファ回
路のゲート容量とから構成され、外部信号入力ピンから
見た入力容量が著しく増大して素子の高速性を損うとい
う問題点があった。また、各ボンディングパッドにそれ
ぞれ入力保護回路が設けられる場合があるが、この場合
には外部信号入力ピンから見た入力容量がさらに増大す
るという問題点があった。
置においては、通常このように１個の外部信号入力ピン
に対してボンディングパッドが２個、半導体チップ１長
手方向に延びる内部配線が１本、さらに入力バッファ回
路が１個設けられているため、外部信号入力ピンからみ
た入力容量（内部容量）は、２個のボンディングパッド
の容量と１本の内部配線の容量と１個の入力バッファ回
路のゲート容量とから構成され、外部信号入力ピンから
見た入力容量が著しく増大して素子の高速性を損うとい
う問題点があった。また、各ボンディングパッドにそれ
ぞれ入力保護回路が設けられる場合があるが、この場合
には外部信号入力ピンから見た入力容量がさらに増大す
るという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、１種類の半導体チップで多種類のパッケージ
に対応できる複数ボンディングパッド法において外部信
号入力ピンから見た入力容量を低減できる半導体装置を
得ることを目的とする。
たもので、１種類の半導体チップで多種類のパッケージ
に対応できる複数ボンディングパッド法において外部信
号入力ピンから見た入力容量を低減できる半導体装置を
得ることを目的とする。
［問題点を解決するための手段］ この発明の第１の発明に係る半導体装置は、半導体チッ
プ上の周辺部に互いに間隔を隔てて設けられ、どちらか
一方がボンディングされる第１及び第２の同一外部信号
用ボンディングパッドと、半導体チップに設けられる内
部回路と、第１の同一外部信号用ボンディングパッドに
対応して半導体チップに設けられ、内部回路に接続され
た第１の出力側配線に接続される出力ノードと、第１の
出力側配線と物理的に非接続状態であり、第１の同一外
部信号用ボンディングパッドに接続された第１の入力側
配線に接続される入力ノードとを有する第１の入力回路
と、第２の同一外部信号用ボンディングパッドに対応し
て半導体チップに設けられ、内部回路に接続された第２
の出力側配線に接続される出力ノードと、配線長が第２
の出力側配線の配線長より短く、第２の出力側配線と物
理的に非接続状態であり、第２の同一外部信号用ボンデ
ィングパッドに接続された第２の入力側配線に接続され
る入力ノードとを有する第２の入力回路とを設けたもの
である。
プ上の周辺部に互いに間隔を隔てて設けられ、どちらか
一方がボンディングされる第１及び第２の同一外部信号
用ボンディングパッドと、半導体チップに設けられる内
部回路と、第１の同一外部信号用ボンディングパッドに
対応して半導体チップに設けられ、内部回路に接続され
た第１の出力側配線に接続される出力ノードと、第１の
出力側配線と物理的に非接続状態であり、第１の同一外
部信号用ボンディングパッドに接続された第１の入力側
配線に接続される入力ノードとを有する第１の入力回路
と、第２の同一外部信号用ボンディングパッドに対応し
て半導体チップに設けられ、内部回路に接続された第２
の出力側配線に接続される出力ノードと、配線長が第２
の出力側配線の配線長より短く、第２の出力側配線と物
理的に非接続状態であり、第２の同一外部信号用ボンデ
ィングパッドに接続された第２の入力側配線に接続され
る入力ノードとを有する第２の入力回路とを設けたもの
である。
この発明の第２の発明に係る半導体装置は、半導体チッ
プ上の周辺部に互いに間隔を隔てて設けられ、いずれか
１個がボンディングされる複数の同一外部信号用ボンデ
ィングパッドと、半導体チップに設けられ、複数の同一
外部信号用ボンディングパッドそれぞれに１対１に対応
しかつ接続される複数の入力バッファ回路と、半導体チ
ップに設けられる内部バッファ回路と、半導体チップに
複数の入力バッファ回路すべての出力ノードに共通に接
続されて設けられ、複数の同一外部信号用ボンディング
パッドのうちのボンディングされた１個の同一外部信号
用ボンディングパッドに接続された入力バッファ回路の
出力ノードに現れた信号に応じた信号を内部バッファ回
路に出力する選択回路とを設けたものである。
プ上の周辺部に互いに間隔を隔てて設けられ、いずれか
１個がボンディングされる複数の同一外部信号用ボンデ
ィングパッドと、半導体チップに設けられ、複数の同一
外部信号用ボンディングパッドそれぞれに１対１に対応
しかつ接続される複数の入力バッファ回路と、半導体チ
ップに設けられる内部バッファ回路と、半導体チップに
複数の入力バッファ回路すべての出力ノードに共通に接
続されて設けられ、複数の同一外部信号用ボンディング
パッドのうちのボンディングされた１個の同一外部信号
用ボンディングパッドに接続された入力バッファ回路の
出力ノードに現れた信号に応じた信号を内部バッファ回
路に出力する選択回路とを設けたものである。
［作用］ この発明の第１の発明においては、第１及び第２の外部
信号用ボンディングパッドそれぞれに対して第１及び第
２の入力側配線を介して接続される、入力ノードと出力
ノードと物理的に非接続状態である第１及び第２の入力
回路が介在するため、出力側配線の配線長が入力側配線
の配線長より長くとも、第１及び第２の同一外部信号用
ボンディングパッドに対応する外部入力信号ピンから見
た入力容量は、それぞれ第１及び第２の外部信号用ボン
ディングパッドからこれに接続される入力回路の入力ノ
ードに至るまでの間の容量成分しか持たない。
信号用ボンディングパッドそれぞれに対して第１及び第
２の入力側配線を介して接続される、入力ノードと出力
ノードと物理的に非接続状態である第１及び第２の入力
回路が介在するため、出力側配線の配線長が入力側配線
の配線長より長くとも、第１及び第２の同一外部信号用
ボンディングパッドに対応する外部入力信号ピンから見
た入力容量は、それぞれ第１及び第２の外部信号用ボン
ディングパッドからこれに接続される入力回路の入力ノ
ードに至るまでの間の容量成分しか持たない。
この発明の第２の発明においては、複数の同一外部信号
用ボンディングパッドそれぞれと選択回路との間にはそ
れぞれ入力バッファ回路を介在するため、同一外部信号
用ボンディングパッドに対応する外部入力信号ピンから
見た入力容量は、ボンディングされた同一外部信号用ボ
ンディングパッドからこれに接続される入力バッファ回
路に至るまでの間の容量成分しか持たない。
用ボンディングパッドそれぞれと選択回路との間にはそ
れぞれ入力バッファ回路を介在するため、同一外部信号
用ボンディングパッドに対応する外部入力信号ピンから
見た入力容量は、ボンディングされた同一外部信号用ボ
ンディングパッドからこれに接続される入力バッファ回
路に至るまでの間の容量成分しか持たない。
［実施例］ 以下、この発明の実施例を図について説明する。なお、
この実施例の説明において、従来の技術の説明と重複す
る部分については適宜その説明を省略する。
この実施例の説明において、従来の技術の説明と重複す
る部分については適宜その説明を省略する。
第１図は、この発明の実施例である半導体装置の構造を
示す部分平面図である。この実施例の構成が第７図の半
導体装置の構成と異なる点は以下の点である。すなわ
ち、半導体チップ１上に、新たにA0信号用ボンディング
パッド3dに対応して入力バッファ回路10が設けられてお
り、さらにNAND回路30が設けられている。入力バッファ
回路10はｐチャンネルMOSFET11とｎチャンネルMOSFET13
とｐチャンネルMOSFET12と電源電圧VDDが与えられる電
源線14とから構成されている。NAND回路30はｐチャンネ
ルMOSFET31とｎチャンネルMOSFET33とｐチャンネルMOSF
ET32とｎチャンネルMOSFET34と電源電圧VDDが与えらえ
る電源線35とから構成されている。入力バッファ回路20
はNAND回路30の一方の入力側に接続されており、A0信号
用ボンディングパッド3dは入力バッファ回路10に接続さ
れており、入力バッファ回路10は内部配線70によりNAND
回路30の他方の入力側に接続されている。NAND回路30の
出力側はクロックバッファ回路40に接続されている。
示す部分平面図である。この実施例の構成が第７図の半
導体装置の構成と異なる点は以下の点である。すなわ
ち、半導体チップ１上に、新たにA0信号用ボンディング
パッド3dに対応して入力バッファ回路10が設けられてお
り、さらにNAND回路30が設けられている。入力バッファ
回路10はｐチャンネルMOSFET11とｎチャンネルMOSFET13
とｐチャンネルMOSFET12と電源電圧VDDが与えられる電
源線14とから構成されている。NAND回路30はｐチャンネ
ルMOSFET31とｎチャンネルMOSFET33とｐチャンネルMOSF
ET32とｎチャンネルMOSFET34と電源電圧VDDが与えらえ
る電源線35とから構成されている。入力バッファ回路20
はNAND回路30の一方の入力側に接続されており、A0信号
用ボンディングパッド3dは入力バッファ回路10に接続さ
れており、入力バッファ回路10は内部配線70によりNAND
回路30の他方の入力側に接続されている。NAND回路30の
出力側はクロックバッファ回路40に接続されている。
このような構成では、たとえば外部信号を入力するため
にA0信号用ボンディングパッド3dにボンディングをする
とき、A0信号用ボンディングパッド3aはオープン状態
（フローティング“L"）になり、したがってｐチャンネ
ルMOSFET31,nチャンネルMOSFET33のゲート圧は“H"レベ
ルとなり、NAND回路30によりA0信号用ボンディングパッ
ド3dに入力されるA0信号によりクロックバッファ回路40
が動作する。そしてこのとき、A0信号用ボンディングパ
ッド3d,3aに対応する外部信号入力ピンから見た入力容
量は、A0信号用ボンディングパッド3dの容量と入力バッ
ファ回路10のゲート容量のみから構成される。このた
め、従来の半導体装置に比べて外部信号入力ピンから見
た入力容量は1/2以下に低減され、半導体装置の高速動
作が実現される。
にA0信号用ボンディングパッド3dにボンディングをする
とき、A0信号用ボンディングパッド3aはオープン状態
（フローティング“L"）になり、したがってｐチャンネ
ルMOSFET31,nチャンネルMOSFET33のゲート圧は“H"レベ
ルとなり、NAND回路30によりA0信号用ボンディングパッ
ド3dに入力されるA0信号によりクロックバッファ回路40
が動作する。そしてこのとき、A0信号用ボンディングパ
ッド3d,3aに対応する外部信号入力ピンから見た入力容
量は、A0信号用ボンディングパッド3dの容量と入力バッ
ファ回路10のゲート容量のみから構成される。このた
め、従来の半導体装置に比べて外部信号入力ピンから見
た入力容量は1/2以下に低減され、半導体装置の高速動
作が実現される。
なお、上記実施例では、A0信号用ボンディングパッド3
d,3aのそれぞれに入力バッファ回路10,20を接続する場
合について示したが、A0信号用ボンディングパッド3dと
入力バッファ回路10との間およびA0信号用ボンディング
パッド3aと入力バッファ回路20との間にそれぞれ入力保
護回路を設けるようにしてもよく、この場合にも上記実
施例と同様の効果を奏する。
d,3aのそれぞれに入力バッファ回路10,20を接続する場
合について示したが、A0信号用ボンディングパッド3dと
入力バッファ回路10との間およびA0信号用ボンディング
パッド3aと入力バッファ回路20との間にそれぞれ入力保
護回路を設けるようにしてもよく、この場合にも上記実
施例と同様の効果を奏する。
また、上記実施例では、入力バッファ回路がNOT回路で
ある場合について示したが、この回路の代わりに他の種
類の入力バッファ回路を用いてもよい。
ある場合について示したが、この回路の代わりに他の種
類の入力バッファ回路を用いてもよい。
また、上記実施例では、半導体チップが256Kビットダイ
ナミックRAM用の集積回路を組込んだ半導体集積回路素
子である場合について示したが、半導体チップはこれに
限定されるものではなく、半導体チップ上に組込まれる
素子構造はMOS型，バイポーラ型などの種々の対応のも
のであってもく、これらの場合にも上記実施例と同様の
効果を奏する。
ナミックRAM用の集積回路を組込んだ半導体集積回路素
子である場合について示したが、半導体チップはこれに
限定されるものではなく、半導体チップ上に組込まれる
素子構造はMOS型，バイポーラ型などの種々の対応のも
のであってもく、これらの場合にも上記実施例と同様の
効果を奏する。
また、上記実施例では、１個の半導体チップ上に同一外
部信号用の２個のボンディングパッドを配置する場合に
ついて示したが、１個の半導体チップ上に同一外部信号
用のボンディングパッドを３個以上配置してもよく、こ
れらの場合にも上記実施例と同様の効果を奏する。
部信号用の２個のボンディングパッドを配置する場合に
ついて示したが、１個の半導体チップ上に同一外部信号
用のボンディングパッドを３個以上配置してもよく、こ
れらの場合にも上記実施例と同様の効果を奏する。
［発明の効果］ この発明の第１の発明は、半導体チップ上の周辺部に互
いに間隔を隔てて設けられ、どちらか一方がボンディン
グされる第１及び第２の同一外部信号用ボンディングパ
ッドと、半導体チップに設けられる内部回路と、第１の
同一外部信号用ボンディングパッドに対応して半導体チ
ップに設けられ、内部回路に接続された第１の出力側配
線に接続される出力ノードと、第１の出力側配線と物理
的に非接続状態であり、第１の同一外部信号用ボンディ
ングパッドに接続された第１の入力側配線に接続される
入力ノードとを有する第１の入力回路と、第２の同一外
部信号用ボンディングパッドに対応して半導体チップに
設けられ、内部回路に接続された第２の出力側配線に接
続される出力ノードと、配線長が第２の出力側配線の配
線長より短く、第２の出力側配線と物理的に非接続状態
であり、第２の同一外部信号用ボンディングパッドに接
続された第２の入力側配線に接続される入力ノードとを
有する第２の入力回路とを設けたので、出力側配線の配
線長が入力側配線の配線長より長くとも、第１及び第２
の同一外部信号用ボンディングパッドに対応する外部入
力信号ピンから見た入力容量は、それぞれ第１及び第２
の同一外部信号用ボンディングパッドからこれに接続さ
れる入力回路の入力ノードに至るまでの間の容量成分し
か持たず、低減できるという効果を有するものである。
この結果、半導体装置の高速性、経済性の向上が図れる
ものである。
いに間隔を隔てて設けられ、どちらか一方がボンディン
グされる第１及び第２の同一外部信号用ボンディングパ
ッドと、半導体チップに設けられる内部回路と、第１の
同一外部信号用ボンディングパッドに対応して半導体チ
ップに設けられ、内部回路に接続された第１の出力側配
線に接続される出力ノードと、第１の出力側配線と物理
的に非接続状態であり、第１の同一外部信号用ボンディ
ングパッドに接続された第１の入力側配線に接続される
入力ノードとを有する第１の入力回路と、第２の同一外
部信号用ボンディングパッドに対応して半導体チップに
設けられ、内部回路に接続された第２の出力側配線に接
続される出力ノードと、配線長が第２の出力側配線の配
線長より短く、第２の出力側配線と物理的に非接続状態
であり、第２の同一外部信号用ボンディングパッドに接
続された第２の入力側配線に接続される入力ノードとを
有する第２の入力回路とを設けたので、出力側配線の配
線長が入力側配線の配線長より長くとも、第１及び第２
の同一外部信号用ボンディングパッドに対応する外部入
力信号ピンから見た入力容量は、それぞれ第１及び第２
の同一外部信号用ボンディングパッドからこれに接続さ
れる入力回路の入力ノードに至るまでの間の容量成分し
か持たず、低減できるという効果を有するものである。
この結果、半導体装置の高速性、経済性の向上が図れる
ものである。
この発明の第２の発明は、半導体チップ上の周辺部に互
いに間隔を隔てて設けられ、いずれか１個がボンディン
グされる複数の同一外部信号用ボンディングパッドと、
半導体チップに設けられ、複数の同一外部信号用ボンデ
ィングパッドそれぞれに１対１に対応しかつ接続される
複数の入力バッファ回路と、半導体チップに設けられる
内部バッファ回路と、半導体チップに複数の入力バッフ
ァ回路すべての出力ノードに共通に接続されて設けら
れ、複数の同一外部信号用ボンディングパッドのうちの
ボンディングされた１個の同一外部信号用ボンディング
パッドに接続された入力バッファ回路の出力ノードに現
れた信号に応じた信号を内部バッファ回路に出力する選
択回路とを設けたので、同一外部信号用ボンディングパ
ッドに対応する外部入力信号ピンから見た入力容量は、
ボンディングされた同一外部信号用ボンディングパッド
からこれに接続される入力バッファ回路に至るまでの間
の容量成分しか持たず、低減できるという効果を有する
ものである。この結果、半導体装置の高速性、経済性の
向上が図れるものである。
いに間隔を隔てて設けられ、いずれか１個がボンディン
グされる複数の同一外部信号用ボンディングパッドと、
半導体チップに設けられ、複数の同一外部信号用ボンデ
ィングパッドそれぞれに１対１に対応しかつ接続される
複数の入力バッファ回路と、半導体チップに設けられる
内部バッファ回路と、半導体チップに複数の入力バッフ
ァ回路すべての出力ノードに共通に接続されて設けら
れ、複数の同一外部信号用ボンディングパッドのうちの
ボンディングされた１個の同一外部信号用ボンディング
パッドに接続された入力バッファ回路の出力ノードに現
れた信号に応じた信号を内部バッファ回路に出力する選
択回路とを設けたので、同一外部信号用ボンディングパ
ッドに対応する外部入力信号ピンから見た入力容量は、
ボンディングされた同一外部信号用ボンディングパッド
からこれに接続される入力バッファ回路に至るまでの間
の容量成分しか持たず、低減できるという効果を有する
ものである。この結果、半導体装置の高速性、経済性の
向上が図れるものである。
第１図は、この発明の実施例である半導体装置の構造を
示す部分平面図である。 第２図は、従来の、ボンディングパッドが配置された半
導体チップをセラミックパッケージに封入した場合の構
造を示す部分平面図である。 第３図は、従来の、ボンディングパッドが配置された半
導体チップをプラスチックモールドパッケージに封入し
た場合の構造を示す部分平面図である。 第４図は、複数ボンディングパッド法が適用された半導
体装置の構造を示す平面図である。 第５図は、第４図の複数ボンディング法が適用された半
導体装置をセラミックパッケージに封入した場合の構造
を示す部分平面図である。 第６図は、第４図の複数ボンディングパッド法が適用さ
れた半導体装置をプラスチックモールドパッケージに封
入した場合の構造を示す部分平面図である。 第７図は、第４図の複数ボンディングパッド法が適用さ
れた半導体装置の構造をさらに詳細に示す部分平面図で
ある。 図において、１は半導体チップ、２はセラミックパッケ
ージ、３はプラスチックモールドパッケージ、3a,3dはA
0信号用ボンディングパッド、3bはA2信号用ボンディン
グパッド、3cはA1信号用ボンディングパッド、4a,5aはA
0信号用端子、4b,5bはA2信号用端子、4c,5cはA1信号用
端子、6a,6b,6cはボンディングワイヤ、10,20は入力バ
ッファ回路、30はNAND回路、11,12,21,22,31,32はｐチ
ャンネルMOSFET、13,23,33,34はｎチャンネルMOSFET、1
4,24,35は電源線、40はクロックバッファ回路、7,70は
内部配線である。 なお、各図中同一符号は同一または相当部分を示す。
示す部分平面図である。 第２図は、従来の、ボンディングパッドが配置された半
導体チップをセラミックパッケージに封入した場合の構
造を示す部分平面図である。 第３図は、従来の、ボンディングパッドが配置された半
導体チップをプラスチックモールドパッケージに封入し
た場合の構造を示す部分平面図である。 第４図は、複数ボンディングパッド法が適用された半導
体装置の構造を示す平面図である。 第５図は、第４図の複数ボンディング法が適用された半
導体装置をセラミックパッケージに封入した場合の構造
を示す部分平面図である。 第６図は、第４図の複数ボンディングパッド法が適用さ
れた半導体装置をプラスチックモールドパッケージに封
入した場合の構造を示す部分平面図である。 第７図は、第４図の複数ボンディングパッド法が適用さ
れた半導体装置の構造をさらに詳細に示す部分平面図で
ある。 図において、１は半導体チップ、２はセラミックパッケ
ージ、３はプラスチックモールドパッケージ、3a,3dはA
0信号用ボンディングパッド、3bはA2信号用ボンディン
グパッド、3cはA1信号用ボンディングパッド、4a,5aはA
0信号用端子、4b,5bはA2信号用端子、4c,5cはA1信号用
端子、6a,6b,6cはボンディングワイヤ、10,20は入力バ
ッファ回路、30はNAND回路、11,12,21,22,31,32はｐチ
ャンネルMOSFET、13,23,33,34はｎチャンネルMOSFET、1
4,24,35は電源線、40はクロックバッファ回路、7,70は
内部配線である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項１】半導体チップと、 この半導体チップ上の周辺部に互いに間隔を隔てて設け
られ、どちらか一方がボンディングされる第１及び第２
の同一外部信号用ボンディングパッドと、 前記半導体チップに設けられる内部回路と、 前記第１の同一外部信号用ボンディングパッドに対応し
て前記半導体チップに設けられ、前記内部回路に接続さ
れた第１の出力側配線に接続される出力ノードと、前記
第１の出力側配線と物理的に非接続状態であり、前記第
１の同一外部信号用ボンディングパッドに接続された第
１の入力側配線に接続される入力ノードとを有する第１
の入力回路と、 前記第２の同一外部信号用ボンディングパッドに対応し
て前記半導体チップに設けられ、前記内部回路に接続さ
れた第２の出力側配線に接続される出力ノードと、配線
長が前記第２の出力側配線の配線長より短く、前記第２
の出力側配線と物理的に非接続状態であり、前記第２の
同一外部信号用ボンディングパッドに接続された第２の
入力側配線に接続される入力ノードとを有する第２の入
力回路とを備えた半導体装置。 - 【請求項２】内部回路は、内部バッファ回路と、第１及
び第２の出力側配線に接続され、第１及び第２の同一外
部信号用ボンディングパッドのうちのボンディングされ
た方の同一外部信号用ボンディングパッドに接続された
入力回路の出力ノードに現れた信号に応じた信号を内部
バッファ回路に出力する選択回路とを有したものである
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。 - 【請求項３】半導体チップと、 この半導体チップ上の周辺部に互いに間隔を隔てて設け
られ、いずれか１個がボンディングされる複数の同一外
部信号用ボンディングパッドと、 前記半導体チップに設けられる複数の入力バッファ回路
と、 前記半導体チップに設けられる内部バッファ回路と、 前記半導体チップに前記複数の入力バッファ回路すべて
の出力ノードに共通に接続されて設けられ、前記複数の
同一外部信号用ボンディングパッドのうちのボンディン
グされた１個の同一外部信号用ボンディングパッドに接
続された入力バッファ回路の出力ノードに現れた信号に
応じた信号を前記内部バッファ回路に出力する選択回路
とを備え、 前記複数の同一外部信号用ボンディングパッドと前記複
数の入力バッファ回路は１対１で対応し、対応した同一
外部信号用ボンディングパッドと入力バッファ回路の入
力ノードとが接続される、半導体装置。 - 【請求項４】複数の入力バッファ回路それぞれは、電源
線と出力ノードとの間に接続され、ゲート電極が入力ノ
ードに接続される第１のｐチャンネルMOSFETと、出力ノ
ードと接地線との間に接続され、ゲート電極が入力ノー
ドに接続されるｎチャンネルMOSFETと、電源線と出力ノ
ードとの間に接続され、ゲート電極が接地線に接続され
る第２のｐチャンネルMOSFETとを有しているものである
ことを特徴とする特許請求の範囲第３項記載の半導体装
置。 - 【請求項５】選択回路は、複数の入力バッファ回路の出
力ノードに１対１で対応し接続される複数の入力ノード
と、内部バッファ回路の入力ノードに接続される出力ノ
ードとを有し、複数の入力ノードに入力された信号のNA
NDをとって出力ノードに出力するものであることを特徴
とする特許請求の範囲第３項または第４項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224186A JPH0795581B2 (ja) | 1986-02-17 | 1986-02-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224186A JPH0795581B2 (ja) | 1986-02-17 | 1986-02-17 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7101057A Division JP2915319B2 (ja) | 1995-04-25 | 1995-04-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62189745A JPS62189745A (ja) | 1987-08-19 |
| JPH0795581B2 true JPH0795581B2 (ja) | 1995-10-11 |
Family
ID=12353498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3224186A Expired - Lifetime JPH0795581B2 (ja) | 1986-02-17 | 1986-02-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795581B2 (ja) |
-
1986
- 1986-02-17 JP JP3224186A patent/JPH0795581B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62189745A (ja) | 1987-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |