JPH05151367A - 半導体集積回路用の信号選択回路 - Google Patents

Abstract

(57)【要約】 【目的】 樹脂封止後でも半導体集積回路のパッケージ
の外部端子の配列を変更することを可能にする。 【構成】 半導体集積回路のパッケージに配設されてい
る端子１５〜１７はパッドＰ１〜Ｐ３に夫々ワイヤによ
り接続されている。信号選択回路２０は内部メタル配線
を介して送られてくる信号Ｓ１〜Ｓ３の夫々がパッドＰ
１〜Ｐ３のいずれに供給されるべきかをＣＰＵから受容
したデータに基づいて判断し、これに応じて内部メタル
配線とパッドとの接続状態を切換える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に係
る。

【０００２】

【従来の技術】図４に示すように、半導体チップに形成
されたＣＰＵ、マクロセルＭ１〜Ｍ６を含み樹脂で封止
されたパッケージの形態の半導体集積回路においては、
内部からの信号を外部に取り出し、又、外部からの信号
を内部に供給するための外部端子はパッケージの外面に
取り付けられており、各外部端子は、パッケージ内部に
各外部端子に対応して形成されているパッドにワイヤに
より接続されている。例えば、図５に示すように、パッ
ドＰ１〜Ｐ３には、内部メタル配線を介して信号Ｓ１〜
Ｓ３がそれぞれ印加され、このパッドＰ１〜Ｐ３は端子
１５〜１７にそれぞれワイヤを介して接続されている。

【０００３】

【発明が解決しようとする課題】上記のような従来の半
導体集積回路においては、図６に示すように、端子の配
列を変更し、信号１がパッド２を介して端子１６に供給
され、信号２がパッド３を介して端子１７に供給され、
信号３がパッド１を介して端子１５に供給されるように
するには、半導体チップにおけるレイアウトの変更が必
要となり、従って、製造工程で使用するマスクを新たに
制作する必要が生じる。このため、端子の配列の変更は
容易でなく、長期間の作業を要するという問題があっ
た。

【０００４】本発明は上記問題に鑑みなされたものであ
り、製造後でも端子の配列順序を変更することの可能な
半導体集積回路を実現することにある。

【０００５】

【課題を解決するための手段】本発明の前記目的は、パ
ッケージ外面に配設された外部端子とパッケージ内部に
配設されておりワイヤにより前記外部端子に接続され且
つ内部メタル配線により内部回路に接続されるパッドと
を介して外部との間で信号の授受を行う半導体集積回路
に、受容するデータに応じて複数の内部メタル配線の各
々と複数のパッドの各々との対応関係を設定するための
信号を生成するデコード手段と、該デコード手段により
生成された信号に基づいて前記複数の内部メタル配線と
前記複数のパッドとを接続する接続手段とを備えた信号
選択回路を付加することにより達成される。

【０００６】

【作用】パッケージ内部のＣＰＵ等から送られてくるデ
ータは、デコード手段により、デコードされ、接続手段
に供給される。接続手段は、デコード手段からの信号に
基づいて内部メタル配線の各々を対応のパッドに接続す
る。従って、樹脂封止後でも、パッケージの端子の配列
順序を変更することが可能である。

【０００７】

【実施例】以下に、本発明の実施例を図面を参照して詳
細に説明する。図１において、２０は本発明に係る信号
選択回路である。信号選択回路２０は、不図示のデータ
バスを介してＣＰＵから受容するデータに応じて、信号
Ｓ１〜Ｓ３とパッドＰ１〜Ｐ３との間の接続状態を切換
える機能を有する。

【０００８】信号選択回路２０の回路構成を図２に示
す。同図において、２１はデータバスを介してＣＰＵか
ら送られてくる４個のビットＤ１〜Ｄ４を格納する４ビ
ットレジスタ、２２はレジスタ２１に格納されたデータ
をデコードするためのデコード回路、Ｇ１〜Ｇ９はデコ
ード回路２２から出力されるデコード信号ｃ１〜ｃ９に
応じて導通状態またはハイインピーダンス状態となるト
ライステートゲートである。

【０００９】表１に４ビットレジスタ２１に格納されて
いるビットＤ１〜Ｄ４の内容とパッドＰ１〜Ｐ４及び信
号Ｓ１〜Ｓ４間の接続状態との対応関係を示す。この表
に示すように、例えば、ビットＤ１〜Ｄ４がすべて
“０”である場合、信号Ｓ１がパッドＰ１に供給され、
信号Ｓ２がパッドＰ２に供給され、信号Ｓ３がパッドＰ
３に供給される。

【００１０】

【表１】

【００１１】デコード回路２２は、表１に示した対応関
係を実現するために、表２に従って、デコード信号Ｃ１
〜Ｃ９の値を決定し、ゲートＧ１〜Ｇ９に供給する。例
えばビットＤ１〜Ｄ４がいずれも“０”の場合は、Ｃ
１，Ｃ５，及びＣ９が“０”であり、Ｃ２〜Ｃ４及びＣ
６〜Ｃ８が“１”となる。これにより、ゲートＧ１，Ｇ
５，Ｇ９が導通し、信号Ｓ１がパッドＰ１に供給され、
信号Ｓ２がパッドＰ２に供給され、信号Ｓ３がパッドＰ
３に供給される。

【００１２】

【表２】

【００１３】図３にデコーダ回路２２の構成例を示す。
この例では、ビットＤ１〜Ｄ３をインバータ、ＯＲ回路
およびＡＮＤ回路によりデコード信号Ｃ１〜Ｃ９に変換
している。

【００１４】

【発明の効果】本発明の半導体集積回路用の信号選択回
路は、受容するデータに応じて複数の内部メタル配線の
各々と複数のパッドの各々との対応関係を設定するため
の信号を生成するデコード手段と、該デコード手段によ
り生成された信号に基づいて複数の内部メタル配線と複
数のパッドとを接続する接続手段とを備えている。従っ
て、本発明の信号選択回路をそなえた半導体集積回路に
おいては、樹脂封止後でも、パッケージの外部端子の配
列順序を変更することが可能である。

【図面の簡単な説明】

【図１】本発明の信号選択回路の配線例を示す図であ
る。

【図２】本発明の信号選択回路の回路図である。

【図３】図２の信号選択回路のデコード回路の回路図で
ある。

【図４】従来の半導体集積回路のパッドの配線の説明図
である。

【図５】図４の半導体集積回路の一部を拡大して示す図
である。

【図６】従来の半導体集積回路における端子の配列の変
更の説明図である。

【符号の説明】

１５〜１７ 端子 ２０ 信号選択回路 ２１ ４ビットレジスタ ２２ デコード回路 Ｐ１〜Ｐ３ パッド Ｇ１〜Ｇ９ ゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 パッケージ外面に配設された外部端子と
   パッケージ内部に配設されておりワイヤにより前記外部
   端子に接続され且つ内部メタル配線により内部回路に接
   続されるパッドとを介して外部との間で信号の授受を行
   う半導体集積回路用の信号選択回路であって、受容する
   データに応じて複数の内部メタル配線の各々と複数のパ
   ッドの各々との対応関係を設定するための信号を生成す
   るデコード手段と、該デコード手段により生成された信
   号に基づいて前記複数の内部メタル配線と前記複数のパ
   ッドとを接続する接続手段とを備えたことを特徴とする
   半導体集積回路用の信号選択回路。