JPS62189742A - ピングリツドアレイ - Google Patents

ピングリツドアレイ

Info

Publication number
JPS62189742A
JPS62189742A JP3135686A JP3135686A JPS62189742A JP S62189742 A JPS62189742 A JP S62189742A JP 3135686 A JP3135686 A JP 3135686A JP 3135686 A JP3135686 A JP 3135686A JP S62189742 A JPS62189742 A JP S62189742A
Authority
JP
Japan
Prior art keywords
substrate
board
recess
pin
insulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3135686A
Other languages
English (en)
Inventor
Atsumi Hirata
平田　篤臣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP3135686A priority Critical patent/JPS62189742A/ja
Publication of JPS62189742A publication Critical patent/JPS62189742A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32153—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/32175—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/32188—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Multi-Conductor Connections (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ＩＣパッケーノなどにおけるピングリッドア
レイに関するものである。
［背景技術］ ＩＣなど半導体のパッケージにおいて素子のｌ１０ｒＩ
ｔｊＩＩＩ加やリード民の短縮化に応じたものとして、
チップを実装する基板にピンを設けたピングリッドアレ
イ（Ｉ’ＧＡ’）が考案されている。このピングリッド
アレイは基板の裏面の全面を利用して多数のピンを突設
するようにしたもので、ピンを機器の実装基板（マザー
ボートンのソケットやスルーホール等に差し込むことに
よって、マザーボードへの取り付けをおこなうことがで
きる。その基板の材料としては従米上りセラミックが主
としＣ用いられているが、近年低価格化に対応して樹ｍ
禎層板から得られろプリント配＃ｉ［をこの基板として
用いる試みがなされている。
すなわち、第２図に示すように基板１を例えば厚み１．
Ｏｎ＋ｍ程度の〃ラス基材エポキシ樹脂積層板やプラス
基材ポリイミド積層板などで形成し、ン孔７をドリルな
どで穿孔加工し、直径０．５腸−程度の端子ピン２の頭
部をピン孔７内に圧入等することによって多数の端子ピ
ン２を基板１がら突出させた状態で固着して、ピングリ
ッドアレイＡを作成するようにするものである。
しかしながらこのものにあっては、端子ピン２の取り付
けのためにピン孔７の加工やピン孔７への端子ピン２の
圧入という工程を必要とすることになり、工数が増加す
ると共に基板１の割れ等の関係から基板１への端子ピン
２の圧入強さに限界があって端子ピン２の安定した引き
抜き強度を十分に得ることができないという問題を有す
るものである。さらに、半導体チップなどの電子部品チ
ップを実装するために基板１の表面に四部１０を設ける
ことがあるが、基板１をプリント配線板で作成している
ときにはこの凹部１０の形成にあたってミーリングなど
の座ぐり加工をおこなう必要があり、加工に手間を要す
ると共に四部１０の底面は基板１の基材となる〃ラス繊
維の凹凸が現れてメッキなどによる表面の処理等が困難
になるという問題もある。
［発明の目的］ 本発明は、上記の点に鑑みて為されたものであり、基板
への端子ピンの固定が容易であって引き抜き強度を高く
することも可能になり、また電子部品チップ実装用の凹
所の形成も容易になり、加えて回路の形成も容易なピン
グリッドアレイを提供することを目的とするものである
。
［発明の開示１ しかして本発明に係るピングリッドアレイは、合成樹脂
の成形品で形成され電子部品チップ５を実装するための
基板１と、基板１内に′１ＩＩＷＳがインサート成形さ
れて他端部が基板より突出するように固着された複数本
の端子ピン２と、基板１の表面に一体に成形固着され表
面に回路形成用の金属層３が設けられた絶縁物４とを共
備しで形成されて成ることを特徴とするものであり、合
成樹脂成形品の基板１へのインサート成形で端子ピン２
の固定を容易に且つ強固におこなえるようにし、さらに
電子部品チップ実装用の凹部１０を設ける場合には基板
１の成形時に同時に形成できるようにし、加えて回路形
成用の金属層３６基板１の成°形時に同時に形成できる
ようにして上記目的を達成したものであって、以下本発
明を実施例により詳述する。
第１図は本発明の一実施例を示すもので、基板１は合成
樹脂の射出成形などによって成形品として作成される。
基板１を構成する合成樹脂としては、フェノール、エポ
キシ、シリコン、ポリイミドなどの熱硬化性樹脂成形材
料や、ポリフェニレンサルファイド、ポリサル７ｔン、
ポリエーテルスルホン、ボリアリールスルホンなどの熱
ｑ　ｕ　性４Ｍ脂成形材料を用いることができるが、可
視性と機械的強度の点から耐熱性に優れたこれらの熱可
塑性樹脂を用いるのが好ましい。
そしてこのように基板１を成形する際に端子ピン２の頭
部１１を基板１内に押入させるようにインサート成形す
ることによって基板１に接続端子用の端子ピン２を取り
付け、また表面に金属層３て接合させるようにしである
。ｙａ子上ピン２絶縁物４を成形金型内にセットした状
態で成形金型内に合成樹脂を射出することによって、端
子ピン２をインサート成髪して基板１に固着させると共
に金属層３が表面に露出する状態で絶縁物４を基板１の
端子ピン２を突出させた面と反対側の表面に接合一体化
させるものである。
端子ピン２の頭８１Ｓ１１は外径寸法を大きく形成する
と共に円錐形乃至外周に凹凸を設けた形状に形成してあ
り、アンカー効果によって基板１からの引軽抜き強度が
高く得Ｃ）れるようにし、また端子ピン２のグラツキも
防止できるようにしである。
このように頭部１１を大きく形成することで金属Ｍ３に
よって形成される回路と端子ピン２との接続面積を大き
くすることもでさる。また端子ピン２は多数本が基板１
の裏面から平行に突出するように取り付けられるもので
あり、各端子ピン２には基板１への取り付けの位置決め
と強度のために鍔１２が設けである。
Ｍｉｌ１１ｂＡＩ＋　　ＨＬＪＩｔｎ　　Ａｍｍ１二ｌ
　Ｔ　ｆｉ　＃　４２−ｒゼキシ銅張り４ｆｔ層板、〃
ラステフロン銅張り積層板、ガラスポリイミド銅張り積
層板、銅張りポリエステルフィルム、銅張りポリイミド
フィルム、嗣張りポリフェニレンサルファイドフィルム
又はシート等、片面に金属層３が形成されたものとして
使用することができる。中でも高信頼性の点からがラス
テフロン銅張り積層板、銅張りポリフェニレンサルファ
イドフィルム又はシートが望ましい。
この金属層３付きの絶縁物４は連続物として成形金型に
供給するようにしても、また一枚づつのピースとして金
型に供給するようにしてもよい。また、金属ＷＩ３付き
の絶縁物４には予め端子ピン２と対応する位置に孔１３
を設けておいて、基板１の成形によって基板１に絶縁物
４を一体化したのちに、孔１３内において半田等を施し
て端子ピン２と金属屑３との間の接続を確実におこなう
ようにするのがよい。さらに金ＪＡＨＩＳ付きの絶縁物
４には予め電子部品チップ５を実装すべき位置にて開口
部１４を設けておくのが好ましく、このように開口部１
４を設けておくことによって、開口部１４を通して基板
１に電子部品チップ３実装用の凹部１０を容易■こ形成
でさることになる。この凹部１０は基板１を成形する際
に成形金型内に突部を設けておくことで形成することが
できるものであり、後から座ぐり加工などして四部１０
を設けるようにする工程は全く不要となり、また四部１
０の底面に凹凸が生じたりするようなおそれもないもの
である。
また上記端子ピン２と平行に基板１の裏面には複数箇所
において位置決め突部１５が一体に突設しである。この
各位置決め突部１５は基［１を成形する際に同時に形成
されるもので、各位置決め突部１５の基板１の裏面から
の突出寸法は端子ピン２の突出寸法よりも短い寸法に設
定し、各位置決め突部１５はそれぞれ突出寸法を等しく
設定しである。またこのように位置決め突部１５を設け
るにあたって、各位置決め突部１５をつなぐリブを基＠
１の裏面に一体に設けるようにしておけば、このリブに
よって基板１の補強をおこなわせることができ、基板１
を薄（形成することも可能になる。そして基板１に実装
する電子部品チップ５は発熱するために、電子部品チッ
プ５から発生する熱を放散する必要がある。このときに
は熱伝導性に優れた銅、鉄、アルミニウム、セラミック
などで形成した放熱体１６を、基板１の成形時に同時に
インサート成形して基板１の背面から露出する状態で基
板１に固着させるようにするのがよい。
この場合、電子部品チップ５を実装するための凹部１０
はその底面が放熱体１６で形成されることになる。
しかして基板１の表面に設けられることになる金属層３
に通常のサブトラクティブ法などで回路を形成してこの
回路を各端子ピン２に接続し、半導体チップなどの電子
部品チップ５を基板１の表面に実装して電子部品チップ
５と各端子ピン２とを回路を介し′Ｃ接続することによ
って、ピングリッドアレイＡとして仕上げるものである
。また電子部品チップ５の実装にあたって、第１図の実
施例のように四部１０を基板１に形成しているときにる
。そしてさらに放熱体１６を基板１に設けているときに
は、電子部品チップ５から発生される熱は放熱体１６か
ら放散される。
そしてこのように形成されるピングリッドアレイＡにあ
って、機器の実装基板（マザーボード）への取り付けは
マザーボード１７に設けたソケットやスルーホールに各
端子ピン２を差し込むことによっておこなうが、基板１
から突出させた位置決め突部１５の先端がマザーボード
１７の表面に当接し、この当接によって所定の間隙で基
板１とマザーボード１７との間に空間を形成させること
ができる。このように基板１とマザーボード１７どの間
の空間は位置決め突部１５によって形成されるために、
ｍ２図の従来例において示したように一部の端子ピン２
に°位置決め用の鍔１８を設けるような必要がなく、端
子ピン２として総−〇同じ形状のものを用いることがで
きることになる。またこのように位置決め突部１５がマ
ザーボード１７に当接することによっ゛Ｃマザーボード
１゛７と基板１　しＭ　ＩＩ）Ｉ　ｌ”　Ｉｎ＋　ｂ　
７、ｌＶｉ　＞Ｔｔ　ａｔイ６゛！７（ｉｌ”め空部１
へですｔ＞されることになり、端子ピン２の変形を防止
釘ることもできる。
［発明の効果１ 上述のように本発明にあっては、電子部品チップを実装
するための基板を合成樹脂の成形品で形成すると共に複
数本の端子ピンをその端部な基板内にインサート成形し
て他端部を基板より突出するように固着したので、合成
樹脂によって基板を成形する際に基板に端子ピンをイン
サート成形して基板への端子ピンの固定がおこなえ、ピ
ン孔の穿孔や端子ピンの圧入などの工数を必要とするこ
となくピンの取り付けを容易におこなうことができると
共に端子ピンを圧入動る場合のような引き抜き強度が不
安定になることなく基板への端子ピンの取り付けを強固
におこなえるものであり、しかも基板に電子部品チップ
実装用の四部を設けるにあたってはこの凹部は基板の成
形時に同時に形成できろものであって、四部を形成する
ための座ぐりなどの加工も不要になるものである。また
、表面に回路形成用の金属層が設けられた絶縁物を基板
の表面に一体に成形固着したので、端子ピンをマスキン
グしたりして基板の表面にメッキなどで金属層を設ける
ような必要がなく、金属層へのサブトラクティブ法によ
る処理などで容易に回路を形成することができるもので
ある。
【図面の簡単な説明】
ｆｊＳｉ図は本発明の一実施例の断面図、第２図は従来
例の断面図である。 １は基板、２は端子ピン、３は金属層、４は絶縁物、５
は電子部品チップである。

Claims (3)

    【特許請求の範囲】
  1. （１）合成樹脂の成形品で形成され電子部品チップを実
    装するための基板と、基板内に端部がインサート成形さ
    れて他端部が基板より突出するように固着された複数本
    の端子ピンと、基板の表面に一体に成形固着され表面に
    回路形成用の金属層が設けられた絶縁物とを具備して形
    成されて成ることを特徴とするピングリッドアレイ。
  2. （２）絶縁物には電子部品チップを収容するための開口
    部が形成されていることを特徴とする特許請求の範囲第
    １項記載のピングリッドアレイ。
  3. （３）絶縁物には端子ピンとの接続用の孔が形成されて
    いることを特徴とする特許請求の範囲第１項又は第２項
    記載のピングリッドアレイ。
JP3135686A 1986-02-14 1986-02-14 ピングリツドアレイ Pending JPS62189742A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3135686A JPS62189742A (ja) 1986-02-14 1986-02-14 ピングリツドアレイ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3135686A JPS62189742A (ja) 1986-02-14 1986-02-14 ピングリツドアレイ

Publications (1)

Publication Number Publication Date
JPS62189742A true JPS62189742A (ja) 1987-08-19

Family

ID=12328951

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3135686A Pending JPS62189742A (ja) 1986-02-14 1986-02-14 ピングリツドアレイ

Country Status (1)

Country Link
JP (1) JPS62189742A (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57139953A (en) * 1981-02-24 1982-08-30 Nec Corp Semiconductor device
JPS60227457A (ja) * 1984-03-01 1985-11-12 オ−ガツト・インコ−ポレ−テツド 集積回路パツケ−ジ
JPS6240749A (ja) * 1985-08-16 1987-02-21 Daiichi Seiko Kk ピングリツドアレイ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57139953A (en) * 1981-02-24 1982-08-30 Nec Corp Semiconductor device
JPS60227457A (ja) * 1984-03-01 1985-11-12 オ−ガツト・インコ−ポレ−テツド 集積回路パツケ−ジ
JPS6240749A (ja) * 1985-08-16 1987-02-21 Daiichi Seiko Kk ピングリツドアレイ

Similar Documents

Publication Publication Date Title
JPH03165545A (ja) 高性能オーバーモールド型電子デバイス及びその製造方法
US6101098A (en) Structure and method for mounting an electric part
JPS62189742A (ja) ピングリツドアレイ
JPS63174344A (ja) ピングリツドアレイ
JPS62242349A (ja) ピングリツドアレイ
JPS62242348A (ja) ピングリツドアレイ
JPS62140437A (ja) ピングリツドアレイ
JPS6320859A (ja) ピングリツドアレイ
JPS62242350A (ja) ピングリツドアレイ
JP2538937B2 (ja) 半導体パッケ―ジ
JP2686156B2 (ja) 熱放散型半導体パッケージ
JPS6398140A (ja) ピングリツドアレイ
JPS62242346A (ja) ピングリツドアレイ
JPS63126256A (ja) ピングリツドアレイ
JPS6365657A (ja) ピングリツドアレイ
JPS6215840A (ja) 電子素子用チツプキヤリア
JPH05267502A (ja) 樹脂成形品
JPS63222450A (ja) 半導体装置およびその製造法
JPS62242347A (ja) ピングリツドアレイ
JPS62140438A (ja) 配線回路体
JPS62140439A (ja) ピングリツドアレイ
JPH0440861B2 (ja)
JPS6398142A (ja) ピングリツドアレイ
JPS62256461A (ja) ピングリツドアレイ
JPS62256458A (ja) ピングリツドアレイ