JPS62242347A - ピングリツドアレイ - Google Patents
ピングリツドアレイInfo
- Publication number
- JPS62242347A JPS62242347A JP61085420A JP8542086A JPS62242347A JP S62242347 A JPS62242347 A JP S62242347A JP 61085420 A JP61085420 A JP 61085420A JP 8542086 A JP8542086 A JP 8542086A JP S62242347 A JPS62242347 A JP S62242347A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- lead frame
- pins
- board
- pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000465 moulding Methods 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 229920003002 synthetic resin Polymers 0.000 claims abstract description 10
- 239000000057 synthetic resin Substances 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000000758 substrate Substances 0.000 abstract description 67
- 238000000034 method Methods 0.000 abstract description 9
- 229920005989 resin Polymers 0.000 abstract description 7
- 239000011347 resin Substances 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 abstract 1
- 239000002470 thermal conductor Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229920005992 thermoplastic resin Polymers 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- 238000001746 injection moulding Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- -1 poly7enylene 7ite Chemical compound 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 239000004695 Polyether sulfone Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000000368 destabilizing effect Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920006393 polyether sulfone Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32153—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/32175—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
- H01L2224/32188—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
本発明は、ICパッケージなどにおけるピングリッドア
レイに関するものである。
レイに関するものである。
E背景技術1
1Cなど半導体のパッケージにおいて素子の■10数増
加やリード長の短縮化に応じたものとして、チップを実
装する基板にピンを設けたピングリッドアレイ(PGA
と略称される)が実用化されている。このピングリッド
アレイは基板の裏面の全面を利用して多数のピンを突設
するようにしたもので、ピン′を機器の実装基板(マザ
ーボード)に設けたソケットやスルーホールに差し込む
ことによって、マザーボードへの取り付けをおこなうこ
とができる。その基板の材料としては従来上りセラミッ
クが主としで用いられているが、近年低価格化に対応し
て樹脂積層板から得られるプリント配線板をこの基板と
して用いる試みがなされている。
加やリード長の短縮化に応じたものとして、チップを実
装する基板にピンを設けたピングリッドアレイ(PGA
と略称される)が実用化されている。このピングリッド
アレイは基板の裏面の全面を利用して多数のピンを突設
するようにしたもので、ピン′を機器の実装基板(マザ
ーボード)に設けたソケットやスルーホールに差し込む
ことによって、マザーボードへの取り付けをおこなうこ
とができる。その基板の材料としては従来上りセラミッ
クが主としで用いられているが、近年低価格化に対応し
て樹脂積層板から得られるプリント配線板をこの基板と
して用いる試みがなされている。
すなわち、第3図に示すように基板1を例えば厚み1.
0+ua程度のガラス基材エポキシ樹脂積層板や〃フス
基材ポリイミド樹脂積層板などで形成し、基板1の表面
に回路7を設けると共に基板1にピン孔8を穿孔加工し
、直径0 、5 mm程度のピン3の頭部をピン孔8内
に圧入等することによって多数のピン3を基板1がら突
出させた状態で固着して、ピングリッドアレイAを作成
するようにするものである。第3図において18はマザ
ーボードへの取り付けの際のピン3の挿入深さを位置決
めする鍔である。
0+ua程度のガラス基材エポキシ樹脂積層板や〃フス
基材ポリイミド樹脂積層板などで形成し、基板1の表面
に回路7を設けると共に基板1にピン孔8を穿孔加工し
、直径0 、5 mm程度のピン3の頭部をピン孔8内
に圧入等することによって多数のピン3を基板1がら突
出させた状態で固着して、ピングリッドアレイAを作成
するようにするものである。第3図において18はマザ
ーボードへの取り付けの際のピン3の挿入深さを位置決
めする鍔である。
しかしながらこのものにあっては、ピン3の取り付けの
ためにピン孔8を基板1に加工したり、ピン孔8にピン
3を圧入したりという工程を必要とすることになり、工
数が増加すると共に基板1の割れ等の関係から基板1へ
のピン3の圧入強さに限界があってピン3の引き抜き強
度を十分に得ることができないという問題を有するもの
である。
ためにピン孔8を基板1に加工したり、ピン孔8にピン
3を圧入したりという工程を必要とすることになり、工
数が増加すると共に基板1の割れ等の関係から基板1へ
のピン3の圧入強さに限界があってピン3の引き抜き強
度を十分に得ることができないという問題を有するもの
である。
また、半導体チップ2を実装するために基板1の表面に
キャビティ用の四部10を設けることがあるが、樹脂積
層板を基板1とするプリント配線板で作成していると外
にはこの四部10の形成にあたってミーリングなどの座
ぐり加工をおこなう必要があり、加工に手間を要すると
共に凹部10の底面には基板1の基材となるガラス繊維
の凹凸が現れてメッキなどによる表面の処理が困難にな
るという問題もあった。そしてこのものにあってさらに
問題となるのは、樹脂積層板で形成される基板1を作成
するにあたって、プリプレグの調製、プリプレグと銅箔
なと金属箔との積層成形、金属箔のエツチング等による
回路形成など極めて多数の工程を必要とすることである
。
キャビティ用の四部10を設けることがあるが、樹脂積
層板を基板1とするプリント配線板で作成していると外
にはこの四部10の形成にあたってミーリングなどの座
ぐり加工をおこなう必要があり、加工に手間を要すると
共に凹部10の底面には基板1の基材となるガラス繊維
の凹凸が現れてメッキなどによる表面の処理が困難にな
るという問題もあった。そしてこのものにあってさらに
問題となるのは、樹脂積層板で形成される基板1を作成
するにあたって、プリプレグの調製、プリプレグと銅箔
なと金属箔との積層成形、金属箔のエツチング等による
回路形成など極めて多数の工程を必要とすることである
。
[発明の目的1
本発明は、上記の点に鑑みて為されたものであり、基板
へのピンの固定が容易であって引軽抜き強度を高くする
ことが可能になると共に、半導体チップを実装するキャ
ビティ用の凹所の形成も容易であり、また回路形成を含
む工程を極めて簡略化することができ、加えて正確な配
置で回路を形成することができるピングリッドアレイを
提供することを目的とするものである。
へのピンの固定が容易であって引軽抜き強度を高くする
ことが可能になると共に、半導体チップを実装するキャ
ビティ用の凹所の形成も容易であり、また回路形成を含
む工程を極めて簡略化することができ、加えて正確な配
置で回路を形成することができるピングリッドアレイを
提供することを目的とするものである。
[発明の開示1
しかして本発明に係るピングリッドアレイは、合成樹脂
の成形品で半導体チップ2を実装するための基板1を形
成すると共に端部を基板1内にインサート成形して固着
した複数本のピン3,3・・・を基板1から突出させ、
基板1の表面に凹設した取付溝5に金属製のリードフレ
ーム4をはめ込んで固着し、リードフレーム4にピン3
の端部を接続すると共にこのリードフレーム4で形成さ
れる導電回路によって基板1に実装される半導体チップ
2とピン3とを接続して成ることを特徴とするものであ
り、合成樹脂成形品の基板1へのインサート成形でピン
3の固定を容易に且つ強固におこなえるようにし、しか
も半導体チップ2の実装用の凹部10を設ける場合には
基板1の成形時に同時に形成できるようにし、加えて基
板1を積層成形のような手間を要することなく樹脂成形
品で形成で終ると共に回路形成を基板1へのり一ド7レ
ーム4の固着でおこなえるようにしたものであって、以
下本発明を実施例により詳述する。
の成形品で半導体チップ2を実装するための基板1を形
成すると共に端部を基板1内にインサート成形して固着
した複数本のピン3,3・・・を基板1から突出させ、
基板1の表面に凹設した取付溝5に金属製のリードフレ
ーム4をはめ込んで固着し、リードフレーム4にピン3
の端部を接続すると共にこのリードフレーム4で形成さ
れる導電回路によって基板1に実装される半導体チップ
2とピン3とを接続して成ることを特徴とするものであ
り、合成樹脂成形品の基板1へのインサート成形でピン
3の固定を容易に且つ強固におこなえるようにし、しか
も半導体チップ2の実装用の凹部10を設ける場合には
基板1の成形時に同時に形成できるようにし、加えて基
板1を積層成形のような手間を要することなく樹脂成形
品で形成で終ると共に回路形成を基板1へのり一ド7レ
ーム4の固着でおこなえるようにしたものであって、以
下本発明を実施例により詳述する。
第1図(勿論実物大を示すものではない)は本発明の一
実施例を示すもので、基板1は合成樹脂成形材料を射出
成形やトランスファー成形などで成形することによって
成形品として作成される。そしてこのように基板1を成
形する際にピン3の頭部11を基板1内に埋入させるよ
うにインサート成形することによって基板1に接続端子
用のピン3を取り付けるようにしである。基板1を構成
する合成樹脂としては、フェノール、エポキシ、シリコ
ン、ポリイミドなどの熱硬化性樹脂や、ポリ7ヱニレン
サル7アイト、ポリサル7オン、ポリエーテルスルホン 熱可塑性樹脂を用いることができる。実績的に信頼性の
ある面でエポキシ樹脂を、また可撓性や機械的強度、耐
熱性の点から後者の熱可塑性樹脂を用いるのが好ましい
。
実施例を示すもので、基板1は合成樹脂成形材料を射出
成形やトランスファー成形などで成形することによって
成形品として作成される。そしてこのように基板1を成
形する際にピン3の頭部11を基板1内に埋入させるよ
うにインサート成形することによって基板1に接続端子
用のピン3を取り付けるようにしである。基板1を構成
する合成樹脂としては、フェノール、エポキシ、シリコ
ン、ポリイミドなどの熱硬化性樹脂や、ポリ7ヱニレン
サル7アイト、ポリサル7オン、ポリエーテルスルホン 熱可塑性樹脂を用いることができる。実績的に信頼性の
ある面でエポキシ樹脂を、また可撓性や機械的強度、耐
熱性の点から後者の熱可塑性樹脂を用いるのが好ましい
。
ピン3はその頭部11の外周に凹凸を設けてアンカー効
果によって基板1からの引き抜き強度が高く得られるよ
うにするのが望ましく、このようにすることによってピ
ン3のグラツキも防止で終る。またピン3は多数本が基
板1の裏面から垂直に突出するように取り付けられるも
のであり、各ピン3には基板1への取り付けの位置決め
と強度のために鍔12が設けである。そしてこれらのピ
ン3と平行に基板1の裏面には複数箇所において位置決
め突部13が一体に突設しである。この各位置決め突部
13は基板1を成形する際に同時に形成されるもので、
基板1の裏面からの突出寸法は等しく設定しである。こ
のように位置決め突部13を設けるにあたって、各位置
決め突部13をつなぐリブを基板1の裏面に一体に設け
るようにしておけば、このリブによって基板1の補強を
おこなわせることができ、基板1を薄く形成することも
可能になる。
果によって基板1からの引き抜き強度が高く得られるよ
うにするのが望ましく、このようにすることによってピ
ン3のグラツキも防止で終る。またピン3は多数本が基
板1の裏面から垂直に突出するように取り付けられるも
のであり、各ピン3には基板1への取り付けの位置決め
と強度のために鍔12が設けである。そしてこれらのピ
ン3と平行に基板1の裏面には複数箇所において位置決
め突部13が一体に突設しである。この各位置決め突部
13は基板1を成形する際に同時に形成されるもので、
基板1の裏面からの突出寸法は等しく設定しである。こ
のように位置決め突部13を設けるにあたって、各位置
決め突部13をつなぐリブを基板1の裏面に一体に設け
るようにしておけば、このリブによって基板1の補強を
おこなわせることができ、基板1を薄く形成することも
可能になる。
また半導体チップ2を実装するためのキャビティとして
四部10が基板1の表面に必要に応じて設けられるが、
この凹部10は基板1を樹脂の射出成形やトランスファ
ー成形などで成形する際に、成形金型内に突部を設けて
おくことで形成することができる。従って後から座ぐり
加工などして四部10を設けるようにする工程は全く不
要となり、また四部10の底面に凹凸が生じたりするよ
うなおそれもない。さらに放熱性が要求されるパッケー
ジの場合、基板1に良熱伝導体14を取り付けて良熱伝
導体14から放熱をおこなわせるようにすることができ
る。この場合、基板1を成形する際に成形金型内に良熱
伝導体14をセットしておいて、基板1の中央部内に良
熱伝導体14をインサート成形で一体化させるようにし
、基板1に良熱伝導体14を固着させることがでかる。
四部10が基板1の表面に必要に応じて設けられるが、
この凹部10は基板1を樹脂の射出成形やトランスファ
ー成形などで成形する際に、成形金型内に突部を設けて
おくことで形成することができる。従って後から座ぐり
加工などして四部10を設けるようにする工程は全く不
要となり、また四部10の底面に凹凸が生じたりするよ
うなおそれもない。さらに放熱性が要求されるパッケー
ジの場合、基板1に良熱伝導体14を取り付けて良熱伝
導体14から放熱をおこなわせるようにすることができ
る。この場合、基板1を成形する際に成形金型内に良熱
伝導体14をセットしておいて、基板1の中央部内に良
熱伝導体14をインサート成形で一体化させるようにし
、基板1に良熱伝導体14を固着させることがでかる。
このとき#1図に示すように良熱伝導体14の背面には
7ランノ片15が設けてあって、この7ランノ片15は
基板1の背面において露出するようにしである。良熱伝
導体14としては銅及びその合金などの金属材やセラミ
ック材など、基板1を構成する合成樹脂材よりも熱伝導
性に優れたものを用いることができる。
7ランノ片15が設けてあって、この7ランノ片15は
基板1の背面において露出するようにしである。良熱伝
導体14としては銅及びその合金などの金属材やセラミ
ック材など、基板1を構成する合成樹脂材よりも熱伝導
性に優れたものを用いることができる。
そして基板1には基板1に実装する半導体チップ2とピ
ン3とを結ぶ回路を形成する必要がある。
ン3とを結ぶ回路を形成する必要がある。
ここで、回路を形成するにあたって基板1の表面をサン
ディングや化学的手法などで粗面化し、この表面に銅メ
ッキしたのちにエツチングして回路を作成することが考
えられるが、このように回路作成をおこなうことは既に
ピン3が設けられでいるピングリッドアレイAにおいて
は極めて面倒な作業工程を必要とすることになる。そこ
で本発明においでは、基板1に設けるべべ回路パターン
の外形に厚み0.IIeIl程度の銅など金属材で作成
されたリードフレーム4を基板1の表面に固着し、回路
形成方法として実績のあるリードフレーム4で導電回路
を形成するものである。基板1へのり一ド7レーム4の
固着は第2図に示すように、基板1の表面にリードフレ
ーム4とほぼ同形状の取付溝5を設けておいてこの取付
溝5内にリードフレーム4を加熱圧入するようにして乾
式接合でおこなうことがで終る。このようにリードフレ
ーム4は取付溝5にはめ込まれて取付溝5によって位置
決めされた状態で基板1に固着されるものであって、正
確な位置でリードフレーム4の取り付けをおこなうこと
ができる。そして取付溝5は基板1を成形する際の金型
形状に応じて形成されるものであり、従って取付溝5は
基板1へのピン3の取り付は位置に整合させて形成する
ことができ、取付溝5に位置決めされて取り付けられる
リードフレーム4とピン3とを信頼性高く確実に接続で
きるものである。この場合、基板1の表面の取付溝=8
− 5にリードフレーム4をはめ込んでこの上から熱可塑性
樹脂のフィルムをオーバーレイさせて加熱密着させるよ
うにしてもよい。また成形品の基板1とリードフレーム
4との接着を十分におこなうために、リードフレーム4
にプライマー処理や接着剤処理をおこなっておくのが好
ましい。
ディングや化学的手法などで粗面化し、この表面に銅メ
ッキしたのちにエツチングして回路を作成することが考
えられるが、このように回路作成をおこなうことは既に
ピン3が設けられでいるピングリッドアレイAにおいて
は極めて面倒な作業工程を必要とすることになる。そこ
で本発明においでは、基板1に設けるべべ回路パターン
の外形に厚み0.IIeIl程度の銅など金属材で作成
されたリードフレーム4を基板1の表面に固着し、回路
形成方法として実績のあるリードフレーム4で導電回路
を形成するものである。基板1へのり一ド7レーム4の
固着は第2図に示すように、基板1の表面にリードフレ
ーム4とほぼ同形状の取付溝5を設けておいてこの取付
溝5内にリードフレーム4を加熱圧入するようにして乾
式接合でおこなうことがで終る。このようにリードフレ
ーム4は取付溝5にはめ込まれて取付溝5によって位置
決めされた状態で基板1に固着されるものであって、正
確な位置でリードフレーム4の取り付けをおこなうこと
ができる。そして取付溝5は基板1を成形する際の金型
形状に応じて形成されるものであり、従って取付溝5は
基板1へのピン3の取り付は位置に整合させて形成する
ことができ、取付溝5に位置決めされて取り付けられる
リードフレーム4とピン3とを信頼性高く確実に接続で
きるものである。この場合、基板1の表面の取付溝=8
− 5にリードフレーム4をはめ込んでこの上から熱可塑性
樹脂のフィルムをオーバーレイさせて加熱密着させるよ
うにしてもよい。また成形品の基板1とリードフレーム
4との接着を十分におこなうために、リードフレーム4
にプライマー処理や接着剤処理をおこなっておくのが好
ましい。
このようにして導電回路を構成するリードフレーム4を
基板1に固着し、さらにこのリードフレーム4にピン3
の基板1に埋入された端部を接続する。この接続はピン
3の位置においでリードフレーム4に孔19を設けてお
いで、7L19にピン3の端部をはめ込むようにしてお
こなうことができる。この場合、孔19に半田などの低
融点金属を施しで加熱溶融させることによって、ピン3
とリードフレーム4との接合が十分に確保されるように
するのがよい、またこれらの他に、リードフレーム4に
半田などでバンブ加工(肉盛り加工)を施しでおいて、
加熱溶融させてリードフレーム4とピン3とを十分な強
度で接合させるようにすることもできる。このようにリ
ードフレーム4を基板1の表面に固着することによって
導電回路の形成がおこなえるものであり、基板1の成形
と基板1へのリードフレーム4の固着とを平行しておこ
なうことができて生産日数の短縮化ができ、また乾式で
導電回路を形成できるものであって無公害で生産が可能
になるものである。
基板1に固着し、さらにこのリードフレーム4にピン3
の基板1に埋入された端部を接続する。この接続はピン
3の位置においでリードフレーム4に孔19を設けてお
いで、7L19にピン3の端部をはめ込むようにしてお
こなうことができる。この場合、孔19に半田などの低
融点金属を施しで加熱溶融させることによって、ピン3
とリードフレーム4との接合が十分に確保されるように
するのがよい、またこれらの他に、リードフレーム4に
半田などでバンブ加工(肉盛り加工)を施しでおいて、
加熱溶融させてリードフレーム4とピン3とを十分な強
度で接合させるようにすることもできる。このようにリ
ードフレーム4を基板1の表面に固着することによって
導電回路の形成がおこなえるものであり、基板1の成形
と基板1へのリードフレーム4の固着とを平行しておこ
なうことができて生産日数の短縮化ができ、また乾式で
導電回路を形成できるものであって無公害で生産が可能
になるものである。
しかして四部10内への搭載などで基板1の表面にIC
チップなどの半導体チップ2を実装し、半導体チップ2
と導電回路を構成するリードフレーム4との間にワイヤ
ーボンディング16を施して、導電回路としてのリード
フレーム4によって半導体チップ2とピン3とを電気的
に接続させる。
チップなどの半導体チップ2を実装し、半導体チップ2
と導電回路を構成するリードフレーム4との間にワイヤ
ーボンディング16を施して、導電回路としてのリード
フレーム4によって半導体チップ2とピン3とを電気的
に接続させる。
そしてこのように形成されるピングリッドアレイAにあ
って、機器の実装基板(マザーボード)への取り付けは
マザーボード17に設けたソケットやスルーホールに各
ピン3を差し込むことによっておこなうことができる。
って、機器の実装基板(マザーボード)への取り付けは
マザーボード17に設けたソケットやスルーホールに各
ピン3を差し込むことによっておこなうことができる。
このとき、基板1から突出させた位置決め突部13の先
端がマザーボード17の表面に当接し、この当接によっ
て所定の間隙で基板1とマザーボード17との間に空間
を形成させることができる。またこのように位置決め突
部13がマザーボード17に当接することによってマザ
ーボード17と基板1との開に加わる荷重が位置決め突
部13によって支持されることになり、ピン3の変形を
防止することもできる。
端がマザーボード17の表面に当接し、この当接によっ
て所定の間隙で基板1とマザーボード17との間に空間
を形成させることができる。またこのように位置決め突
部13がマザーボード17に当接することによってマザ
ーボード17と基板1との開に加わる荷重が位置決め突
部13によって支持されることになり、ピン3の変形を
防止することもできる。
[発明の効果1
上述のように本発明にあっては、合成樹脂の成形品で電
子部品チップを実装するための基板を形成すると共に端
部を基板内にインサート成形して固着した複数本のピン
を基板から突出させであるので、合成樹脂によって基板
を成形する際に基板にピンをインサート成形して基板へ
のピンの固定がおこなえ、ピン孔の穿孔やピンの圧入な
どの工数を必要とすることなくピンの取り付けを容易に
おこなうことができると共にピンを圧入する場合のよう
な引き液外強度が不安定になることなく基板へのピンの
取り付けを強固におこなえるものであり、しかも基板に
チップ実装用の四部を設けるにあたってはこの四部は基
板の成形時に同時に形成できるものであって、凹部を形
成するための座ぐりなどの加工も不要になるものである
。また基板に固着した金属製のり−ド7レームにピンの
端部を接続してこのり−ド7レームで形成される導電回
路によって基板に実装される半導体チップとピンとを接
続するようにしたので、合成樹脂の成形品で形成される
基板にリードフレームを固着することで導電回路の形成
をおこなうことができ、エツチングなど手間のかがる工
程を必要とすることなく生産性良く安価に製造をおこな
うことができるものである。加えて基板の表面に凹設し
た取付溝内にはめ込んで金属製のり−ド7レームを固着
するようにしたので、リードフレームは取付溝にはめ込
まれて位置決めされた状態で基板に固着されるものであ
って、ピンの位置に対して正確な位置でリードフレーム
の取り付けをおこなうことができ、リードフレームとピ
ンとの接続の信頼性を高めることができるものである。
子部品チップを実装するための基板を形成すると共に端
部を基板内にインサート成形して固着した複数本のピン
を基板から突出させであるので、合成樹脂によって基板
を成形する際に基板にピンをインサート成形して基板へ
のピンの固定がおこなえ、ピン孔の穿孔やピンの圧入な
どの工数を必要とすることなくピンの取り付けを容易に
おこなうことができると共にピンを圧入する場合のよう
な引き液外強度が不安定になることなく基板へのピンの
取り付けを強固におこなえるものであり、しかも基板に
チップ実装用の四部を設けるにあたってはこの四部は基
板の成形時に同時に形成できるものであって、凹部を形
成するための座ぐりなどの加工も不要になるものである
。また基板に固着した金属製のり−ド7レームにピンの
端部を接続してこのり−ド7レームで形成される導電回
路によって基板に実装される半導体チップとピンとを接
続するようにしたので、合成樹脂の成形品で形成される
基板にリードフレームを固着することで導電回路の形成
をおこなうことができ、エツチングなど手間のかがる工
程を必要とすることなく生産性良く安価に製造をおこな
うことができるものである。加えて基板の表面に凹設し
た取付溝内にはめ込んで金属製のり−ド7レームを固着
するようにしたので、リードフレームは取付溝にはめ込
まれて位置決めされた状態で基板に固着されるものであ
って、ピンの位置に対して正確な位置でリードフレーム
の取り付けをおこなうことができ、リードフレームとピ
ンとの接続の信頼性を高めることができるものである。
第1図は本発明の一実施例の断面図、第2図は同上の一
部切欠拡大斜視図、第3図は従来例の断面図である。 1は基板、2は半導体チップ、3はピン、4はリードフ
レーム、5は取付溝である。
部切欠拡大斜視図、第3図は従来例の断面図である。 1は基板、2は半導体チップ、3はピン、4はリードフ
レーム、5は取付溝である。
Claims (1)
- (1)合成樹脂の成形品で半導体チップを実装するため
の基板を形成すると共に端部を基板内にインサート成形
して固着した複数本のピンを基板から突出させ、基板の
表面に凹設した取付溝内にはめ込んで金属製のリードフ
レームを固着し、リードフレームにピンの端部を接続す
ると共にこのリードフレームで形成される導電回路によ
って基板に実装される半導体チップとピンとを接続して
成ることを特徴とするピングリッドアレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61085420A JPS62242347A (ja) | 1986-04-14 | 1986-04-14 | ピングリツドアレイ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61085420A JPS62242347A (ja) | 1986-04-14 | 1986-04-14 | ピングリツドアレイ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62242347A true JPS62242347A (ja) | 1987-10-22 |
Family
ID=13858323
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61085420A Pending JPS62242347A (ja) | 1986-04-14 | 1986-04-14 | ピングリツドアレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62242347A (ja) |
-
1986
- 1986-04-14 JP JP61085420A patent/JPS62242347A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH03165545A (ja) | 高性能オーバーモールド型電子デバイス及びその製造方法 | |
JPS62242347A (ja) | ピングリツドアレイ | |
JPS62242349A (ja) | ピングリツドアレイ | |
JPS62242348A (ja) | ピングリツドアレイ | |
JPH09298344A (ja) | 接続端子付配線基板 | |
JPS63174344A (ja) | ピングリツドアレイ | |
JPS62242346A (ja) | ピングリツドアレイ | |
JPS6320859A (ja) | ピングリツドアレイ | |
JPS62140437A (ja) | ピングリツドアレイ | |
JPS62242350A (ja) | ピングリツドアレイ | |
JPS6398140A (ja) | ピングリツドアレイ | |
JPS6365652A (ja) | ピングリツドアレイ及びその製造方法 | |
JP2538937B2 (ja) | 半導体パッケ―ジ | |
JPS6398139A (ja) | ピングリツドアレイの製造方法 | |
JPS63226043A (ja) | 半導体装置 | |
JPS62256460A (ja) | ピングリツドアレイ及びその製造方法 | |
JPS6215840A (ja) | 電子素子用チツプキヤリア | |
JPS63126256A (ja) | ピングリツドアレイ | |
JPS6398142A (ja) | ピングリツドアレイ | |
JPS6365657A (ja) | ピングリツドアレイ | |
JPH053743B2 (ja) | ||
JPS62256458A (ja) | ピングリツドアレイ | |
JP3099767B2 (ja) | 電子部品組立体およびその製造方法 | |
JPH0691165B2 (ja) | ピングリツドアレイの製造方法 | |
JPS62189742A (ja) | ピングリツドアレイ |