JPS62180566A - デ−タ再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） この発明は、例えば磁気カードからのデータ再生に使用
されるデータ再生装置に関する。

（発明の概要） この発明では、読取出力中に現れるクロックパルスの同
門を測定し、］／２因明の位相を中心とした前後相等し
い許容時間幅内に、読取出力中にデータパルスが到来す
るか否かに基づいて、各ビットデータの内容を復号する
ようにしたものである。

（従来技術とその問題点） 従来、ＦＭ方式、ＭＦＭ方式などでデータが記録された
磁気カードから、記録データの再生を行なうデータ再生
装置にあっては、読取出力中にクロックパルスが検出さ
れるのに応答して、一定の遅れ時間をもって、一定幅の
時間ゲートを開き、その間に読取出力中にデータパルス
が到来するか否かに基づいて、読取出力中から各ビット
データの復号を行なうようになされていた。

このため、カードの搬送速度が変更されたり、データの
記録密度が変更されると、時間ゲートの開くタイミング
にデータパルスが到来しなくなって、正確な記録データ
の再生が行なえなくなるという問題点があった。

（発明の目的） この発明の目的は、カードの搬送速度が変更されたり、
データの記録密度が変更されたりしても、データパルス
の到来時刻に合わせて、正確に時間ゲートを開き、その
間にデータパルスを確実に読込むことができるようにし
たデータ再生装置に提供することにある。

（発明の構成と効果） この発明は上記の目的を達成するために、読取出力中に
現れるクロックパルスの周期を測定する測定手段と、 １／２周期の位相を中心とした前後相等しい許容時間幅
内に、読取出力中にデータパルスが到来するか否かに基
づいて、各ビットデータの内容を復号する復号手段と、 を具備することを特徴とするものである。

このような構成によれば、実測されたクロックパルス周
期に基づき、１／２周期の位相を中心とした前後相等し
い許容時間幅内に、データパルスを読込むようにしてい
るため、カートの搬送速度の変更、データ記録密度の変
更等にかかわらず、確実にデータパルスの有無を検出し
、各ビットデータの復号再生を行なうことができる。

（実施例の説明） 第１図〜第４図は、本発明をＦＭ方式で記録された磁気
カードに適用し、かつデータ読取基準となるクロックパ
ルスを装置内部で発生させるようにした実施例を説明す
る図である。

第１図において、磁気ヘッド１は、第２図に示されるよ
うに、カード２上のトラック３に対応して配置されてお
り、またトラック３の初期エリア４には周知の如くクロ
ック情報が書込まれている。

本実施例のクロック周期の測定は、この初期エリア４に
書込まれたクロックパルスを用いて行なう。

磁気ヘッド１の読取出力は、２値化回路５で増幅、２値
化されて、矩形波に整形される（第３図参照）。

制御回路６は、マイクロプロセッサを主体として構成さ
れ、第３図のフローチャートに示されるように制御動作
を行なう。

初期クロックカウンタ７は、制御回路６からのリセット
信号によって計数内容をリセットされて、２値化回路５
から得られるクロックパルスの計数を開始し、計数完了
（例えば計数値が４個）に達するとともに、カウントア
ツプ信号を制御回路６へと返送する。

発振器８は水晶発振回路によって構成され、出力される
発振クロックはクロック周期カウンタ９および読取ゲー
ト信号発生回路１０へと供給される。

クロック周期カウンタ９は、制御回路６から与えられる
許可信号がＨ′′の期間に限り発振クロックの計数を行
ない、その計数値を読取出力中のクロック周期Ｔとして
保持するようになされている。

読取ゲート信号発生回路１０は、第４図に示されるよう
に、クロックパルスＣＰの到来タイミングよりも位相Ｔ
／４だけ遅れ、以後周期Ｔ、デユーティ比５０％のパル
ス列を出力する。これは、クロックパルスの周期Ｔの１
／２の位相を中心とした前後相等しい許容時間幅（Ｔ／
４）内に限って開く時間ゲート信号に相当する。この時
間ゲート信号は、読取ゲート信号として制御回路６へと
送られる。

次に、第３図のフローチャートおよび第４図の波形図を
参照しながら、本実施例装置の動作を系統的に説明する
。

図示しないカード挿入センサの出力によって、制御動作
が開始されると、まず初期クロックカウンタ７に対して
リセットがかけられ、初期クロックカウンタ７はクロッ
クパルスの計数を開始する。

一方、読取が開始されると、第２図の初期エリア４に対
応して、磁気ヘッド１の読取出力中には第４図に示され
るようにクロック波形が得られ、これが２値化回路５を
通ることによって波形整形され、得られたクロックパル
スによって初期クロックカウンタ７の歩進制御がなされ
る。

そして、初期クロックカウンタ７の計数が完了（例えば
４個）して、カウントアツプ信号が制御回路６へ返送さ
れると、制御回路６側では、それに基づき読取出力中に
クロックパルスが安定に検出され始めたことを確認する
（ステップ３０２肯定）。

以後、次のクロックパルスの立ち上がりを待機しくステ
ップ３０３否定）、立ち上がりとともに許可信号の状態
をｌ（ＨＩＩにセットしくステップ３０４）、その状態
をさらに次のクロックパルスの立ち上がりまで保持しく
ステップ３０５否定）、立ち上がりとともに許可信号の
状態を“′Ｌ″にセットする〈ステップ３０６）。

すると、第４図に示されるように、許可信号の状態は、
タロツクパルスの周期Ｔに相当する時間だけ＋１　ＨＩ
Ｉに保持されることとなる。

一方、クロック周期カウンタ９では、許可信号が１１　
Ｈ１１の期間に対応して、発振クロックを計数すること
によって、クロックパルスの周期下を測定し、これを保
持する。

また、読取ゲート信号発生回路１０では、クロック周期
カウンタ９で測定された周期下に基づき、第４図に示さ
れるように、タロツクパルスとクロックパルスとの中間
のタイミングを中心とし、その前後にＴ／４ずつの時間
幅を有する読取ゲート信号を発生して、これを制御回路
６へと供給する。

以後、制御回路６側では、読取ゲート信号が１１　ＨＩ
Ｉの期間に対応して（ステップ３０７Ｎ定。

３０８肯定）、２値化出力の立ち上がりを繰り返しチェ
ックしくステップ３０９否定）、立ち上がりが検出され
たならば（ステップ３０９肖定）、立ち上がり検出フラ
グをセットする（ステップ３１０）。

そして、読取ゲート信号が゛′ト；″から“ビ′に変化
したならば（ステップ３０８否定）、フラグの状態をチ
ェックしくステップ３１１）、フラグがセットされてい
れば入力データを“１″と認識する一方（ステップ３１
２）、セットされていなければ（ステップ３１１否定）
、“０″と認識する（ステップ３１３）。

その後、フラグをリセットしては（ステップ３１４）、
データの終了が確認されるまでの間（ステップ３１５否
定）、以上ステップ３０７〜ステツプ３１４の動作を繰
り返すことによって、読取出力中から各ビットデータの
復号再生を行なうものである。

以上の実施例によれば、カードの搬送速度が変更された
り、データの記録密度が変更されたとしても、読取ゲー
ト信号は実測された周期下に基づいてタイミング設定さ
れ、しかもクロックパルスとタロツクパルスとの真中の
タイミングを中心とし、その前後に一定の時間幅をもっ
た状態でゲートが開くため、カード移送速度の変動等に
よりクロックパルスに対するデータパルスの位相が前後
何れの方向に若干ずれたとしても、確実にデータパルス
の読み込みを行なわせることができる。

ざらに、この例では、読取出力中の実際のクロックパル
スを使用せずに、測定された周期Ｔに基づいて内部で発
生する疑似クロックパルスを利用して、読取ゲート信号
を作成しているため、トラック３の途中でクロック情報
が消失したような場合にも、以後何等支障なく各ビット
データの復号再生を継続することができるという利点も
ある。

また、クロックパルスよりもＴ／４遅れ、しかもＴ／２
幅の読取ゲート信号を作成しているため、バイナリ演算
を駆使することによって、読取ゲート信号を簡単に作成
することができるという利点もある。

次に、第５図〜第７図は、本発明をＦＭ方式でデータ記
録がなされた磁気カードからのデータ再生に適用し、し
かも読取出力中のクロックパルス自身を用いて、缶周期
毎に読取ゲート信号を修正するようにした実施例を説明
する図である。

なお、第５図〜第７図において、前記第１図〜第４図に
示した実施例と同一構成部分については同符号を付して
説明は省略する。

第５図において、読取ゲート信号発生回路１０Ａは、第
７図に示されるように、読取出力中に実際に現れるクロ
ックパルスを基準とし、それよりもＴ／４１れた時点か
らＴ／２の期間だけ“′Ｈパとなる、読取ゲート信号を
出りするようになされている。

このため、読取ゲート信号発生回路１０△に内蔵された
カウンタは、制御回路６から実際のクロックパルスの立
ち上がりに同期して送られるイニシャライズ信号によっ
て、その都度クリアされ、遅れ時間Ｔ／４の計数を繰り
返すようになされている。

次に、第６図のフローチャートおよび第７図の波形図を
参照しながら、本実施例装置の動作を系統的に説明する
。

第６図において、ステップ８０１〜ステツプ８０６の動
作は、第３図におけるステップ３０１〜ステツプ３０６
と全く同様であるから説明は省略する。

ステップ８０１〜ステツプ８０６の処理によって、クロ
ック周期カウンタ９にクロック周期Ｔの計測を行なわせ
た後、制御回路６側では、２値化出力の立ち上がりを待
機しくステップ８０７）、立ち上がりのたびに、イニシ
ャライズ信号としてｌｄ　Ｈ９９パルスを読取ゲート信
号発生回路１０Ａへと送り出す。

すると、読取ゲート信号発生回路１０Ａ側では、第７図
に示されるように、読取ゲート信号の各タイミング計数
用のカウンタをリセットし、新たな遅れ時間Ｔ／４の計
測を開始し、Ｔ／４計測が終了するとともに、Ｔ／２幅
の“Ｈ１１パルスを読取ゲート信号として繰り返し出力
する。

一方、制御回路６側では、この読取ゲー［−１言号に応
答して、第３図ステップ３０７〜３１５で説明したよう
に、各ビットデータの復号を行なうわけである。

この実施例によれば、前記第１実施例の作用効果に加え
、カード搬送速度のムラによって、データパルスの到来
タイミングがずれたとしても、その都度実際のクロック
パルスによって、読取ゲート信号の各タイミングは修正
されるため、カード搬送速度の変化にかかわらず、正確
にデータパルスの読み込みを繰り返すことができるとい
う利点を有する。

次に第８図〜第１１図は、本発明をＭＦＭ方式でデータ
記録がされた磁気カードからのデータ再生に適用した場
合を説明する図である。

第８図において、磁気ヘッド１１の読取出力は、２値化
回路１２によって、増幅２値化され、矩形波に整形され
る。

制御回路１３はマイクロプロセッサを主体として構成さ
れ、第１０図のフローチャートに示されるように制御動
作を行なう。

発振器１４は水晶発振回路で構成されており、その発振
クロックは読取ゲート信号発生回路１５へと供給される
。

読取ゲート信号発生回路１５の詳細を第９図に示す。同
図において、制御回路１３からは、２値化出力中のパル
スの立ち上がりに同期して微小幅パルス（タイミング信
号〉が出力され、このタイミング信号は遅延回路１５２
でわずかに遅延された後、カウンタ１５１のリセット入
力となる。

このため、カウンタ１５１は、２値化出力中に相前後し
て現れるパルスの時間間隔を発振クロックに基づいて計
数する。

カウンタ１５１の計数値は、比較器１５３において照合
一致がＴｌ１Ｎ’Ｈされることを条１（トとして、ラッ
チ回路１５４にロードされる。

また、比較器１５３では、カウンタ１５１の計数値とラ
ッチ回路１５４のラッチデータとの間で、上位一定桁数
同士の一致照合動作を行なう。この結果、ラッチ回路１
５４に記憶された周期データと、カウンタ１５１で計数
された周期データとが上位一定桁数同士で一致すると（
Ａ＝８＞　、その場合に限りタイミング信号中のパルス
に同期して、ラッチ回路１５４の周期データは、カウン
タ１５１の計測データで更新される。

一方、読取ゲート発生回路１５６では、ラッチ回路１５
４に記憶された周期データに基づいて、第１１図に示さ
れるように、アンドゲート１５５でゲートされたタイミ
ング信号（ラッチロード信号）よりも１／４周期遅れて
１１　Ｈ１１となり、その状態を１／２周期の間継続す
る読取ゲート信号を作成し、これを制御回路１３へと送
出する。

従って、第１１図に示されるように、２値化出力中の相
前後するパルス間隔が、一定の許容幅内に収まっている
限り、読取ゲート信号のタイミ〕・グは適宜修正される
のに対し、相前後するパルス間隔が大きく異なると、以
後ラッチ回路１５４に記憶された周期データを用いて、
ゲート信号のりイミングが保持されることとなるのであ
る。

次に、第１０図のフローチャー１−および第１１図の波
形図を参照しながら、本実施例装置の動作を系統的に説
明する。

読取動作が開始された俊、ラッチ回路１５４になんらか
の周期データが記憶されているものと仮定する。

この状態において、２値化出力中に１１　Ｈ１１パルス
の立ち上がりが検出されると（ステップ１００１肯定）
、制御回路１３からはタイミング信号が送出され、これ
に同期してカウンタ１５１は２値化出力中に相前後して
現れる時間間隔の計測を開始する。

一方、読取ゲート発生回路１５６は、ラッチ回路１５４
に記憶された周期データに基づいて、読取ゲート信号を
作成し、これを制御回路１３へとサイクリックに送出す
る。

制御回路１３側で、読取ゲート信号“′Ｈ゛′の立ち上
がりが確認されると（ステップ１００３肯定）、その後
読取ゲート信号の状態が（（８９１にある限り（ステッ
プ１００４４定）、繰り返し２値化出力の立ち上がりを
チェックしくステップ１００５否定）、立ち上がりが検
出されるとともに、立ち上がり検出フラグをセットする
動作を繰り返す（ステップ１００６）。

次いで、読取ゲート信号の状態が“ＨＴ１から“Ｌｌｌ
に復帰すると（ステップ１００４４定）、フラグの状態
を判定しくステップ１００７）、フラグがセットされて
いれば（ステップ１００７４定）、入力データを“１″
と認識するのに対しくステップ１００８）　、セットさ
れていなければ入力データはＯ″であると認識する（ス
テップ１００９）。

以後、フラグをリセットしては（ステップ１０１０）、
データの終了が確認されるまで（ステップ１０１１肯定
）、以上ステップ１００１〜１０１０の動作を繰り返す
。

以上の実施例によれば、第１１図の波形図に示されるよ
うに、２値化出力中に相前後して現れるパルスの時間間
隔が極端に変動しない限り、実測された時間間隔Ｔに合
わせて、読取ゲート信号のタイミングが決定され、しか
も相前後するパルスの１／２のタイミングを中心とし、
その前後に１／４周期の許容時間幅を有する時間ゲート
信号が得られるため、カード搬送速度の変更、データ記
憶密度の変更にかかわらず、各ビットデータを正確に再
生することが可能となる。

また、ＭＦＭ方式の場合、２値化出力中には、データパ
ルスに対応して、クロック周期とは異なる周期データが
現れるが、この場合にはクロック周期データが更新され
ないことによって、読取タイミングを誤ることがない。

従って、この実施例回路によれば、同一構成でＦＭ、Ｍ
ＦＭの何れにも対応が可能となる。

【図面の簡単な説明】

第１図は第１実施例装置の電気的なハードウェア構成を
示すブロック図、第２図は磁気カードの構成を示す説明
図、第３図は同装置のソフトウェア構成を示すフローチ
ャート、第４図は第１図における各部の信号状態を示す
波形図、第５図は第２実施例装置の電気的なハードウェ
ア構成を示すブロック図、第６図は同ソフトウェア構成
を示すフローチャート、第７図は第５図における各部の
信号状態を示す波形図、第８図は第３実施例装置の電気
的なハードウェア構成を示すブロック図、第９図は読取
ゲート信号発生回路の詳細を示すブロック図、第１０図
は同装置のソフトウェア構成を示すフローチャート、第
１１図は第８図における各部の信号状態を示す波形図で
ある。 １．１１・・・・・・・・・・・・・・・・・・磁気ヘ
ッド２・・・・・・・・・・・・・・・・・・・・・・
・・・・・磁気カード３・・・・・・・・・・・・・・
・・・・・・・・・・・・・１〜ラツク４・・・・・・
・・・・・・・・・・・・・・・・・・・・・初期エリ
ア５．１２・・・・・・・・・・・・・・・・・・２値
化回路６．１３・・・・・・・・・・・・・・・・・・
制御回路７・・・・・・・・・・・・・・・・・・・・
・・・・・・・初期クロックカウンタ８．１４・・・・
・・・・・・・・・・・・・・発振器９・・・・・・・
・・・・・・・・・・・・・・・・・・・・クロック周
期カウンタ１０．１ＯＡ、１５・・・読取ゲート信号発
生回路１５１・・・・・・・・・・・・・・・・・・・
・・カウンタ１５２・・・・・・・・・・・・・・・・
旧・・遅延回路１５３・・・・・・・・・・・・・・・
叫・・比較器１５４・・・・・・・・・・川・川・・・
・ラッチ回路１５５・・・・・・・・・・・四重１・・
アンドゲート１５６・・・・・・・・・・・・・・・・
・川・読取ゲート発生回路特許出願人　　　　立石電機
株式会社 第　Ｉ　区 第２　図 第３図 第５図

Claims (1)

【特許請求の範囲】
1. （１）読取出力中に現れるクロックパルスの周期を測定
   する測定手段と、 １／２周期の位相を中心とした前後相等しい許容時間幅
   内に、読取出力中にデータパルスが到来するか否かに基
   づいて、各ビットデータの内容を復号する復号手段と、 を具備することを特徴とするデータ再生装置。